JPS581810B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPS581810B2 JPS581810B2 JP53140642A JP14064278A JPS581810B2 JP S581810 B2 JPS581810 B2 JP S581810B2 JP 53140642 A JP53140642 A JP 53140642A JP 14064278 A JP14064278 A JP 14064278A JP S581810 B2 JPS581810 B2 JP S581810B2
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- JP
- Japan
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- data
- circuit
- strobe signal
- latch
- latch circuit
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- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Description
【発明の詳細な説明】
本発明は、ラッチ回路に関し、特に、そのデータ入力が
、所定のタイミング信号（以下、ストロープ信号という
）の電圧レベルによって制御されるラッチ回路に関する
。
、所定のタイミング信号（以下、ストロープ信号という
）の電圧レベルによって制御されるラッチ回路に関する
。
データの読込み、保持、記憶機能（以下、ラッチ機能と
１う）を、特定の端子から入力されるストローブ信号で
制御するラッチ回路において、ストローブ信号入力端子
に一定電圧レベル以上の雑音信号が印加された場合、こ
の雑音信号によって誤まったデータを取り込む恐れがあ
り、従来、かかる雑音信号過敏特性を抑制する目的で、
第１図に示すように、印加されたストローブ信号ＳＴＢ
と、その信号を時間ｔＤの間遅延した信号ＳＴＢｄとを
作り、両者の論理積により合成される信号ＳＴＢ８を新
ためてストローブ信号として使用する方法がとられてい
た。
１う）を、特定の端子から入力されるストローブ信号で
制御するラッチ回路において、ストローブ信号入力端子
に一定電圧レベル以上の雑音信号が印加された場合、こ
の雑音信号によって誤まったデータを取り込む恐れがあ
り、従来、かかる雑音信号過敏特性を抑制する目的で、
第１図に示すように、印加されたストローブ信号ＳＴＢ
と、その信号を時間ｔＤの間遅延した信号ＳＴＢｄとを
作り、両者の論理積により合成される信号ＳＴＢ８を新
ためてストローブ信号として使用する方法がとられてい
た。
この方法が採用された場合、同図、点線に示されるよう
にパルス幅が時間ｔＤより短い雑音信号を除去できるも
のの、これをストローブ信号の最初の電圧レベル変化点
（リーディングエッジ）でラッチする回路に応用した場
合同図に示すように、実際のラッチタイミングＡ点より
実効的に時間ｔＤだけ遅れたＢ点においてデータ入力が
ラッチされることになり、その結果ストローブ信号ＳＴ
ＢによりラッチされるデータＤＡＴＡのデータホールド
タイム（データ保持時間）ｔｈに関して厳しい条件がも
たらされる。
にパルス幅が時間ｔＤより短い雑音信号を除去できるも
のの、これをストローブ信号の最初の電圧レベル変化点
（リーディングエッジ）でラッチする回路に応用した場
合同図に示すように、実際のラッチタイミングＡ点より
実効的に時間ｔＤだけ遅れたＢ点においてデータ入力が
ラッチされることになり、その結果ストローブ信号ＳＴ
ＢによりラッチされるデータＤＡＴＡのデータホールド
タイム（データ保持時間）ｔｈに関して厳しい条件がも
たらされる。
とくに、データセットアップタイムｔ８、データホール
ドタイムｔｈ等を極めて短かい時間に設定（ッているよ
うな高速ラッチ回路には適用できないという欠点が生じ
た。
ドタイムｔｈ等を極めて短かい時間に設定（ッているよ
うな高速ラッチ回路には適用できないという欠点が生じ
た。
また、実際の回路構成においては遅延時間ｔＤＯ値を一
定に設定することが極めて困難なことから、遅延時間は
回路中最も長い時間に設定しなければならず、高速度の
ラッチ機能を持たせることは、更に困難であった。
定に設定することが極めて困難なことから、遅延時間は
回路中最も長い時間に設定しなければならず、高速度の
ラッチ機能を持たせることは、更に困難であった。
本発明の目的は、上記欠点を解消し、雑音信号の影響を
受けず、しかも高速度のラッチ機能を有するラッチ回路
を提供することである。
受けず、しかも高速度のラッチ機能を有するラッチ回路
を提供することである。
本発明のラッチ回路は、ストローブ信号に制御されて人
力データの保持、或いは記憶がなされるラッチ回路にお
いて、ストローブ信号の電圧レベル変化点における入力
データを保持する第１のラッチ手段と、所定時間経過後
、前記ストローブ信号が存在している場合に前記第１の
ラッチ手段において保持したデータを入力する第２のラ
ッチ手段とを有することにより構成される。
力データの保持、或いは記憶がなされるラッチ回路にお
いて、ストローブ信号の電圧レベル変化点における入力
データを保持する第１のラッチ手段と、所定時間経過後
、前記ストローブ信号が存在している場合に前記第１の
ラッチ手段において保持したデータを入力する第２のラ
ッチ手段とを有することにより構成される。
かかる本発明のラッチ回路によれば、ストローブ信号の
入力に同期して第１のラッチ手段で入力データをラッチ
することができ、雑音信号を消去できる程度に遅延され
た後、ストローブ信号が入力され続けていれば、第１の
ラッチ手段に入力したデータを正規の入力データとして
第２のラッチ手段に入力し、この第２のラッチ手段から
正規のデータを出力することができる。
入力に同期して第１のラッチ手段で入力データをラッチ
することができ、雑音信号を消去できる程度に遅延され
た後、ストローブ信号が入力され続けていれば、第１の
ラッチ手段に入力したデータを正規の入力データとして
第２のラッチ手段に入力し、この第２のラッチ手段から
正規のデータを出力することができる。
従って、ラッチ回路にラッチされる入力データはストロ
ーブ信号の発生と同時に入力保持することができ、高速
度のラッチ機能を有するのみならず、このラッチ回路内
部において、雑音信号による誤ったデータを消去する機
能も備えるものである。
ーブ信号の発生と同時に入力保持することができ、高速
度のラッチ機能を有するのみならず、このラッチ回路内
部において、雑音信号による誤ったデータを消去する機
能も備えるものである。
以下に、本発明のラッチ回路の一実施例について図面を
用いて詳細に説明する。
用いて詳細に説明する。
第２図は、本実施例によるラッチ回路を構成する要素を
示すブロック図であり、入力されたデータＤＡＴＡを、
ストローブ信号ＳＴＢの立上り電圧レベルによって、読
込み、その特定なレベル変化点におけるデータを保持す
る機能を有する主ランチ回路１、ストロープ信号ＳＴＢ
を遅延させる遅延素子４、ストローブ信号ＳＴＢとその
遅延信号の論理積をとる論理回路３、この論理回路の出
力信号のタイミングで主ラッチ回路１から出力されるデ
ータ読み、保持、或いは記憶する従ラッチ回路２とを含
む。
示すブロック図であり、入力されたデータＤＡＴＡを、
ストローブ信号ＳＴＢの立上り電圧レベルによって、読
込み、その特定なレベル変化点におけるデータを保持す
る機能を有する主ランチ回路１、ストロープ信号ＳＴＢ
を遅延させる遅延素子４、ストローブ信号ＳＴＢとその
遅延信号の論理積をとる論理回路３、この論理回路の出
力信号のタイミングで主ラッチ回路１から出力されるデ
ータ読み、保持、或いは記憶する従ラッチ回路２とを含
む。
ここで、主ラッチ回路１を、ストローブ信号ＳＴＢの最
初の電圧レベル変化点における入力データを保持するラ
ッチ回路（リーディングエツジトリガーラツチ回路）で
構成し、ストローブ信号として正パルス（１レベル）を
仮定する。
初の電圧レベル変化点における入力データを保持するラ
ッチ回路（リーディングエツジトリガーラツチ回路）で
構成し、ストローブ信号として正パルス（１レベル）を
仮定する。
一方従ラッチ回路２は、正（１レベル）のストローブ信
号により主ラッチ回路からの出力データを読込み、保持
、或いは記憶する回路である。
号により主ラッチ回路からの出力データを読込み、保持
、或いは記憶する回路である。
遅延素子４は、ストローブ信号ＳＴＢを時間ｔＤ′だけ
遅延させる遅延型フリツプ・フロツプでよい。
遅延させる遅延型フリツプ・フロツプでよい。
以上により構成される本実施例のラッチ回路の動作を第
３図のタイミング図を参照して説明する。
３図のタイミング図を参照して説明する。
ストローブ信号ＳＴＢの立上がり（０レベルから１レベ
ルへの変化点）に同期して、入力データが主ラッチ回路
１に保持される。
ルへの変化点）に同期して、入力データが主ラッチ回路
１に保持される。
一方、ストローブ信号ＳＴＢは遅延素子４により時間ｔ
Ｄ′遅れた出力と、時間ｔＤ′後のストローブ信号ＳＴ
Ｂとが論理回路３（例えばＡＮＤ回路でよい）によって
論理積をとられ、両者が１レベルの時に論理回路・３か
らの出力１レベルのタイミングによって主ラッチ回路１
からの出力が、従ラッチ回路２に読込み、保持、或いは
記憶される。
Ｄ′遅れた出力と、時間ｔＤ′後のストローブ信号ＳＴ
Ｂとが論理回路３（例えばＡＮＤ回路でよい）によって
論理積をとられ、両者が１レベルの時に論理回路・３か
らの出力１レベルのタイミングによって主ラッチ回路１
からの出力が、従ラッチ回路２に読込み、保持、或いは
記憶される。
この動作では主ラッチ回路１は、ストロープ信号ＳＴＢ
の立上がりで高速にデータをラッチしている。
の立上がりで高速にデータをラッチしている。
更にストローブ信号ＳＴＢのパルス幅が時間ｔＤ′より
長い場合、論理回路３から１レベルの出力信号が発生し
、これに制御されて従ラッチ回路２は主ラッチ回路１か
らのデータを読み込む。
長い場合、論理回路３から１レベルの出力信号が発生し
、これに制御されて従ラッチ回路２は主ラッチ回路１か
らのデータを読み込む。
つまり時間ｔＤ′以下のパルス幅を有するストローブ信
号は雑音信号と判定され従ラッチ回路２は主ラッチ回路
１からの出力を取り込まない。
号は雑音信号と判定され従ラッチ回路２は主ラッチ回路
１からの出力を取り込まない。
従って高速度ラッチが可能であるばかりでなく、雑音信
号による誤動作も防止できる。
号による誤動作も防止できる。
ここで、遅延時間ｔＤ／の値は、本質的にストローブ信
号ＳＴＢとデータＤＡＴＡとの関係に影響しないため、
主ラッチ回路に入力されるデータの入力時間は極めて短
時間でよく、従来遅延時間ｔｄ以上のデータ入力時間が
必要であったのに比べ、データの処理時間を極めて短か
くすることができる。
号ＳＴＢとデータＤＡＴＡとの関係に影響しないため、
主ラッチ回路に入力されるデータの入力時間は極めて短
時間でよく、従来遅延時間ｔｄ以上のデータ入力時間が
必要であったのに比べ、データの処理時間を極めて短か
くすることができる。
又、従来遅延素子に要求されていた遅延時間を一定にし
なければならない、という厳しい規格は動作上必須事項
であったが、本実施例によればデータのラッチ時間と遅
延時間とは相互関係にないため、遅延素子に要求される
遅延誤差の精度に対する条件が持たらされることはなく
、素子製造上においても極めて有利である。
なければならない、という厳しい規格は動作上必須事項
であったが、本実施例によればデータのラッチ時間と遅
延時間とは相互関係にないため、遅延素子に要求される
遅延誤差の精度に対する条件が持たらされることはなく
、素子製造上においても極めて有利である。
更に、主ラッチ回路１としては、入力データを遅延時間
よシ多少長く保持できる回路であればよい。
よシ多少長く保持できる回路であればよい。
次に、本実施例で用いたランチ回路は、ストローブ信号
の電圧レベル変化点でデータを入力するという所謂、リ
ーディングエツジトリガーラツチ回路を参照したが、第
４図あるいは第５図に示すような他の実施例のラッチ回
路の構成としても本発明の効果は十分得られるものであ
る。
の電圧レベル変化点でデータを入力するという所謂、リ
ーディングエツジトリガーラツチ回路を参照したが、第
４図あるいは第５図に示すような他の実施例のラッチ回
路の構成としても本発明の効果は十分得られるものであ
る。
以下、第４図、第５図について説明する。
第４図はストロープ信号ＳＴＢが１レベルの時、データ
ＤＡＴＡを読み込み、０レベルになる点におけるデータ
を保持する主ラッチ回路を備えたラッチ回路を示す論理
素子構成図である。
ＤＡＴＡを読み込み、０レベルになる点におけるデータ
を保持する主ラッチ回路を備えたラッチ回路を示す論理
素子構成図である。
同図は、データ入力信号ＤＡＴＡ及びインバータ１０を
介して反転されたデータを入力するＡＮＤゲート１１．
１２の出力を夫々入力とするＮＯＲゲー｝１３．１４を
含む第１のラッチ手段と、第１のラッチ手段のＮＯＲゲ
ー｝１３．１４の夫々の出力を受けるＯＲゲー｝１５．
１６及びこれらの出力を受けるＮＡＮＤゲート１７，１
８とを含む第２のラッチ手段と、これら第１，２のラッ
チ手段へのデータの入力を制御する遅延手段とを含む。
介して反転されたデータを入力するＡＮＤゲート１１．
１２の出力を夫々入力とするＮＯＲゲー｝１３．１４を
含む第１のラッチ手段と、第１のラッチ手段のＮＯＲゲ
ー｝１３．１４の夫々の出力を受けるＯＲゲー｝１５．
１６及びこれらの出力を受けるＮＡＮＤゲート１７，１
８とを含む第２のラッチ手段と、これら第１，２のラッ
チ手段へのデータの入力を制御する遅延手段とを含む。
遅延手段はインバータ２０、コンデンサ２１を直列に接
続した第１の積分回路とインバータ２２、コンデンサ２
３を直列に接続した第２の積分回路とを縦続接続するこ
とにより遅延素子を構成し、その出力とストローブ信号
ＳＴＢとを２人力とするＮＡＮＤゲート１９を有する。
続した第１の積分回路とインバータ２２、コンデンサ２
３を直列に接続した第２の積分回路とを縦続接続するこ
とにより遅延素子を構成し、その出力とストローブ信号
ＳＴＢとを２人力とするＮＡＮＤゲート１９を有する。
このＮＡＮＤゲート１９の出力は第２のラッチ手段のＯ
Ｒゲート１５．１６に入力され、一方ストローブ信号Ｓ
ＴＢはＮＡＮＤゲート１９，第１の積分回路のインバー
タ２０、及び第１のラッチ手段のＡＮＤゲート１１，１
２に夫々入力されてなる。
Ｒゲート１５．１６に入力され、一方ストローブ信号Ｓ
ＴＢはＮＡＮＤゲート１９，第１の積分回路のインバー
タ２０、及び第１のラッチ手段のＡＮＤゲート１１，１
２に夫々入力されてなる。
かかるラッチ回路によれば、ストローブ信号ＳＴＢが１
レベルの時、第１のラッチ手段がデータ入力信号ＤＡＴ
Ａを読み込み保持する。
レベルの時、第１のラッチ手段がデータ入力信号ＤＡＴ
Ａを読み込み保持する。
即ち、データ入力信号ＤＡＴＡがＯレベル信号であれば
第１のラッチ手段のＮＯＲゲート１３，１４には夫々１
レベル、０レベルの信号が保持され、データ入力信号Ｄ
ＡＴＡが１レベル信号であれば、０レベル、１レベルの
信号が保持される。
第１のラッチ手段のＮＯＲゲート１３，１４には夫々１
レベル、０レベルの信号が保持され、データ入力信号Ｄ
ＡＴＡが１レベル信号であれば、０レベル、１レベルの
信号が保持される。
一方、遅延回路を構成するＮＡＮＤゲートからは、スト
口ーブ信号ＳＴＢが１レベルの時は、第１及び第２の積
分回路が有する時定数で決定される時司以内では１レベ
ルが出力され、第１のラッチ手段の出力が第２のラッチ
手段のＯＲゲート１５．１６へ入力されていても、この
ＯＲゲーＮ５，１６の他の入力端子には遅延回路のＮＡ
ＮＤゲート１９から共に１レベル信号が供給されている
ために、禁止状態となり、前記時定数で決定される時間
より長い期間ストローブ信号ＳＴＢが１レベルの状態で
入力されている場合に限り、ＮＡＮＤゲート１９からの
出力は０レベル信号になる。
口ーブ信号ＳＴＢが１レベルの時は、第１及び第２の積
分回路が有する時定数で決定される時司以内では１レベ
ルが出力され、第１のラッチ手段の出力が第２のラッチ
手段のＯＲゲート１５．１６へ入力されていても、この
ＯＲゲーＮ５，１６の他の入力端子には遅延回路のＮＡ
ＮＤゲート１９から共に１レベル信号が供給されている
ために、禁止状態となり、前記時定数で決定される時間
より長い期間ストローブ信号ＳＴＢが１レベルの状態で
入力されている場合に限り、ＮＡＮＤゲート１９からの
出力は０レベル信号になる。
従って、この時は第１のラッチ手段にて保持されていた
データ信号が第２のランチ手段に正規のデータ情報とし
て入力される。
データ信号が第２のランチ手段に正規のデータ情報とし
て入力される。
しかしながら、積分回路の時定数で設定される時間以内
にストローブ信号ＳＴＢが１レベルからＯレベルに変化
すれば、ＮＡＮＤゲート１９からは１レベルの信号が出
力され続けるので第１のラッチ手段のデータは、雑音信
号により入力された誤ったデータであると判断されて、
第２のラッチ手段には伝達されない。
にストローブ信号ＳＴＢが１レベルからＯレベルに変化
すれば、ＮＡＮＤゲート１９からは１レベルの信号が出
力され続けるので第１のラッチ手段のデータは、雑音信
号により入力された誤ったデータであると判断されて、
第２のラッチ手段には伝達されない。
更に、ストローブ信号ＳＴＢが１レベルからＯレベルに
変化した後は、ＮＡＮＤゲート１９からは、第２のラッ
チ手段の入力段を禁止状態にすべき１レベル信号を出力
するとともに、第２のラッチ手段に供給されたデータ情
報を保持する。
変化した後は、ＮＡＮＤゲート１９からは、第２のラッ
チ手段の入力段を禁止状態にすべき１レベル信号を出力
するとともに、第２のラッチ手段に供給されたデータ情
報を保持する。
この様にかかる実施例によれば、積分回路の有する時定
数で決定される時間を遅延時間として使用することによ
り、ストローブ信号ＳＴＢの入力端子から入力される雑
音信号による誤ったデータの入力を防止することができ
るとともに、ストロープ信号ＳＴＢの１レベルと同期し
てデータ入力信号ＤＡＴＡが第１のラッチ手段に保持さ
れるため高速なラッチ機能を有するものである。
数で決定される時間を遅延時間として使用することによ
り、ストローブ信号ＳＴＢの入力端子から入力される雑
音信号による誤ったデータの入力を防止することができ
るとともに、ストロープ信号ＳＴＢの１レベルと同期し
てデータ入力信号ＤＡＴＡが第１のラッチ手段に保持さ
れるため高速なラッチ機能を有するものである。
更に、第５図に示すように、遅延回路の更に他の実施例
としてストローブ信号ＳＴＢをシフトレジスタ３０を介
して論理回路３１で、通常のストローブ信号ＳＴＢとの
比較を行うことにより、シフトレジスタ３０のシフト動
作を行うクロツクパルスの周期で雑音消去時間を設定し
ても本発明の効果は十分得られるものである。
としてストローブ信号ＳＴＢをシフトレジスタ３０を介
して論理回路３１で、通常のストローブ信号ＳＴＢとの
比較を行うことにより、シフトレジスタ３０のシフト動
作を行うクロツクパルスの周期で雑音消去時間を設定し
ても本発明の効果は十分得られるものである。
又、この場合シフトレジスタの接続段数、並びにクロッ
クパルスの周期は任意自由に設定してよい。
クパルスの周期は任意自由に設定してよい。
第１図は、従来のラッチ回路の動作を説明するタイミン
グ図、第２図は本発明の一実施例を示す構成ブロック図
、第３図は第２図の実施例の動作を説明するタイミング
図、第４図は本発明の他の実施例を示す回路図、第５図
は遅延回路として同期パルス信号によるシフトレジスタ
を使用した構成図を示す。 １・・・・・・主ラッチ回路、２・・・・・・従ラッチ
回路、３・・・・・・論理回路、４・・・・・・遅延素
子、１１，１２・・・・・・ＡＮＤゲート、 １３，１
４・・・・・・ＮＯＲゲート、１５，１６・・・・・・
ＯＲゲート、１７．１８．１９・・・・・・ＮＡＮＤゲ
ート、２０，２１，１０・・・・・・インバータ、２２
，２３・・・・・・コンデンサ，３０・・・シフトレジ
スタ、３１・・・・・・論理回路（ＡＮＤゲート）。
グ図、第２図は本発明の一実施例を示す構成ブロック図
、第３図は第２図の実施例の動作を説明するタイミング
図、第４図は本発明の他の実施例を示す回路図、第５図
は遅延回路として同期パルス信号によるシフトレジスタ
を使用した構成図を示す。 １・・・・・・主ラッチ回路、２・・・・・・従ラッチ
回路、３・・・・・・論理回路、４・・・・・・遅延素
子、１１，１２・・・・・・ＡＮＤゲート、 １３，１
４・・・・・・ＮＯＲゲート、１５，１６・・・・・・
ＯＲゲート、１７．１８．１９・・・・・・ＮＡＮＤゲ
ート、２０，２１，１０・・・・・・インバータ、２２
，２３・・・・・・コンデンサ，３０・・・シフトレジ
スタ、３１・・・・・・論理回路（ＡＮＤゲート）。
Claims (1)
- １ 制御信号により情報を保持する第１の保持手段と、
前記制御信号およびこれを所定の期間遅延させた信号と
の論理演算の結果に応じて、前記第１の保持手段に保持
されている前記情報を保持する第２の保持手段とを有す
ることを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140642A JPS581810B2 (ja) | 1978-11-15 | 1978-11-15 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140642A JPS581810B2 (ja) | 1978-11-15 | 1978-11-15 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567817A JPS5567817A (en) | 1980-05-22 |
| JPS581810B2 true JPS581810B2 (ja) | 1983-01-13 |
Family
ID=15273410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53140642A Expired JPS581810B2 (ja) | 1978-11-15 | 1978-11-15 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937493U (ja) * | 1982-09-03 | 1984-03-09 | 株式会社筑豊製作所 | 転り軸受グリ−ス注入器 |
-
1978
- 1978-11-15 JP JP53140642A patent/JPS581810B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567817A (en) | 1980-05-22 |
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