JPH0823857B2 - 共通バス制御システム - Google Patents
共通バス制御システムInfo
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- JPH0823857B2 JPH0823857B2 JP62002682A JP268287A JPH0823857B2 JP H0823857 B2 JPH0823857 B2 JP H0823857B2 JP 62002682 A JP62002682 A JP 62002682A JP 268287 A JP268287 A JP 268287A JP H0823857 B2 JPH0823857 B2 JP H0823857B2
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- JP
- Japan
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- address
- control device
- input
- output
- common bus
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- Multi Processors (AREA)
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Description
【発明の詳細な説明】 〔概要〕 主制御装置と複数の従制御装置とを共通バスにより接
続する情報処理システムにおいて、従制御装置が主制御
装置に対してデータ転送する為に共通バスに送出するア
ドレスが、各従制御装置の入出力アドレスの何れかに一
致した場合、主制御装置において入出力アドレス以外の
アドレスに一時変換することにより、従制御装置の誤動
作を防止し、且つ従制御装置から主制御装置へのデータ
転送制御の融通性を向上する。
続する情報処理システムにおいて、従制御装置が主制御
装置に対してデータ転送する為に共通バスに送出するア
ドレスが、各従制御装置の入出力アドレスの何れかに一
致した場合、主制御装置において入出力アドレス以外の
アドレスに一時変換することにより、従制御装置の誤動
作を防止し、且つ従制御装置から主制御装置へのデータ
転送制御の融通性を向上する。
本発明は、主制御装置と複数の従制御装置とを共通バ
スにより接続する情報処理システムにおいて、従制御装
置が共通バスを経由して主制御装置で管理する全アドレ
ス領域に対しデータを転送可能とする共通バス制御シス
テムに関する。
スにより接続する情報処理システムにおいて、従制御装
置が共通バスを経由して主制御装置で管理する全アドレ
ス領域に対しデータを転送可能とする共通バス制御シス
テムに関する。
第３図は本発明の対象とな情報処理システムの一例を
示す図であり、第４図は従来ある共通バス制御システム
の一例を示す図であり、第５図は第３図および第４図に
おけるアドレス構成を例示する図であり、第６図は第３
図におけるアドレス領域を例示する図である。
示す図であり、第４図は従来ある共通バス制御システム
の一例を示す図であり、第５図は第３図および第４図に
おけるアドレス構成を例示する図であり、第６図は第３
図におけるアドレス領域を例示する図である。
第３図および第４図において、主記憶装置（MM）２は
チャネル制御装置（CHC）３を介して共通バス６に接続
され、また複数の入出力装置５は複数の入出力制御装置
（IOC）４を介して共通バス６に接続されている。
チャネル制御装置（CHC）３を介して共通バス６に接続
され、また複数の入出力装置５は複数の入出力制御装置
（IOC）４を介して共通バス６に接続されている。
チャネル制御装置３は、中央制御装置（CC）１からの
指示に基づき、主記憶装置２と入出力制御装置４との間
で、共通バス６を経由して、ダイレクトメモリアクセス
（以後DMAと称する）制御形式でデータ転送を実行させ
る。
指示に基づき、主記憶装置２と入出力制御装置４との間
で、共通バス６を経由して、ダイレクトメモリアクセス
（以後DMAと称する）制御形式でデータ転送を実行させ
る。
今主記憶装置２が1024キロ語の記憶容量を有し、メモ
リアドレスamは20ビット構成（〔00000〕H乃至〔FFFF
F〕H）（〔 〕Hは16進表示を示す）とする。
リアドレスamは20ビット構成（〔00000〕H乃至〔FFFF
F〕H）（〔 〕Hは16進表示を示す）とする。
一方各入出力制御装置（IOC）４および入出力装置５
には、16ビット構成の入出力アドレスaio（〔0000〕H乃
至〔0FFF〕H）が付与されているものとする。
には、16ビット構成の入出力アドレスaio（〔0000〕H乃
至〔0FFF〕H）が付与されているものとする。
かかる場合に、共通バス６の中のアドレス転送用のア
ドレスバス6aは20本のアドレス線から構成され、その内
入出力制御装置４を選択する入出力アドレスaio、並び
にメモリアドレスamの下位16ビット（基本アドレス
amb）を転送する16本のアドレス線を基本アドレス部6ab
と称し、メモリアドレスamの上位４ビット（拡張アドレ
スame）を転送する４本のアドレス線を拡張アドレス部6
aeと称する。
ドレスバス6aは20本のアドレス線から構成され、その内
入出力制御装置４を選択する入出力アドレスaio、並び
にメモリアドレスamの下位16ビット（基本アドレス
amb）を転送する16本のアドレス線を基本アドレス部6ab
と称し、メモリアドレスamの上位４ビット（拡張アドレ
スame）を転送する４本のアドレス線を拡張アドレス部6
aeと称する。
チャネル制御装置３がDMA転送制御の為の前処理とし
て、特定の入出力制御装置４にデータを転送する場合に
は、前処理制御回路（PC）33からケーブルドライバ34を
介してアドレスバス6aの基本アドレス部6abに、転送対
象入出力制御装置４の入出力アドレスaioを送出する。
て、特定の入出力制御装置４にデータを転送する場合に
は、前処理制御回路（PC）33からケーブルドライバ34を
介してアドレスバス6aの基本アドレス部6abに、転送対
象入出力制御装置４の入出力アドレスaioを送出する。
共通バス６に接続されている各入出力制御装置４にお
いては、アドレス照合回路（AMT）43がアドレスバス6a
の基本アドレス部6abを経由して転送される入出力アド
レスaioをケーブルレシーバ41を介して受信すると、予
め付与されている自装置の入出力アドレスaio′と照合
し、一致した場合には一致信号ｅをデータ送受信回路
（DTR）44に伝達し、データ転送に備える。
いては、アドレス照合回路（AMT）43がアドレスバス6a
の基本アドレス部6abを経由して転送される入出力アド
レスaioをケーブルレシーバ41を介して受信すると、予
め付与されている自装置の入出力アドレスaio′と照合
し、一致した場合には一致信号ｅをデータ送受信回路
（DTR）44に伝達し、データ転送に備える。
一方入出力制御装置４から主記憶装置２に対してDMA
制御方式によるデータ転送が開始されると、入出力制御
装置４から図示されぬ経路でアドレスバス6aの基本アド
レス部6abおよび拡張アドレス部6aeに、転送対象領域の
メモリアドレスamを送出する。
制御方式によるデータ転送が開始されると、入出力制御
装置４から図示されぬ経路でアドレスバス6aの基本アド
レス部6abおよび拡張アドレス部6aeに、転送対象領域の
メモリアドレスamを送出する。
チャネル制御装置３においては、DMA転送制御回路（D
MC）32がアドレスバス6aを経由して転送されるメモリア
ドレスamをケーブルレシーバ31および31′を介して受信
するが、共通バス６に接続されている各入出力制御装置
４においては、前述と同様にアドレス照合回路43がアド
レスバス6aの基本アドレス部6abを経由して転送される
メモリアドレスamの下位16ビット（基本アドレスamb）
のみを入出力アドレスaioとしてケーブルレシーバ41を
介して受信し、予め付与されている自装置の入出力アド
レスaio′と照合し、一致した場合には一致信号ｅをデ
ータ送受信回路44に伝達し、データ転送に備えることと
なる。
MC）32がアドレスバス6aを経由して転送されるメモリア
ドレスamをケーブルレシーバ31および31′を介して受信
するが、共通バス６に接続されている各入出力制御装置
４においては、前述と同様にアドレス照合回路43がアド
レスバス6aの基本アドレス部6abを経由して転送される
メモリアドレスamの下位16ビット（基本アドレスamb）
のみを入出力アドレスaioとしてケーブルレシーバ41を
介して受信し、予め付与されている自装置の入出力アド
レスaio′と照合し、一致した場合には一致信号ｅをデ
ータ送受信回路44に伝達し、データ転送に備えることと
なる。
従って、第６図に示される主記憶装置２のアドレス領
域Amの内、下位12ビットが〔000〕H乃至〔FFF〕Hとなる
領域Aioに対して入出力制御装置４からデータ転送の為
にメモリアドレスamを送出すると、チャネル制御装置３
のみならず入出力アドレスaioが自装置の入出力アドレ
スaio′と一致した入出力制御装置４も誤って起動され
ることとなる為、入出力制御装置４から主記憶装置２の
領域Aioに対しては、データの転送を禁止している。
域Amの内、下位12ビットが〔000〕H乃至〔FFF〕Hとなる
領域Aioに対して入出力制御装置４からデータ転送の為
にメモリアドレスamを送出すると、チャネル制御装置３
のみならず入出力アドレスaioが自装置の入出力アドレ
スaio′と一致した入出力制御装置４も誤って起動され
ることとなる為、入出力制御装置４から主記憶装置２の
領域Aioに対しては、データの転送を禁止している。
以上の説明から明らかな如く、従来ある共通バス制御
システムにおいては、アドレスバス6aに送出されるメモ
リアドレスamの一部（基本アドレスamb）が、入出力制
御装置４に付与された入出力アドレスaioと一致する主
記憶装置２の領域Aioには、入出力制御装置４からデー
タの転送が不可能となり、入出力制御装置４から主記憶
装置２に対するデータ転送が制約され、また一旦転送可
能領域へ転送した後、更に主記憶装置２内で格納し直す
等、転送制御も複雑となる問題点があった。
システムにおいては、アドレスバス6aに送出されるメモ
リアドレスamの一部（基本アドレスamb）が、入出力制
御装置４に付与された入出力アドレスaioと一致する主
記憶装置２の領域Aioには、入出力制御装置４からデー
タの転送が不可能となり、入出力制御装置４から主記憶
装置２に対するデータ転送が制約され、また一旦転送可
能領域へ転送した後、更に主記憶装置２内で格納し直す
等、転送制御も複雑となる問題点があった。
第１図は本発明の原理を示す図である。
第１図において、100および200は情報処理システムを
構成する主制御装置および複数の従制御装置、300は主
制御装置100および各従制御装置200を接続する共通バス
であり、主制御装置100にて主記憶装置のメモリアドレ
スとして割付けられている第一のアドレスの一部のビッ
ト群により各従制御装置200に付与される第二のアドレ
スを構成するものとする。
構成する主制御装置および複数の従制御装置、300は主
制御装置100および各従制御装置200を接続する共通バス
であり、主制御装置100にて主記憶装置のメモリアドレ
スとして割付けられている第一のアドレスの一部のビッ
ト群により各従制御装置200に付与される第二のアドレ
スを構成するものとする。
400は、本発明により主制御装置100内に設けられたア
ドレス判定手段400である。
ドレス判定手段400である。
500は、本発明により主制御装置100内に設けられた論
理値反転手段である。
理値反転手段である。
アドレス判定手段400は、従制御装置200から共通バス
（300）を経由して伝達される第一のアドレスの一部の
ビット群を、各第二のアドレス領域内に位置するか否か
を監視する。
（300）を経由して伝達される第一のアドレスの一部の
ビット群を、各第二のアドレス領域内に位置するか否か
を監視する。
論理値反転手段500は、アドレス判定手段400が一部の
ビット群が第二のアドレス領域内に位置していることを
検出した場合に、一部のビット群内の所定の１ビットの
論理値を反転し、何れの第二のアドレスとも異なるアド
レスに変換する。
ビット群が第二のアドレス領域内に位置していることを
検出した場合に、一部のビット群内の所定の１ビットの
論理値を反転し、何れの第二のアドレスとも異なるアド
レスに変換する。
また論理値反転手段500は、一部のビットの論理値を
反転した場合に、主制御装置100内にある共通バス300か
ら伝達されるアドレスを受信するアドレス受信部600に
通知する。
反転した場合に、主制御装置100内にある共通バス300か
ら伝達されるアドレスを受信するアドレス受信部600に
通知する。
従って、各従制御装置200から主制御装置100でメモリ
アドレスとして割付けられている総ての第一のアドレス
を送出しても、従制御装置200が誤起動する恐れが無く
なり、従制御装置200から主制御装置100に対するデータ
転送の融通性が向上し、また転送制御も単純化される。
アドレスとして割付けられている総ての第一のアドレス
を送出しても、従制御装置200が誤起動する恐れが無く
なり、従制御装置200から主制御装置100に対するデータ
転送の融通性が向上し、また転送制御も単純化される。
以下、本発明の一実施例を図面により説明する。第２
図は本発明の一実施例による共通バス制御システムを示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。また対象とする情報処理システムは第３図の通
りとし、またアドレス構成およびアドレス領域は、それ
ぞれ第５図および第６図に示す通りとする。
図は本発明の一実施例による共通バス制御システムを示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。また対象とする情報処理システムは第３図の通
りとし、またアドレス構成およびアドレス領域は、それ
ぞれ第５図および第６図に示す通りとする。
第２図においては、主制御装置100としてチャネル制
御装置（CHC）３が、従制御装置200として入出力制御装
置（IOC）４が示され、更にチャネル制御装置３内に
は、アドレス判定手段400としてアドレス判定回路（AD
T）35が、論理値反転手段500としてゲート36および37が
設けられている。
御装置（CHC）３が、従制御装置200として入出力制御装
置（IOC）４が示され、更にチャネル制御装置３内に
は、アドレス判定手段400としてアドレス判定回路（AD
T）35が、論理値反転手段500としてゲート36および37が
設けられている。
第２図において、チャネル制御装置３が特定の入出力
制御装置４にデータを転送する場合には、前述と同様に
前処理制御回路（PC）33からゲート37およびケーブルド
ライバ34を介してアドレスバス6aの基本アドレス部6ab
に、転送対象入出力制御装置４の入出力アドレスaioを
送出し、各入出力制御装置４内のアドレス照合回路（AM
T）43がアドレスバス6aの基本アドレス部6abを経由して
転送される入出力アドレスaioを自装置の入出力アドレ
スaio′と照合し、一致した場合には一致信号ｅをデー
タ送受信回路（DTR）44に伝達し、DMA制御によるデータ
転送に備える。
制御装置４にデータを転送する場合には、前述と同様に
前処理制御回路（PC）33からゲート37およびケーブルド
ライバ34を介してアドレスバス6aの基本アドレス部6ab
に、転送対象入出力制御装置４の入出力アドレスaioを
送出し、各入出力制御装置４内のアドレス照合回路（AM
T）43がアドレスバス6aの基本アドレス部6abを経由して
転送される入出力アドレスaioを自装置の入出力アドレ
スaio′と照合し、一致した場合には一致信号ｅをデー
タ送受信回路（DTR）44に伝達し、DMA制御によるデータ
転送に備える。
一方入出力制御装置４から主記憶装置（MM）２に対し
てDMA制御方式によるデータ転送が開始されると、入出
力制御装置４から図示されぬ経路でアドレスバス6aの基
本アドレス部6abおよび拡張アドレス部6aeに、転送対象
領域のメモリアドレスamを送出する。
てDMA制御方式によるデータ転送が開始されると、入出
力制御装置４から図示されぬ経路でアドレスバス6aの基
本アドレス部6abおよび拡張アドレス部6aeに、転送対象
領域のメモリアドレスamを送出する。
チャネル制御装置３においては、DMA転送制御回路（D
MC）32がアドレスバス6aを経由して転送されるメモリア
ドレスamをケーブルレシーバ31および31′を介して受信
すると共に、基本アドレス部6abを経由して伝達される
基本アドレスambは、共通バス６に接続された入出力制
御装置４のアドレス判定回路35にも伝達される。なおDM
A転送制御回路32は、DMA制御方式によるデータ転送が行
われている間、アドレス判定回路35に対して伝達するDM
A転送中表示信号ｔを論理“1"に設定する。
MC）32がアドレスバス6aを経由して転送されるメモリア
ドレスamをケーブルレシーバ31および31′を介して受信
すると共に、基本アドレス部6abを経由して伝達される
基本アドレスambは、共通バス６に接続された入出力制
御装置４のアドレス判定回路35にも伝達される。なおDM
A転送制御回路32は、DMA制御方式によるデータ転送が行
われている間、アドレス判定回路35に対して伝達するDM
A転送中表示信号ｔを論理“1"に設定する。
アドレス判定回路35は、受信した基本アドレスa
mbを、各入出力制御装置４に付与されている入出力アド
レスaio（〔0000〕H乃至〔0FFF〕H）の領域内に位置す
るか否かを監視し、入出力アドレスaioの領域内に位置
する場合は、ゲート36に伝達する判定信号ｄを論理“1"
に設定すると共に、DMA転送制御回路32に伝達する禁止
信号ｉを論理“1"に設定する。入出力制御装置４の要求
により、チャネル制御装置３のDMA制御回路32が起動さ
れると、DMA転送制御回路32からゲート36に対して伝達
されるアドレス送出タイミング信号ｓは論理“1"に設定
されている為、ゲート36から出力される論理値反転信号
ｒは論理“1"に設定され、ゲート37およびケーブルドラ
イバ34を介して基本アドレス部6abの最上位アドレス線
に送出される。
mbを、各入出力制御装置４に付与されている入出力アド
レスaio（〔0000〕H乃至〔0FFF〕H）の領域内に位置す
るか否かを監視し、入出力アドレスaioの領域内に位置
する場合は、ゲート36に伝達する判定信号ｄを論理“1"
に設定すると共に、DMA転送制御回路32に伝達する禁止
信号ｉを論理“1"に設定する。入出力制御装置４の要求
により、チャネル制御装置３のDMA制御回路32が起動さ
れると、DMA転送制御回路32からゲート36に対して伝達
されるアドレス送出タイミング信号ｓは論理“1"に設定
されている為、ゲート36から出力される論理値反転信号
ｒは論理“1"に設定され、ゲート37およびケーブルドラ
イバ34を介して基本アドレス部6abの最上位アドレス線
に送出される。
その結果入出力制御装置４からアドレスバス6aに送出
中のメモリアドレスamの内、基本アドレス部6abを経由
して他の入出力制御装置４に伝達されている基本アドレ
スambは、〔0000〕H乃至〔0FFF〕Hから〔8000〕H乃至
〔8FFF〕Hに変換されることとなり、何れの入出力制御
装置４においてもアドレス照合回路43が一致信号ｅを出
力せず、データ送受信回路44を誤起動させる恐れは無く
なる。
中のメモリアドレスamの内、基本アドレス部6abを経由
して他の入出力制御装置４に伝達されている基本アドレ
スambは、〔0000〕H乃至〔0FFF〕Hから〔8000〕H乃至
〔8FFF〕Hに変換されることとなり、何れの入出力制御
装置４においてもアドレス照合回路43が一致信号ｅを出
力せず、データ送受信回路44を誤起動させる恐れは無く
なる。
なお同時にDMA転送制御回路32に伝達されるメモリア
ドレスamの基本アドレスambも、〔0000〕H乃至〔0FFF〕
Hから〔8000〕H乃至〔8FFF〕Hに変換されているが、DMA
転送制御回路32はアドレス判定回路35から禁止信号ｉを
受信している場合には、受信するメモリアドレスamの基
本アドレスambが〔0000〕H乃至〔0FFF〕Hから〔8000〕H
乃至〔8FFF〕Hに変換されているものと見做し、元の基
本アドレスamb〔0000〕H乃至〔0FFF〕Hに復元してデー
タ転送制御を実行する。
ドレスamの基本アドレスambも、〔0000〕H乃至〔0FFF〕
Hから〔8000〕H乃至〔8FFF〕Hに変換されているが、DMA
転送制御回路32はアドレス判定回路35から禁止信号ｉを
受信している場合には、受信するメモリアドレスamの基
本アドレスambが〔0000〕H乃至〔0FFF〕Hから〔8000〕H
乃至〔8FFF〕Hに変換されているものと見做し、元の基
本アドレスamb〔0000〕H乃至〔0FFF〕Hに復元してデー
タ転送制御を実行する。
データ転送が終了すると、DMA転送制御回路32はアド
レス判定回路35に伝達するDMA転送中表示信号ｔを論理
“1"から論理“0"に変更すると共に、アドレス送出タイ
ミング信号ｓを論理“0"に設定する。
レス判定回路35に伝達するDMA転送中表示信号ｔを論理
“1"から論理“0"に変更すると共に、アドレス送出タイ
ミング信号ｓを論理“0"に設定する。
アドレス判定回路35は、DMA転送制御回路32から伝達
されるDMA転送中表示信号ｔが論理“0"に変化すると、
ゲート36に送出中の判定信号ｄを論理“1"から論理“0"
に変更する。
されるDMA転送中表示信号ｔが論理“0"に変化すると、
ゲート36に送出中の判定信号ｄを論理“1"から論理“0"
に変更する。
その結果ゲート36から基本アドレス部6abの最上位ア
ドレス線に送出される論理値反転信号ｒも論理“1"から
論理“0"に戻される。
ドレス線に送出される論理値反転信号ｒも論理“1"から
論理“0"に戻される。
以上の説明から明らかな如く、本実施例によれば、主
記憶装置２に対してデータを転送する入出力制御装置４
が送出するメモリアドレスamの基本アドレスambが、入
出力制御装置４に付与されている入出力アドレスaio′
と一致する場合には、チャネル制御装置３において入出
力アドレスaio以外のアドレスに変換されて他の入出力
制御装置４に伝達される為、入出力制御装置４の誤動作
が防止される。
記憶装置２に対してデータを転送する入出力制御装置４
が送出するメモリアドレスamの基本アドレスambが、入
出力制御装置４に付与されている入出力アドレスaio′
と一致する場合には、チャネル制御装置３において入出
力アドレスaio以外のアドレスに変換されて他の入出力
制御装置４に伝達される為、入出力制御装置４の誤動作
が防止される。
なおチャネル制御装置３自身は、入出力制御装置４が
送出したメモリアドレスamの、変更された１ビットをDM
A制御回路32で復元して使用する為、領域Aioに対するデ
ータ転送が誤り無く実行される。
送出したメモリアドレスamの、変更された１ビットをDM
A制御回路32で復元して使用する為、領域Aioに対するデ
ータ転送が誤り無く実行される。
なお、第２図、第３図、第５図および第６図はあく迄
本発明の一実施例に過ぎず、例えば論理値反転信号ｒは
基本アドレス部6abの最上位アドレス線に送出されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない。また
本発明の対象となる情報処理システム、アドレス構成並
びにアドレス領域は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。
本発明の一実施例に過ぎず、例えば論理値反転信号ｒは
基本アドレス部6abの最上位アドレス線に送出されるも
のに限定されることは無く、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない。また
本発明の対象となる情報処理システム、アドレス構成並
びにアドレス領域は図示されるものに限定されることは
無く、他に幾多の変形が考慮されるが、何れの場合にも
本発明の効果は変わらない。
以上、本発明によれば、前記情報処理システムにおい
て、各従制御装置から主制御装置においてメモリアドレ
スとして割付けられている総ての第一のアドレスを送出
しても、従制御装置が誤動作する恐れが無くなり、従制
御装置から主制御装置に対するデータ転送の融通性が向
上し、また転送制御も単純化される。
て、各従制御装置から主制御装置においてメモリアドレ
スとして割付けられている総ての第一のアドレスを送出
しても、従制御装置が誤動作する恐れが無くなり、従制
御装置から主制御装置に対するデータ転送の融通性が向
上し、また転送制御も単純化される。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による共通バス制御システムを示す図、第３図は本
発明の対象となる情報処理システムの一例を示す図、第
４図は従来ある共通バス制御システムの一例を示す図、
第５図は第３図および第４図におけるアドレス構成を例
示する図、第６図は第３図におけるアドレス領域を例示
する図である。 図において、１は中央制御装置（CC）、２は主記憶装置
（MM）、３はチャネル制御装置（CHC）、４は入出力制
御装置（IOC）、５は入出力装置、６および300は共通バ
ス、6aはアドレスバス、6abは基本アドレス部、6aeは拡
張アドレス部、6cは制御信号バス、31、31′、41および
42はケーブルレシーバ、32はDMA転送制御回路（DMC）、
33は前処理制御回路（PC）、34はケーブルドライバ、35
はアドレス判定回路（ADT）、36および37はゲート、43
はアドレス照合回路（AMT）、44はデータ送受信回路（D
TR）、100は主制御装置、200は従制御装置、を示す。
施例による共通バス制御システムを示す図、第３図は本
発明の対象となる情報処理システムの一例を示す図、第
４図は従来ある共通バス制御システムの一例を示す図、
第５図は第３図および第４図におけるアドレス構成を例
示する図、第６図は第３図におけるアドレス領域を例示
する図である。 図において、１は中央制御装置（CC）、２は主記憶装置
（MM）、３はチャネル制御装置（CHC）、４は入出力制
御装置（IOC）、５は入出力装置、６および300は共通バ
ス、6aはアドレスバス、6abは基本アドレス部、6aeは拡
張アドレス部、6cは制御信号バス、31、31′、41および
42はケーブルレシーバ、32はDMA転送制御回路（DMC）、
33は前処理制御回路（PC）、34はケーブルドライバ、35
はアドレス判定回路（ADT）、36および37はゲート、43
はアドレス照合回路（AMT）、44はデータ送受信回路（D
TR）、100は主制御装置、200は従制御装置、を示す。
Claims (1)
- 【請求項１】主制御装置（100）と、複数の従制御装置
（200）とを共通バス（300）により接続し、前記主制御
装置（100）にて主記憶装置のメモリアドレスとして割
付けられている第一のアドレスの一部のビット群により
前記各従制御装置（200）に付与される第二のアドレス
を構成する情報処理システムにおいて、 前記主制御装置（100）内に、前記従制御装置（200）か
ら前記共通バス（300）を経由して伝達される前記第一
のアドレスの前記一部のビット群が前記各第二のアドレ
ス領域内に位置することを監視するアドレス判定手段
（400）と、 該アドレス判定手段（400）が、前記一部のビット群が
前記第二のアドレス領域内に位置することを検出した場
合に、前記一部のビット群内の所定の１ビットの論理値
を反転して何れの前記第二のアドレスとも異なるアドレ
スに変換するとともに、その旨を前記主制御装置（10
0）内にある前記共通バス（300）から伝達されるアドレ
スを受信するアドレス受信部（600）に通知する論理値
反転手段（500）とを有することを特徴とする共通バス
制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002682A JPH0823857B2 (ja) | 1987-01-09 | 1987-01-09 | 共通バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002682A JPH0823857B2 (ja) | 1987-01-09 | 1987-01-09 | 共通バス制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170763A JPS63170763A (ja) | 1988-07-14 |
| JPH0823857B2 true JPH0823857B2 (ja) | 1996-03-06 |
Family
ID=11536065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002682A Expired - Lifetime JPH0823857B2 (ja) | 1987-01-09 | 1987-01-09 | 共通バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823857B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54127641A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Adaptor device |
-
1987
- 1987-01-09 JP JP62002682A patent/JPH0823857B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「ＭＣ６８０９・ＭＣ６８０９Ｅマイクロプロセッサプログラミングマニュアル」，（昭５７）日本モトローラ株式会社Ｐ．１４−１５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63170763A (ja) | 1988-07-14 |
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