JPH0823883B2 - ビデオレート画像プロセッサ - Google Patents
ビデオレート画像プロセッサInfo
- Publication number
- JPH0823883B2 JPH0823883B2 JP62165788A JP16578887A JPH0823883B2 JP H0823883 B2 JPH0823883 B2 JP H0823883B2 JP 62165788 A JP62165788 A JP 62165788A JP 16578887 A JP16578887 A JP 16578887A JP H0823883 B2 JPH0823883 B2 JP H0823883B2
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- JP
- Japan
- Prior art keywords
- bus
- output
- input
- switching means
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 生産ラインにおける製品の目視検査の自動化のための
画像データ処理をビデオレートで実行する画像プロセッ
サに関し、 検査対象（内容）の多様化にともない、演算内容を自
由に変更できる柔軟性を有するビデオレート画像プロセ
ッサを提供することを目的とし、 コンピュータよりの制御によって各種演算を行ないか
つ信号解読手段及びバス切り替え手段を有する複数個の
演算制御手段，データの記憶を行ない信号解読手段及び
バス切り替え手段を有する複数個の記憶手段，出力バス
切り替え手段，演算制御手段に等しい数のローカルバ
ス，コントロールバス，入力バス及び出力とよりビデオ
レート画像プロセッサを構成する。
画像データ処理をビデオレートで実行する画像プロセッ
サに関し、 検査対象（内容）の多様化にともない、演算内容を自
由に変更できる柔軟性を有するビデオレート画像プロセ
ッサを提供することを目的とし、 コンピュータよりの制御によって各種演算を行ないか
つ信号解読手段及びバス切り替え手段を有する複数個の
演算制御手段，データの記憶を行ない信号解読手段及び
バス切り替え手段を有する複数個の記憶手段，出力バス
切り替え手段，演算制御手段に等しい数のローカルバ
ス，コントロールバス，入力バス及び出力とよりビデオ
レート画像プロセッサを構成する。
本発明は、生産ラインにおける製品の目視検査の自動
化のための画像データ処理をビデオレートで実行する、
画像プロセッサの改良に関するものである。
化のための画像データ処理をビデオレートで実行する、
画像プロセッサの改良に関するものである。
生産ラインにおける目視検査の重要性が高まっている
が、検査対象（内容）の多様化にともない、演算内容を
自由に変更できる柔軟性を有するビデオレートの画像プ
ロセッサが要望されている。
が、検査対象（内容）の多様化にともない、演算内容を
自由に変更できる柔軟性を有するビデオレートの画像プ
ロセッサが要望されている。
第５図は従来例の画像プロセッサの構成ブロック図で
ある。
ある。
第５図（ａ）において、生産ラインにおける製品をテ
レビカメラ１により撮像し、得られたアナログの画像を
アナログ／ディジタル変換器（図示しない）によりディ
ジタルのデータに変換する。このデータを、必要な場合
にはスイッチ２をａ、ｂが導通になるように切り替え
て、入力画像用のフレームメモリ３に格納する。
レビカメラ１により撮像し、得られたアナログの画像を
アナログ／ディジタル変換器（図示しない）によりディ
ジタルのデータに変換する。このデータを、必要な場合
にはスイッチ２をａ、ｂが導通になるように切り替え
て、入力画像用のフレームメモリ３に格納する。
あるいはスイッチ２をａ、ｃが導通になるように切り
替え、縦続に接続した積・和演算を行うコンボルーショ
ン用の演算モジュール４−１、及び４−２に入力して演
算を行う。この結果を出力画像用のフレームメモリ５に
入力して、そのデータを格納し必要に応じて出力する。
替え、縦続に接続した積・和演算を行うコンボルーショ
ン用の演算モジュール４−１、及び４−２に入力して演
算を行う。この結果を出力画像用のフレームメモリ５に
入力して、そのデータを格納し必要に応じて出力する。
尚、上記演算モジュール４−１〜４−３、フレームメ
モリ３、５へのデータの入出力、及びスイッチ２の制御
はCPU（図示しない）により行う。
モリ３、５へのデータの入出力、及びスイッチ２の制御
はCPU（図示しない）により行う。
第５図（ｂ）は、上記の２段のコンボリューション用
の演算モジュール４−１、４−２を並列に接続した場合
であり、動作原理は同図（ａ）に示す縦続接続の場合と
殆ど変わらない。このようにして、製品の目視検査の自
動化をビデオレート（〜12Mb/s）で行ってきた。
の演算モジュール４−１、４−２を並列に接続した場合
であり、動作原理は同図（ａ）に示す縦続接続の場合と
殆ど変わらない。このようにして、製品の目視検査の自
動化をビデオレート（〜12Mb/s）で行ってきた。
しかしながら検査対象（内容）が多種類の場合、例え
ば第６図に示すような線材の３次元計測を実現するに
は、スリット光線を抽出するための画像フレーム間差分
演算＋コンボリューション演算＋比較演算、又、線材上
のスリット光線抽出のための画像フレーム間論理演算＋
孤立点除去（ノイズ等）除去等の各種演算モジュールの
組み合わせ、及びフレームメモリの選択が必要となる
が、上述のビデオレート画像プロセッサにおいては、処
理ルートが固定化されているため、それに対応する処理
を実行することができず、演算内容を自由に変更できる
柔軟性に欠けるという問題点があった。
ば第６図に示すような線材の３次元計測を実現するに
は、スリット光線を抽出するための画像フレーム間差分
演算＋コンボリューション演算＋比較演算、又、線材上
のスリット光線抽出のための画像フレーム間論理演算＋
孤立点除去（ノイズ等）除去等の各種演算モジュールの
組み合わせ、及びフレームメモリの選択が必要となる
が、上述のビデオレート画像プロセッサにおいては、処
理ルートが固定化されているため、それに対応する処理
を実行することができず、演算内容を自由に変更できる
柔軟性に欠けるという問題点があった。
したがって本発明の目的は、演算内容を自由に変更で
きる柔軟性を有するビデオレート画像プロセッサを提供
することにある。
きる柔軟性を有するビデオレート画像プロセッサを提供
することにある。
上記問題点は本発明によりそれぞれ信号解読手段とバ
ス切り替え手段とを有するそれぞれ複数の演算制御手段
と記憶手段、 及び出力バス切り替え手段のほか、画像データバスと
しての演算制御手段の数に等しい数のローカルバス、コ
ンピュータよりの制御信号の入力されるコントロールバ
ス、出力バス及び入力バスを備え、 演算制御手段ではその出力は対応するローカルバスの
１本に接続され、それ以外のローカルバスはその演算制
御手段のバス切り替え手段の入力に接続され、 出力バス切り替え手段の入力には総べてのローカルバ
スが接続されると共に出力は出力バスに接続され、 記憶手段のバス切り替え手段には出力バスよりの入力
が与えられると共にバス切り替え手段よりの出力は入力
バスに接続され、入力バスは各演算制御手段のバス切り
替え手段の入力に接続され、 コンピュータよりの制御信号の入力されるコントロー
ルバスは総べての演算制御手段及び記憶手段の信号解読
手段に接続され、 演算制御手段は信号解読手段がコントロールバスを介
するコンピュータよりの制御信号の番号と自己の機番の
一致を解読した場合、演算処理を開始すると共にバス切
り替え手段はローカルバス及び入力バスより対応する入
力の１個を選択し、出力はローカルバスの対応する１本
に出力され、 出力バス切り替え手段は総べてのローカルバスよりの
入力のいづれかを選択し、出力は出力バスに出力され、 記憶手段では信号解読手段がコントロールバスを介す
るコンピュータよりの制御信号と自己の機番の一致を解
読するとバス切り替え手段が出力バスよりの入力または
入力バスへの出力の接続を行なうことを特徴とするビデ
オレート画像プロセッサによって解決される。
ス切り替え手段とを有するそれぞれ複数の演算制御手段
と記憶手段、 及び出力バス切り替え手段のほか、画像データバスと
しての演算制御手段の数に等しい数のローカルバス、コ
ンピュータよりの制御信号の入力されるコントロールバ
ス、出力バス及び入力バスを備え、 演算制御手段ではその出力は対応するローカルバスの
１本に接続され、それ以外のローカルバスはその演算制
御手段のバス切り替え手段の入力に接続され、 出力バス切り替え手段の入力には総べてのローカルバ
スが接続されると共に出力は出力バスに接続され、 記憶手段のバス切り替え手段には出力バスよりの入力
が与えられると共にバス切り替え手段よりの出力は入力
バスに接続され、入力バスは各演算制御手段のバス切り
替え手段の入力に接続され、 コンピュータよりの制御信号の入力されるコントロー
ルバスは総べての演算制御手段及び記憶手段の信号解読
手段に接続され、 演算制御手段は信号解読手段がコントロールバスを介
するコンピュータよりの制御信号の番号と自己の機番の
一致を解読した場合、演算処理を開始すると共にバス切
り替え手段はローカルバス及び入力バスより対応する入
力の１個を選択し、出力はローカルバスの対応する１本
に出力され、 出力バス切り替え手段は総べてのローカルバスよりの
入力のいづれかを選択し、出力は出力バスに出力され、 記憶手段では信号解読手段がコントロールバスを介す
るコンピュータよりの制御信号と自己の機番の一致を解
読するとバス切り替え手段が出力バスよりの入力または
入力バスへの出力の接続を行なうことを特徴とするビデ
オレート画像プロセッサによって解決される。
第１図において、コントロールバス800を介して図示
されないコンピュータ（CPU）からの制御信号が演算制
御手段400−１〜400−ｎ、及び記憶手段300−１〜300−
ｎに入力される。演算制御手段では、内蔵する信号解読
手段420−１〜420−ｎにより制御信号を解読し、制御信
号が指定してきた番号が該当する演算制御手段の機番に
一致した時、その演算制御手段において所定の演算を行
う。必要な場合には、記憶手段300−１〜300−ｎにおい
てバス切り替え手段310−１〜310−ｎにより所定のバス
に切り替えを行い、制御信号で指定してきた記憶手段か
らのデータを第１及び第２の入力バス900−１〜900−ｎ
を介して、所定の演算制御手段に入力する。
されないコンピュータ（CPU）からの制御信号が演算制
御手段400−１〜400−ｎ、及び記憶手段300−１〜300−
ｎに入力される。演算制御手段では、内蔵する信号解読
手段420−１〜420−ｎにより制御信号を解読し、制御信
号が指定してきた番号が該当する演算制御手段の機番に
一致した時、その演算制御手段において所定の演算を行
う。必要な場合には、記憶手段300−１〜300−ｎにおい
てバス切り替え手段310−１〜310−ｎにより所定のバス
に切り替えを行い、制御信号で指定してきた記憶手段か
らのデータを第１及び第２の入力バス900−１〜900−ｎ
を介して、所定の演算制御手段に入力する。
他の演算制御手段においても、同様に演算を行う。こ
れらの演算制御手段で行った演算の結果を、ローカルバ
スとしての第１乃至第ｎのバス700−１〜700−ｎを介し
て出力バス切り替え手段600に入力する。
れらの演算制御手段で行った演算の結果を、ローカルバ
スとしての第１乃至第ｎのバス700−１〜700−ｎを介し
て出力バス切り替え手段600に入力する。
出力バス切り替え手段600では入出力の切り替えを行
って、これら結果としてのデータを第１及び第２の出力
バス950−１、950−２を介して所定の記憶手段に入力し
て格納する。
って、これら結果としてのデータを第１及び第２の出力
バス950−１、950−２を介して所定の記憶手段に入力し
て格納する。
このように画像データバスはローカルバス，入力バス
及び出力バスに分けられ、ローカルバスの１本は対応す
る１個の演算制御手段の出力側に接続され、その他は総
べて入力側に接続されており、出力バス切り替え手段の
入力側には全部のローカルバスが接続され、出力側は出
力バスに接続される。
及び出力バスに分けられ、ローカルバスの１本は対応す
る１個の演算制御手段の出力側に接続され、その他は総
べて入力側に接続されており、出力バス切り替え手段の
入力側には全部のローカルバスが接続され、出力側は出
力バスに接続される。
一方記憶手段のバス切り替え手段の入力側には出力バ
スが接続され、出力側は入力バスに接続され、この入力
バスは総べて演算制御手段のバス切り替え手段に接続さ
れている。
スが接続され、出力側は入力バスに接続され、この入力
バスは総べて演算制御手段のバス切り替え手段に接続さ
れている。
従って演算制御手段のバス切り替え手段はローカルバ
ス及び入力バスからの入力の切り替えのみで済み、出力
の切り替えの必要はない。それはそれぞれの演算制御手
段よりの出力はそれぞれ対応するローカルバスの１個に
与えられ、ローカルバスからのデータは出力バス切り替
え手段で一括して選択するようになっているからであ
る。
ス及び入力バスからの入力の切り替えのみで済み、出力
の切り替えの必要はない。それはそれぞれの演算制御手
段よりの出力はそれぞれ対応するローカルバスの１個に
与えられ、ローカルバスからのデータは出力バス切り替
え手段で一括して選択するようになっているからであ
る。
この出力バス切り替え手段よりの出力は出力バスを介
して記憶手段のバス切り替え手段に与えられ、そのバス
切り替え手段よりの出力は入力バスに与えられるように
なっているので、記憶手段のバス切り替え手段は出力バ
スよりの入力及び入力バスへの出力の切り替えのみを行
なえばよい。
して記憶手段のバス切り替え手段に与えられ、そのバス
切り替え手段よりの出力は入力バスに与えられるように
なっているので、記憶手段のバス切り替え手段は出力バ
スよりの入力及び入力バスへの出力の切り替えのみを行
なえばよい。
従って演算制御手段，出力バス切り替え手段及び記憶
手段におけるバス切り替え手段の制御は極めて簡単とな
る。
手段におけるバス切り替え手段の制御は極めて簡単とな
る。
この結果、複数の演算制御手段で演算を行った結果を
記憶手段に格納することができ、任意の画像データ間の
演算も容易に実現することができる。
記憶手段に格納することができ、任意の画像データ間の
演算も容易に実現することができる。
第２図は本発明の実施例のビデオレート画像プロセッ
サの構成を示すブロック図である。
サの構成を示すブロック図である。
第３図は実施例で使用されるアドレスデコーダの回路
構成ブロック図である。
構成ブロック図である。
第４図は実施例で使用されるバスセレクタの回路構成
ブロック図である。
ブロック図である。
全図を通じて同一符号は同一対象物を示す。
第２図は、演算制御手段としての４種の演算モジュー
ル40−１〜40−４、及び記憶手段としての４種のフレー
ムメモリ30−１〜30−４の場合について示している。演
算モジュールの中味（演算内容）については、特に制限
を設けない。
ル40−１〜40−４、及び記憶手段としての４種のフレー
ムメモリ30−１〜30−４の場合について示している。演
算モジュールの中味（演算内容）については、特に制限
を設けない。
本実施例では、画像データバス中のローカルバスとし
ては演算モジュールどうしの接続用バスとしてLOOP−Ａ
バス〜LOOP−Ｄバスを、入力バス及び出力バスとして
は、フレームメモリと演算モジュール間のデータの転送
用バスとしてIN−Ａ、IN−Ｂ、OUT−Ａ、及びOUT−Ｂの
各バスを有している。演算モジュールはそれぞれ専用の
LOOPバスに接続されている。例えば、演算モジュール40
−１はLOOP−Ａバスと、40−２はLOOP−Ｂバスと、40−
３はLOOP−Ｃバスと、そして40−４はLOOP−Ｄバスと接
続されている。
ては演算モジュールどうしの接続用バスとしてLOOP−Ａ
バス〜LOOP−Ｄバスを、入力バス及び出力バスとして
は、フレームメモリと演算モジュール間のデータの転送
用バスとしてIN−Ａ、IN−Ｂ、OUT−Ａ、及びOUT−Ｂの
各バスを有している。演算モジュールはそれぞれ専用の
LOOPバスに接続されている。例えば、演算モジュール40
−１はLOOP−Ａバスと、40−２はLOOP−Ｂバスと、40−
３はLOOP−Ｃバスと、そして40−４はLOOP−Ｄバスと接
続されている。
又、演算モジュールに対し、入力バスとしてのIN−
Ａ、IN−Ｂバスは画像データ入力用として、出力バスと
してのOUT−Ａ、OUT−Ｂバスは画像データ出力用として
使用する。
Ａ、IN−Ｂバスは画像データ入力用として、出力バスと
してのOUT−Ａ、OUT−Ｂバスは画像データ出力用として
使用する。
コントロールバスはフレームメモリ、及び演算モジュ
ールを設定するボードに対するアドレス用８ビット、デ
ータ用８ビットからなっている。
ールを設定するボードに対するアドレス用８ビット、デ
ータ用８ビットからなっている。
演算モジュール及びフレームメモリ内のアドレスデコ
ーダ42−１〜42−４、及び32−１〜32−４の構成を第３
図に示す。アドレス用のコントロールバスは上位４ビッ
トがボード番号、下位４ビットがボード上のレジスタ番
号に割り付けられている。ボード番号は各ボード上に設
置したディップスイッチ33によって設定する。比較器34
において、アドレス用のコントロールバスの上位４ビッ
トの入力Ａとこのディップスイッチ33で設定した４ビッ
トのデータＢを比較することにより、両者が等しい時、
このボードが選択され、“H"レベルの信号を出力する。
ーダ42−１〜42−４、及び32−１〜32−４の構成を第３
図に示す。アドレス用のコントロールバスは上位４ビッ
トがボード番号、下位４ビットがボード上のレジスタ番
号に割り付けられている。ボード番号は各ボード上に設
置したディップスイッチ33によって設定する。比較器34
において、アドレス用のコントロールバスの上位４ビッ
トの入力Ａとこのディップスイッチ33で設定した４ビッ
トのデータＢを比較することにより、両者が等しい時、
このボードが選択され、“H"レベルの信号を出力する。
次に、デコーダ36に、アドレス用コントロールバスの
下位の４ビットのデータを入力して復号化し、データを
ラッチするためのCPU（図示しない）からのストローブ
信号をインバータ35を介して入力して、上記４ビットの
復号化したデータをラッチする。そして、比較器34から
の“H"レベル信号を入力した時、そのボード上に設置し
てある下位４ビットのデータに一致した番号のレジスタ
が選択される。（今の場合、５個のレジスタ37−１〜37
−５に設置している。） この結果ボードを設定したきょう体の、フレームメモ
リ等を挿入して設定するスロットの位置に無関係に、ボ
ード上に設置したすべてのレジスタに対し、CPUからデ
ータの設定変更をソフトウェア的に行うことができる。
下位の４ビットのデータを入力して復号化し、データを
ラッチするためのCPU（図示しない）からのストローブ
信号をインバータ35を介して入力して、上記４ビットの
復号化したデータをラッチする。そして、比較器34から
の“H"レベル信号を入力した時、そのボード上に設置し
てある下位４ビットのデータに一致した番号のレジスタ
が選択される。（今の場合、５個のレジスタ37−１〜37
−５に設置している。） この結果ボードを設定したきょう体の、フレームメモ
リ等を挿入して設定するスロットの位置に無関係に、ボ
ード上に設置したすべてのレジスタに対し、CPUからデ
ータの設定変更をソフトウェア的に行うことができる。
演算モジュール内のバスセレクタ41−１〜41−４の回
路は、第４図（ａ）に示すように、それ自身に接続され
ているバス（例えば演算モジュール40−１ではLOOP−Ａ
バス）以外のLOOP−Ｂ、LOOP−Ｃ、LOOP−Ｄの各バス、
及びフレームメモリからの画像入力用IN−Ａ、IN−Ｂバ
スの中から、任意のバスを選択する。
路は、第４図（ａ）に示すように、それ自身に接続され
ているバス（例えば演算モジュール40−１ではLOOP−Ａ
バス）以外のLOOP−Ｂ、LOOP−Ｃ、LOOP−Ｄの各バス、
及びフレームメモリからの画像入力用IN−Ａ、IN−Ｂバ
スの中から、任意のバスを選択する。
例えば、演算モジュール40−１が画像フレーム間演算
回路、40−２がコンボリューション、40−３が２値化・
比較演算、及び40−４が論理フィルタ回路であるとする
と、40−１でIN−Ａを、402−でLOOP−Ａバスを、40−
３でLOOP−Ｂバスを、及び40−４でLOOP−Ｃバスを選択
すれば、従来実現できなかった画像差分＋コンボリュー
ション＋ピーク値/2値＋孤立点除去の処理が、１回の処
理でビデオレート（〜12Mb/s）で実現できる。
回路、40−２がコンボリューション、40−３が２値化・
比較演算、及び40−４が論理フィルタ回路であるとする
と、40−１でIN−Ａを、402−でLOOP−Ａバスを、40−
３でLOOP−Ｂバスを、及び40−４でLOOP−Ｃバスを選択
すれば、従来実現できなかった画像差分＋コンボリュー
ション＋ピーク値/2値＋孤立点除去の処理が、１回の処
理でビデオレート（〜12Mb/s）で実現できる。
次に、ボード上のフレームメモリ内のバスセレクタ31
−１〜31−４は、IN−Ａ、IN−Ｂ、OUT−Ａ、及びOUT−
Ｂの各バスに対して、そのフレームメモリの内容の入力
／出力の選択を行う回路である。フレームメモリ30−１
〜30−４のそれぞれに対し、IN−Ａ、IN−Ｂ、OUT−
Ａ、及びOUT−Ｂの各バスに対するデータの入出力の制
御を行うことによって、任意のフレームメモリの内容を
処理して、任意のフレームメモリへ格納することができ
る。
−１〜31−４は、IN−Ａ、IN−Ｂ、OUT−Ａ、及びOUT−
Ｂの各バスに対して、そのフレームメモリの内容の入力
／出力の選択を行う回路である。フレームメモリ30−１
〜30−４のそれぞれに対し、IN−Ａ、IN−Ｂ、OUT−
Ａ、及びOUT−Ｂの各バスに対するデータの入出力の制
御を行うことによって、任意のフレームメモリの内容を
処理して、任意のフレームメモリへ格納することができ
る。
例えば、フレームメモリ30−１と30−２の画像フレー
ム間の差分を求め、その結果を30−３に格納したい時
は、演算モジュール40−１の入力に設けたゲート（図示
しない）を導通にして、フレームメモリ30−１内のデー
タをIN−Ａバスを介して演算モジュール40−１に入力す
る。又、演算モジュール40−２の入力に設けたゲート
（図示しない）を導通にして、フレームメモリ30−２内
のデータをIN−Ｂバスを介して演算モジュール40−２に
入力する。そして、40−１、40−２において、それぞれ
フレーム間差分の演算を行い、出力をLOOP−Ａバス及び
LOOP−Ｂバスを介して、出力バスセレクタ60に入力す
る。出力バスセレクタ60では、LOOP−Ａバス、LOOP−Ｂ
バスからの入力を、それぞれOUT−Ａバス、OUT−Ｂバス
に接続してフレームメモリ30−３に入力して格納する。
ム間の差分を求め、その結果を30−３に格納したい時
は、演算モジュール40−１の入力に設けたゲート（図示
しない）を導通にして、フレームメモリ30−１内のデー
タをIN−Ａバスを介して演算モジュール40−１に入力す
る。又、演算モジュール40−２の入力に設けたゲート
（図示しない）を導通にして、フレームメモリ30−２内
のデータをIN−Ｂバスを介して演算モジュール40−２に
入力する。そして、40−１、40−２において、それぞれ
フレーム間差分の演算を行い、出力をLOOP−Ａバス及び
LOOP−Ｂバスを介して、出力バスセレクタ60に入力す
る。出力バスセレクタ60では、LOOP−Ａバス、LOOP−Ｂ
バスからの入力を、それぞれOUT−Ａバス、OUT−Ｂバス
に接続してフレームメモリ30−３に入力して格納する。
このようにして任意の画像データ間の演算も容易に実
現できる。
現できる。
以上説明のように本発明によれば、プロセッサの使用
目的に応じて演算モジュールの変更・増設、フレームメ
モリの増設を、ボード上のディップスイッチの変更で容
易に行うことができる。
目的に応じて演算モジュールの変更・増設、フレームメ
モリの増設を、ボード上のディップスイッチの変更で容
易に行うことができる。
また、演算モジュールの構成、及びフレームメモリの
選択をCPUの制御によって、柔軟に行うことができる。
選択をCPUの制御によって、柔軟に行うことができる。
更に、ボードの位置もきょう体のスロット位置に無関
係に選ぶことができる。
係に選ぶことができる。
第１図は本発明の原理図、 第２図は本発明の実施例のビデオレート画像プロセッサ
の構成を示すブロック図、 第３図は実施例で使用されるアドレスデコーダ回路の構
成ブロック図、 第４図は実施例で使用されるバスセレクタの回路構成ブ
ロック図、 第５図は従来例の画像プロセッサの構成ブロック図、 第６図は一例の線材の３次元計測方法の構成を示す図で
ある。 図において 300−１〜300−ｎは記憶手段、 400−１〜400−ｎは演算制御手段、 310−１〜310−ｎ、410−１〜410−ｎはバス切り替え手
段、 320−１〜320−ｎ、420−１〜420−ｎは信号解読手段、 600は出力バス切り替え手段、 700−１〜700−ｎは第１乃至第ｎのローカルバス、 800はコントロールバス、 900−１、900−２は第１及び第２の入力バス、 950−１、950−２は第１及び第２の出力バス を示す。
の構成を示すブロック図、 第３図は実施例で使用されるアドレスデコーダ回路の構
成ブロック図、 第４図は実施例で使用されるバスセレクタの回路構成ブ
ロック図、 第５図は従来例の画像プロセッサの構成ブロック図、 第６図は一例の線材の３次元計測方法の構成を示す図で
ある。 図において 300−１〜300−ｎは記憶手段、 400−１〜400−ｎは演算制御手段、 310−１〜310−ｎ、410−１〜410−ｎはバス切り替え手
段、 320−１〜320−ｎ、420−１〜420−ｎは信号解読手段、 600は出力バス切り替え手段、 700−１〜700−ｎは第１乃至第ｎのローカルバス、 800はコントロールバス、 900−１、900−２は第１及び第２の入力バス、 950−１、950−２は第１及び第２の出力バス を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−159973（ＪＰ，Ａ) 特開 昭62−14279（ＪＰ，Ａ) 特開 昭61−156363（ＪＰ，Ａ)
Claims (1)
- 【請求項１】それぞれ信号解読手段とバス切り替え手段
とを有するそれぞれ複数の演算制御手段と記憶手段、 及び出力バス切り替え手段のほか、画像データバスとし
ての演算制御手段の数に等しい数のローカルバス、コン
ピュータよりの制御信号の入力されるコントロールバ
ス、出力バス及び入力バスを備え、 演算制御手段ではその出力は対応するローカルバスの１
本に接続され、それ以外のローカルバスはその演算制御
手段のバス切り替え手段の入力に接続され、 出力バス切り替え手段の入力には総べてのローカルバス
が接続されると共に出力は出力バスに接続され、 記憶手段のバス切り替え手段には出力バスよりの入力が
与えられると共にバス切り替え手段よりの出力は入力バ
スに接続され、入力バスは各演算制御手段のバス切り替
え手段の入力に接続され、 コンピュータよりの制御信号の入力されるコントロール
バスは総べての演算制御手段及び記憶手段の信号解読手
段に接続され、 演算制御手段は信号解読手段がコントロールバスを介す
るコンピュータよりの制御信号の番号と自己の機番の一
致を解読した場合、演算処理を開始すると共にバス切り
替え手段はローカルバス及び入力バスより対応する入力
の１個を選択し、出力はローカルバスの対応する１本に
出力され、 出力バス切り替え手段は総べてのローカルバスよりの入
力のいづれかを選択し、出力は出力バスに出力され、 記憶手段では信号解読手段がコントロールバスを介する
コンピュータよりの制御信号と自己の機番の一致を解読
するとバス切り替え手段が出力バスよりの入力または入
力バスへの出力の接続を行なうことを特徴とするビデオ
レート画像プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165788A JPH0823883B2 (ja) | 1987-07-02 | 1987-07-02 | ビデオレート画像プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165788A JPH0823883B2 (ja) | 1987-07-02 | 1987-07-02 | ビデオレート画像プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS649574A JPS649574A (en) | 1989-01-12 |
| JPH0823883B2 true JPH0823883B2 (ja) | 1996-03-06 |
Family
ID=15819011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165788A Expired - Lifetime JPH0823883B2 (ja) | 1987-07-02 | 1987-07-02 | ビデオレート画像プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823883B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247553U (ja) * | 1988-09-28 | 1990-03-30 | ||
| JPH05159042A (ja) * | 1991-12-02 | 1993-06-25 | Sankyo Seiki Mfg Co Ltd | 画像処理装置 |
| JP4929474B2 (ja) * | 2006-09-27 | 2012-05-09 | 富士通株式会社 | 画像処理装置 |
| US20090046105A1 (en) * | 2007-08-15 | 2009-02-19 | Bergland Tyson J | Conditional execute bit in a graphics processor unit pipeline |
| JP2010033336A (ja) * | 2008-07-29 | 2010-02-12 | Fujitsu Ltd | 信号処理装置及び信号処理方法 |
| US9858636B1 (en) | 2016-06-30 | 2018-01-02 | Apple Inc. | Configurable convolution engine |
| US10176551B2 (en) | 2017-04-27 | 2019-01-08 | Apple Inc. | Configurable convolution engine for interleaved channel data |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159973A (ja) * | 1984-01-31 | 1985-08-21 | Toshiba Corp | 画像処理装置 |
| JPH0661079B2 (ja) * | 1984-12-27 | 1994-08-10 | 株式会社東芝 | デ−タ処理装置 |
| JPS6214279A (ja) * | 1985-07-11 | 1987-01-22 | Toshiba Eng Co Ltd | 画像処理装置 |
-
1987
- 1987-07-02 JP JP62165788A patent/JPH0823883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649574A (en) | 1989-01-12 |
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