JPH09251545A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH09251545A JPH09251545A JP5893496A JP5893496A JPH09251545A JP H09251545 A JPH09251545 A JP H09251545A JP 5893496 A JP5893496 A JP 5893496A JP 5893496 A JP5893496 A JP 5893496A JP H09251545 A JPH09251545 A JP H09251545A
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- 230000015654 memory Effects 0.000 claims abstract description 55
- 238000010586 diagram Methods 0.000 description 7
- 230000001771 impaired effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Image Generation (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 複数の画像プロセッサが一つのフレームメモ
リを共用する構成では、複数の画像プロセッサ全体の処
理効率が大きく損なわれる。また、複数の画像プロセッ
サのそれぞれにフレームメモリが設けられた構成では、
回路規模が大きくコストも高く、無駄である。 【解決手段】 １フレームを１／ｎに分割した容量を持
つフレームメモリブロック１1〜１ nに、入力画像データ
を書き込みアドレス発生器４からの書き込みアドレスに
従って、同じ領域内の複数画素のデータを画素単位で書
き込む。接続切換器２の切り換え接続動作により、画像
プロセッサ３1〜３nに入力される画素データは、それぞ
れ互いに異なる領域内の画素データで、かつ、同じ画像
プロセッサでは前回と同一の領域内の画素データであ
る。画像プロセッサ３1〜３nはこの入力画素データに基
づいて内挿処理を行う。
リを共用する構成では、複数の画像プロセッサ全体の処
理効率が大きく損なわれる。また、複数の画像プロセッ
サのそれぞれにフレームメモリが設けられた構成では、
回路規模が大きくコストも高く、無駄である。 【解決手段】 １フレームを１／ｎに分割した容量を持
つフレームメモリブロック１1〜１ nに、入力画像データ
を書き込みアドレス発生器４からの書き込みアドレスに
従って、同じ領域内の複数画素のデータを画素単位で書
き込む。接続切換器２の切り換え接続動作により、画像
プロセッサ３1〜３nに入力される画素データは、それぞ
れ互いに異なる領域内の画素データで、かつ、同じ画像
プロセッサでは前回と同一の領域内の画素データであ
る。画像プロセッサ３1〜３nはこの入力画素データに基
づいて内挿処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は画像処理装置に係
り、特に複数の画像プロセッサが入力画像データが書き
込まれたフレームメモリを読み出し制御する画像処理装
置に関する。
り、特に複数の画像プロセッサが入力画像データが書き
込まれたフレームメモリを読み出し制御する画像処理装
置に関する。
【０００２】
【従来の技術】従来の複数の画像プロセッサが入力画像
データが書き込まれたフレームメモリを読み出し制御す
る画像処理装置としては、図３に示すブロック図の構成
のものが知られている。同図において、フレームメモリ
６には画像データが記憶されている。このフレームメモ
リ６の蓄積画像データはｍ個（ｍは２以上の整数）の画
像プロセッサ７1〜７mのそれぞれにより読み出され、そ
の読み出し出力画像データは読み出した画像プロセッサ
により処理されて出力される。
データが書き込まれたフレームメモリを読み出し制御す
る画像処理装置としては、図３に示すブロック図の構成
のものが知られている。同図において、フレームメモリ
６には画像データが記憶されている。このフレームメモ
リ６の蓄積画像データはｍ個（ｍは２以上の整数）の画
像プロセッサ７1〜７mのそれぞれにより読み出され、そ
の読み出し出力画像データは読み出した画像プロセッサ
により処理されて出力される。
【０００３】ここで、画像プロセッサ７1〜７mのうち複
数の画像プロセッサが同時にフレームメモリ６から画像
データを読み出そうとするときには、読み出し調停器８
によって一つの画像プロセッサのみにアクセスを許可
し、そのアクセスが終了するまでは他の画像プロセッサ
の読み出しを待たせることによって、読み出しアクセス
の衝突が起こらないようにしている。
数の画像プロセッサが同時にフレームメモリ６から画像
データを読み出そうとするときには、読み出し調停器８
によって一つの画像プロセッサのみにアクセスを許可
し、そのアクセスが終了するまでは他の画像プロセッサ
の読み出しを待たせることによって、読み出しアクセス
の衝突が起こらないようにしている。
【０００４】図４は従来の画像処理装置の他の例のブロ
ック図を示す。この画像処理装置では、ｍ個の画像プロ
セッサ１０1〜１０mのそれぞれに対応してフレームメモ
リ９1〜９mが設けられている。これにより、画像プロセ
ッサ１０1〜１０mのそれぞれが他の画像プロセッサに全
く干渉されずに、対応して設けられた専用のフレームメ
モリ９1〜９mから画像データを読み出す。
ック図を示す。この画像処理装置では、ｍ個の画像プロ
セッサ１０1〜１０mのそれぞれに対応してフレームメモ
リ９1〜９mが設けられている。これにより、画像プロセ
ッサ１０1〜１０mのそれぞれが他の画像プロセッサに全
く干渉されずに、対応して設けられた専用のフレームメ
モリ９1〜９mから画像データを読み出す。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の画像処理装置のうち図３の構成のものは、一つの
画像プロセッサがフレームメモリ６への読み出しアクセ
スを終了するまでは、他の画像プロセッサはアクセス待
ちの状態となるため、装置を構成する複数の画像プロセ
ッサ７1〜７m全体の処理効率が大きく損なわれるという
問題がある。
従来の画像処理装置のうち図３の構成のものは、一つの
画像プロセッサがフレームメモリ６への読み出しアクセ
スを終了するまでは、他の画像プロセッサはアクセス待
ちの状態となるため、装置を構成する複数の画像プロセ
ッサ７1〜７m全体の処理効率が大きく損なわれるという
問題がある。
【０００６】また、上記の従来の画像処理装置のうち図
４の構成のものは、処理効率に関しては問題ないが、入
力画像データ全体を記憶するフレームメモリが画像プロ
セッサの個数分だけ必要であるため、回路規模が大きく
コストも高く、また、各フレームメモリに記憶されてい
る画像データはすべて同一であるため、無駄であるとい
う問題がある。
４の構成のものは、処理効率に関しては問題ないが、入
力画像データ全体を記憶するフレームメモリが画像プロ
セッサの個数分だけ必要であるため、回路規模が大きく
コストも高く、また、各フレームメモリに記憶されてい
る画像データはすべて同一であるため、無駄であるとい
う問題がある。
【０００７】本発明は上記の点に鑑みなされたもので、
画像プロセッサの処理効率を下げることなく、フレーム
メモリから画像データを読み出し得る画像処理装置を提
供することを目的とする。
画像プロセッサの処理効率を下げることなく、フレーム
メモリから画像データを読み出し得る画像処理装置を提
供することを目的とする。
【０００８】また、本発明の他の目的は、フレームメモ
リの容量を必要最小限にし、無駄なく画像データを書き
込める画像処理装置を提供することにある。
リの容量を必要最小限にし、無駄なく画像データを書き
込める画像処理装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、それぞれの容量が所定の総容量を複数に
分割した値とされた複数のメモリブロックと、複数のメ
モリブロックにそれぞれ入力画像データを画素単位で書
き込む書き込み手段と、複数のメモリブロックに対応し
て複数設けられ、画像処理を行う画像プロセッサと、複
数のメモリブロックからそれぞれ出力された画素データ
を複数の画像プロセッサへ別々に入力すると共に、複数
のメモリブロックと複数の画像プロセッサ間の接続を順
次切り換える接続切換手段とを有する構成としたもので
ある。
め、本発明は、それぞれの容量が所定の総容量を複数に
分割した値とされた複数のメモリブロックと、複数のメ
モリブロックにそれぞれ入力画像データを画素単位で書
き込む書き込み手段と、複数のメモリブロックに対応し
て複数設けられ、画像処理を行う画像プロセッサと、複
数のメモリブロックからそれぞれ出力された画素データ
を複数の画像プロセッサへ別々に入力すると共に、複数
のメモリブロックと複数の画像プロセッサ間の接続を順
次切り換える接続切換手段とを有する構成としたもので
ある。
【００１０】この発明によれば、複数の画像プロセッサ
のそれぞれは、複数のメモリブロックから出力される画
素データが接続切換手段により別々に振り分けられて入
力され、また、複数のメモリブロックの総容量を１フレ
ームとすることができる。
のそれぞれは、複数のメモリブロックから出力される画
素データが接続切換手段により別々に振り分けられて入
力され、また、複数のメモリブロックの総容量を１フレ
ームとすることができる。
【００１１】また、本発明は、書き込み手段により入力
画像データで表される画面の水平方向の第１の複数画素
と垂直方向の第２の複数画素からなる領域の各画素デー
タを、複数のメモリブロックのそれぞれに別々に書き込
み、また接続切換手段により、入力画像データで表され
る画面の水平方向の第１の複数画素と垂直方向の第２の
複数画素からなる領域の全画素データが、複数の画像プ
ロセッサのうちの同じ画像プロセッサに順次に入力する
ように接続切換を行う。
画像データで表される画面の水平方向の第１の複数画素
と垂直方向の第２の複数画素からなる領域の各画素デー
タを、複数のメモリブロックのそれぞれに別々に書き込
み、また接続切換手段により、入力画像データで表され
る画面の水平方向の第１の複数画素と垂直方向の第２の
複数画素からなる領域の全画素データが、複数の画像プ
ロセッサのうちの同じ画像プロセッサに順次に入力する
ように接続切換を行う。
【００１２】これにより、この発明では、任意の一つの
画像プロセッサには同じ領域で、かつ、上記の第１の複
数画素と第２の複数画素の和の数の画素データを入力で
き、また、異なる画像プロセッサ間では互いに異なる領
域の画素データを入力できる。
画像プロセッサには同じ領域で、かつ、上記の第１の複
数画素と第２の複数画素の和の数の画素データを入力で
き、また、異なる画像プロセッサ間では互いに異なる領
域の画素データを入力できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００１４】図１は本発明になる画像処理装置の一実施
の形態のブロック図を示す。この画像処理装置は、ｎ個
（ｎは２以上の整数で、例えば１６）のフレームメモリ
ブロック１1〜１nと、これらのフレームメモリブロック
１1〜１nの出力画像データが入力される接続切換器２
と、接続切換器２の出力画像データが入力される画像プ
ロセッサ３1〜３nと、フレームメモリブロック１1〜１n
の書き込みアドレスを発生する書き込みアドレス発生器
４と、接続切換器２の切り換え制御をするタイミング発
生器５とから構成されている。
の形態のブロック図を示す。この画像処理装置は、ｎ個
（ｎは２以上の整数で、例えば１６）のフレームメモリ
ブロック１1〜１nと、これらのフレームメモリブロック
１1〜１nの出力画像データが入力される接続切換器２
と、接続切換器２の出力画像データが入力される画像プ
ロセッサ３1〜３nと、フレームメモリブロック１1〜１n
の書き込みアドレスを発生する書き込みアドレス発生器
４と、接続切換器２の切り換え制御をするタイミング発
生器５とから構成されている。
【００１５】フレームメモリブロック１1〜１nは、図２
に示すような画素単位で一つのフレームメモリを例えば
１６（＝ｎ）に分割したものであり、全体の総容量は１
フレーム分である。接続切換器２はタイミング発生器５
の出力切換信号に基づき、フレームメモリブロック１1
〜１ nの各出力画素データを所定の順序で順次切り換え
出力して画像プロセッサ３1〜３nに供給する。
に示すような画素単位で一つのフレームメモリを例えば
１６（＝ｎ）に分割したものであり、全体の総容量は１
フレーム分である。接続切換器２はタイミング発生器５
の出力切換信号に基づき、フレームメモリブロック１1
〜１ nの各出力画素データを所定の順序で順次切り換え
出力して画像プロセッサ３1〜３nに供給する。
【００１６】次に、この実施の形態の動作について説明
する。入力画像データは、書き込みアドレス発生器４に
よって発生された書き込みアドレスに従って、図２に示
すように画素単位で各フレームメモリブロック１1〜１n
に順次に書き込まれる。図２中、Ｐ１〜Ｐ１６はフレー
ムメモリブロック１1〜１nに書き込まれるそれぞれの画
素データの画面上の位置を示しており、図２の水平４画
素、垂直４画素の領域内の１６画素データがフレームメ
モリブロック１1〜１nのそれぞれに別々に記憶されてい
く（すなわち、この例ではｎ＝１６である）。このよう
にして、入力画像データが１画面分（１フレーム分）フ
レームメモリブロック１1〜１nに順次に画素単位で振り
分けて書き込まれる。
する。入力画像データは、書き込みアドレス発生器４に
よって発生された書き込みアドレスに従って、図２に示
すように画素単位で各フレームメモリブロック１1〜１n
に順次に書き込まれる。図２中、Ｐ１〜Ｐ１６はフレー
ムメモリブロック１1〜１nに書き込まれるそれぞれの画
素データの画面上の位置を示しており、図２の水平４画
素、垂直４画素の領域内の１６画素データがフレームメ
モリブロック１1〜１nのそれぞれに別々に記憶されてい
く（すなわち、この例ではｎ＝１６である）。このよう
にして、入力画像データが１画面分（１フレーム分）フ
レームメモリブロック１1〜１nに順次に画素単位で振り
分けて書き込まれる。
【００１７】続いて、タイミング発生器５の出力切り換
え信号に基づいて、接続切換器２はまず最初にフレーム
メモリブロック１1〜１nのうちのｋ番目（ｋ＝１，
２，．．．，ｎ）のフレームメモリブロック１kの出力
画素データが、画像プロセッサ３1〜３nのうちｋ番目の
画像プロセッサ３kに入力されるように接続する。
え信号に基づいて、接続切換器２はまず最初にフレーム
メモリブロック１1〜１nのうちのｋ番目（ｋ＝１，
２，．．．，ｎ）のフレームメモリブロック１kの出力
画素データが、画像プロセッサ３1〜３nのうちｋ番目の
画像プロセッサ３kに入力されるように接続する。
【００１８】これにより、１６画素データが画像プロセ
ッサ３1〜３nに並列に入力される。ただし、画像プロセ
ッサ３1〜３nに入力される画素データは、それぞれ互い
に異なる前記水平４画素、垂直４画素の領域内の図２に
Ｐ１で示した１番目の画素データである。
ッサ３1〜３nに並列に入力される。ただし、画像プロセ
ッサ３1〜３nに入力される画素データは、それぞれ互い
に異なる前記水平４画素、垂直４画素の領域内の図２に
Ｐ１で示した１番目の画素データである。
【００１９】次に、接続切換器２はフレームメモリブロ
ック１1〜１nのうちのｋ番目のフレームメモリブロック
１kの出力画素データが、画像プロセッサ３1〜３nのう
ちｋ−１番目の画像プロセッサ３k-1に入力されるよう
に接続する（ただし、ｋ＝１のときはｎ番目の画像プロ
セッサ３n）。これにより、１６画素データが画像プロ
セッサ３1〜３16に並列に入力される。
ック１1〜１nのうちのｋ番目のフレームメモリブロック
１kの出力画素データが、画像プロセッサ３1〜３nのう
ちｋ−１番目の画像プロセッサ３k-1に入力されるよう
に接続する（ただし、ｋ＝１のときはｎ番目の画像プロ
セッサ３n）。これにより、１６画素データが画像プロ
セッサ３1〜３16に並列に入力される。
【００２０】この場合に画像プロセッサ３1〜３nに入力
される画素データは、それぞれ互いに異なる前記水平４
画素、垂直４画素の領域内の画素データで、かつ、同じ
画像プロセッサでは前回と同一の１６画素の領域内の、
図２にＰ２で示した２番目の画素データである。
される画素データは、それぞれ互いに異なる前記水平４
画素、垂直４画素の領域内の画素データで、かつ、同じ
画像プロセッサでは前回と同一の１６画素の領域内の、
図２にＰ２で示した２番目の画素データである。
【００２１】更に次のタイミングでは、接続切換器２は
フレームメモリブロック１1〜１nのうちのｋ番目のフレ
ームメモリブロック１kの出力画素データが、画像プロ
セッサ３1〜３nのうちｋ−２番目の画像プロセッサ３
k-2に入力されるように切換接続する。ただし、フレー
ムメモリブロック１1、１2の出力画素データは、画像プ
ロセッサ３n-1、３nに入力される。
フレームメモリブロック１1〜１nのうちのｋ番目のフレ
ームメモリブロック１kの出力画素データが、画像プロ
セッサ３1〜３nのうちｋ−２番目の画像プロセッサ３
k-2に入力されるように切換接続する。ただし、フレー
ムメモリブロック１1、１2の出力画素データは、画像プ
ロセッサ３n-1、３nに入力される。
【００２２】これにより、１６画素データが画像プロセ
ッサ３1〜３nに並列に入力される。この場合に画像プロ
セッサ３1〜３nに入力される画素データは、それぞれ互
いに異なる前記水平４画素、垂直４画素の領域内の画素
データで、かつ、同じ画像プロセッサでは前回と同一の
１６画素の領域内の、図２にＰ３で示した３番目の画素
データである。
ッサ３1〜３nに並列に入力される。この場合に画像プロ
セッサ３1〜３nに入力される画素データは、それぞれ互
いに異なる前記水平４画素、垂直４画素の領域内の画素
データで、かつ、同じ画像プロセッサでは前回と同一の
１６画素の領域内の、図２にＰ３で示した３番目の画素
データである。
【００２３】以下、上記と同様にして接続切換器２は切
換動作を行い、１６回の接続切換動作により、画像プロ
セッサ３1〜３nのそれぞれは表１の順番で示すメモリブ
ロックからの画素データが入力される。ただし、表１
中、ＭＢｋはｋ番目のフレームメモリブロック１kの出
力画素データで、またｎ＝１６としている。
換動作を行い、１６回の接続切換動作により、画像プロ
セッサ３1〜３nのそれぞれは表１の順番で示すメモリブ
ロックからの画素データが入力される。ただし、表１
中、ＭＢｋはｋ番目のフレームメモリブロック１kの出
力画素データで、またｎ＝１６としている。
【００２４】
【表１】 これにより、画像プロセッサ３1〜３n（＝３16）のそれ
ぞれには、水平４画素、垂直４画素の互いに異なる全部
で１６の領域内のすべての１６画素データが入力され
る。すなわち、例えば画像プロセッサ３1には、図２の
左上に示したＰ１〜Ｐ１６の水平４画素、垂直４画素か
らなる領域の画素データが入力される。
ぞれには、水平４画素、垂直４画素の互いに異なる全部
で１６の領域内のすべての１６画素データが入力され
る。すなわち、例えば画像プロセッサ３1には、図２の
左上に示したＰ１〜Ｐ１６の水平４画素、垂直４画素か
らなる領域の画素データが入力される。
【００２５】このようにして、この実施の形態では画像
プロセッサ同士のフレームメモリへの読み出しアクセス
が衝突することなく、また、アクセス待ちすることなく
画像プロセッサ３1〜３nのそれぞれに画素データが入力
され、それぞれの画像プロセッサは注目画素の近傍の水
平、垂直各４画素の範囲の内挿処理、すなわち１６点内
挿処理を行うことができる。
プロセッサ同士のフレームメモリへの読み出しアクセス
が衝突することなく、また、アクセス待ちすることなく
画像プロセッサ３1〜３nのそれぞれに画素データが入力
され、それぞれの画像プロセッサは注目画素の近傍の水
平、垂直各４画素の範囲の内挿処理、すなわち１６点内
挿処理を行うことができる。
【００２６】なお、上記の実施の形態では１６点内挿を
行うために、ｎ＝１６としたが、本発明はこれに限定さ
れるものではないことは勿論である。
行うために、ｎ＝１６としたが、本発明はこれに限定さ
れるものではないことは勿論である。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
複数の画像プロセッサのそれぞれに、複数のメモリブロ
ックから出力される画素データを接続切換手段により別
々に振り分けて入力するようにしたため、複数の画像プ
ロセッサがアクセスすることなしに画素データを読み出
せ、アクセス待ちすることがない。
複数の画像プロセッサのそれぞれに、複数のメモリブロ
ックから出力される画素データを接続切換手段により別
々に振り分けて入力するようにしたため、複数の画像プ
ロセッサがアクセスすることなしに画素データを読み出
せ、アクセス待ちすることがない。
【００２８】また、本発明によれば、複数のメモリブロ
ックの総容量を１フレームとすることにより、画像デー
タ１画面分を複数のメモリブロックに記憶できるため、
容量の無駄がなく、画像プロセッサ個々に専用のフレー
ムメモリを設けた従来装置に比し、コストを大幅に低減
することができる。
ックの総容量を１フレームとすることにより、画像デー
タ１画面分を複数のメモリブロックに記憶できるため、
容量の無駄がなく、画像プロセッサ個々に専用のフレー
ムメモリを設けた従来装置に比し、コストを大幅に低減
することができる。
【００２９】更に、本発明によれば、任意の一つの画像
プロセッサには同じ領域の複数の画素データを入力し、
また、異なる画像プロセッサ間では互いに異なる領域の
画素データを入力するようにしたため、それぞれの画像
プロセッサに上記の領域の画素データの内挿処理ができ
る。
プロセッサには同じ領域の複数の画素データを入力し、
また、異なる画像プロセッサ間では互いに異なる領域の
画素データを入力するようにしたため、それぞれの画像
プロセッサに上記の領域の画素データの内挿処理ができ
る。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１の要部の動作説明図である。
【図３】従来の一例のブロック図である。
【図４】従来の他の例のブロック図である。
１1〜１n フレームメモリブロック ２ 接続切換器 ３1〜３n 画像プロセッサ ４ 書き込みアドレス発生器 ５ タイミング発生器
Claims (3)
- 【請求項１】 それぞれの容量が所定の総容量を複数に
分割した値とされた複数のメモリブロックと、 前記複数のメモリブロックにそれぞれ入力画像データを
画素単位で書き込む書き込み手段と、 前記複数のメモリブロックに対応して複数設けられ、画
像処理を行う画像プロセッサと、 前記複数のメモリブロックからそれぞれ出力された画素
データを前記複数の画像プロセッサへ別々に入力すると
共に、前記複数のメモリブロックと複数の画像プロセッ
サ間の接続を順次切り換える接続切換手段とを有するこ
とを特徴とする画像処理装置。 - 【請求項２】 前記所定の総容量は１フレームであり、
前記書き込み手段は、入力画像データで表される画面の
水平方向の第１の複数画素と垂直方向の第２の複数画素
からなる領域の各画素データを、前記複数のメモリブロ
ックのそれぞれに別々に書き込むことを特徴とする請求
項１記載の画像処理装置。 - 【請求項３】 前記接続切換手段は、前記入力画像デー
タで表される画面の水平方向の第１の複数画素と垂直方
向の第２の複数画素からなる領域の全画素データが、前
記複数の画像プロセッサのうちの同じ画像プロセッサに
順次に入力するように接続切換を行うことを特徴とする
請求項２記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5893496A JPH09251545A (ja) | 1996-03-15 | 1996-03-15 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5893496A JPH09251545A (ja) | 1996-03-15 | 1996-03-15 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251545A true JPH09251545A (ja) | 1997-09-22 |
Family
ID=13098673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5893496A Pending JPH09251545A (ja) | 1996-03-15 | 1996-03-15 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001331161A (ja) * | 2000-05-24 | 2001-11-30 | Aesop:Kk | 画像表示方法及び装置 |
| JP2009503647A (ja) * | 2005-07-22 | 2009-01-29 | マイクロソフト コーポレーション | セキュアハードウェアデスクトップバッファ構成 |
-
1996
- 1996-03-15 JP JP5893496A patent/JPH09251545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001331161A (ja) * | 2000-05-24 | 2001-11-30 | Aesop:Kk | 画像表示方法及び装置 |
| JP2009503647A (ja) * | 2005-07-22 | 2009-01-29 | マイクロソフト コーポレーション | セキュアハードウェアデスクトップバッファ構成 |
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