JPH08241218A - コンピュータシステムおよび並列コンピュータシステムにおいて実行される複数のスレッド間を通信する方法 - Google Patents
コンピュータシステムおよび並列コンピュータシステムにおいて実行される複数のスレッド間を通信する方法Info
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- JPH08241218A JPH08241218A JP7345456A JP34545695A JPH08241218A JP H08241218 A JPH08241218 A JP H08241218A JP 7345456 A JP7345456 A JP 7345456A JP 34545695 A JP34545695 A JP 34545695A JP H08241218 A JPH08241218 A JP H08241218A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5061—Partitioning or combining of resources
- G06F9/5077—Logical partitioning of resources; Management or configuration of virtualized resources
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Abstract
(57)【要約】 （修正有）
【課題】 コンピュータシステムにおける並列処理およ
び利用度を高めるための仮想プロセッサ方法および装置
を提供する。 【解決手段】 プロセッサノード１２当たり複数のスレ
ッドを含むように並列処理のレベルを高めた並列コンピ
ュータシステムのための仮想プロセッサ方法および装置
を開示する。各スレッドは、仮想プロセッサ１８と呼ば
れるオペレーティング環境に入れられている。１つのプ
ロセッサノードに複数のストレイジ装置が設けられてい
る場合、単一のスレッドを各装置に割り当てることがで
きるので、複数のスレッドが同時に実行できる。タスク
は潜在的にシステム中の全ての利用可能なハードウェア
を利用することができ、システムの有用性および利用度
が向上する。
び利用度を高めるための仮想プロセッサ方法および装置
を提供する。 【解決手段】 プロセッサノード１２当たり複数のスレ
ッドを含むように並列処理のレベルを高めた並列コンピ
ュータシステムのための仮想プロセッサ方法および装置
を開示する。各スレッドは、仮想プロセッサ１８と呼ば
れるオペレーティング環境に入れられている。１つのプ
ロセッサノードに複数のストレイジ装置が設けられてい
る場合、単一のスレッドを各装置に割り当てることがで
きるので、複数のスレッドが同時に実行できる。タスク
は潜在的にシステム中の全ての利用可能なハードウェア
を利用することができ、システムの有用性および利用度
が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、並列演算処理シス
テムに係り、特に作業の複数のスレッドを同時に実行す
ることを可能にし、並列処理および利用度を向上させる
ように設計された仮想プロセッサに関する。
テムに係り、特に作業の複数のスレッドを同時に実行す
ることを可能にし、並列処理および利用度を向上させる
ように設計された仮想プロセッサに関する。
【０００２】
【従来の技術】並列演算処理システムは、オペレーティ
ングシステムおよび個々のコンピュータ（すなわち、プ
ロセッサノード）のアレイからなる。プロセッサノード
のそれぞれは、それ自身の中央演算処理装置（ＣＰ
Ｕ）、メモリおよびデータ記憶ユニットを有する。タス
クは、各プロセッサノードを使用することにより並列に
実行される。
ングシステムおよび個々のコンピュータ（すなわち、プ
ロセッサノード）のアレイからなる。プロセッサノード
のそれぞれは、それ自身の中央演算処理装置（ＣＰ
Ｕ）、メモリおよびデータ記憶ユニットを有する。タス
クは、各プロセッサノードを使用することにより並列に
実行される。
【０００３】タスクの実行中に、作業は複数のスレッド
に分割される。スレッドは、タスクのためにコンピュー
タにより実行されるインストラクションのストリームで
ある。類似物として、オーケストラが演奏するシンフォ
ニーのようなタスクは、それぞれのパートを演奏する個
々の音楽家に相当する多くのスレッドに分解することが
できる。
に分割される。スレッドは、タスクのためにコンピュー
タにより実行されるインストラクションのストリームで
ある。類似物として、オーケストラが演奏するシンフォ
ニーのようなタスクは、それぞれのパートを演奏する個
々の音楽家に相当する多くのスレッドに分解することが
できる。
【０００４】一般に、並列コンピュータシステムにおい
て、各スレッドは、異なるプロセッサノードに割り当て
られる。これらのスレッドのそれぞれは、その対応する
別個のプロセッサノードにおいて並列に実行される。例
えば、３つのスレッドは、一度に３つの異なるノードを
使用し、同時に実行される。
て、各スレッドは、異なるプロセッサノードに割り当て
られる。これらのスレッドのそれぞれは、その対応する
別個のプロセッサノードにおいて並列に実行される。例
えば、３つのスレッドは、一度に３つの異なるノードを
使用し、同時に実行される。
【０００５】この並列演算処理技術の１つの利点は、実
行時間の短縮である。しかしこの技術は、１つのプロセ
ッサノードが複数のスレッドを実行し、これらのスレッ
ドがプロセッサノードの全体時間を実際に共有し、すな
わちその一部分を交互に使用する状況と混同されるべき
ではない。
行時間の短縮である。しかしこの技術は、１つのプロセ
ッサノードが複数のスレッドを実行し、これらのスレッ
ドがプロセッサノードの全体時間を実際に共有し、すな
わちその一部分を交互に使用する状況と混同されるべき
ではない。
【０００６】
【発明が解決しようとする課題】この従来の並列演算処
理には利点もあるが、欠点もある。従来の並列演算処理
技術では、利用可能なハードウェアの使用が非効率的で
あった。例えば、１つのプロセッサノードに複数の記憶
装置（すなわちディスクドライブ装置）が設けられてい
る場合、１つの実行スレッドは、これらの記憶装置のう
ちの１つのみを一度にアクセスすることになり、他の記
憶装置は、十分に活用されないすなわちアイドル状態と
なる。さらに並列システムがマルチプロセッサノードか
ら構成される場合、ノード当たり単一スレッドは、ノー
ド中の全ての利用可能なＣＰＵを利用することはできな
い。
理には利点もあるが、欠点もある。従来の並列演算処理
技術では、利用可能なハードウェアの使用が非効率的で
あった。例えば、１つのプロセッサノードに複数の記憶
装置（すなわちディスクドライブ装置）が設けられてい
る場合、１つの実行スレッドは、これらの記憶装置のう
ちの１つのみを一度にアクセスすることになり、他の記
憶装置は、十分に活用されないすなわちアイドル状態と
なる。さらに並列システムがマルチプロセッサノードか
ら構成される場合、ノード当たり単一スレッドは、ノー
ド中の全ての利用可能なＣＰＵを利用することはできな
い。
【０００７】
【課題を解決するための手段】上述した従来技術におけ
る制約を克服するために、本発明は、ノード当たり複数
のスレッドを含むように並列処理のレベルを高めた並列
コンピュータシステムのための仮想プロセッサ方法およ
び装置を開示する。１つのプロセッサノードに複数の記
憶装置が設けられている場合、単に時間の一部分を交互
に使用するのではなく複数のスレッドが同時に実行でき
るように、単一のスレッドを各装置に割り当てることが
できる。
る制約を克服するために、本発明は、ノード当たり複数
のスレッドを含むように並列処理のレベルを高めた並列
コンピュータシステムのための仮想プロセッサ方法およ
び装置を開示する。１つのプロセッサノードに複数の記
憶装置が設けられている場合、単に時間の一部分を交互
に使用するのではなく複数のスレッドが同時に実行でき
るように、単一のスレッドを各装置に割り当てることが
できる。
【０００８】同様に、１つのプロセッサノードが複数の
ＣＰＵを有する場合、個々のスレッドのそれぞれは同時
に異なるＣＰＵを利用することができる。したがって、
タスクは潜在的にシステム中の全ての利用可能なハード
ウェアを使用することができる。この結果、システムの
有用性および利用度が向上する。
ＣＰＵを有する場合、個々のスレッドのそれぞれは同時
に異なるＣＰＵを利用することができる。したがって、
タスクは潜在的にシステム中の全ての利用可能なハード
ウェアを使用することができる。この結果、システムの
有用性および利用度が向上する。
【０００９】本発明において、各スレッドは、仮想プロ
セッサ（ｖｐｒｏｃ）と呼ばれるオペレーティング環境
に入れられている。この仮想プロセッサｖｐｒｏｃは、
並列処理の基本単位を提供する。この仮想プロセッサｖ
ｐｒｏｃの並列処理は、現実のハードウェアの並列処理
とは独立したものである。さらに、仮想プロセッサｖｐ
ｒｏｃは、同じノードまたは他のノードにおける他の仮
想プロセッサｖｐｒｏｃ中で働く他のスレッドからのあ
るレベルの分離を提供する。
セッサ（ｖｐｒｏｃ）と呼ばれるオペレーティング環境
に入れられている。この仮想プロセッサｖｐｒｏｃは、
並列処理の基本単位を提供する。この仮想プロセッサｖ
ｐｒｏｃの並列処理は、現実のハードウェアの並列処理
とは独立したものである。さらに、仮想プロセッサｖｐ
ｒｏｃは、同じノードまたは他のノードにおける他の仮
想プロセッサｖｐｒｏｃ中で働く他のスレッドからのあ
るレベルの分離を提供する。
【００１０】本発明の１つの目的は、並列コンピュータ
システムのより効率的な利用を提供することである。こ
の目的は、本発明の仮想プロセッサ（ｖｐｒｏｃ）コン
セプトの使用により達成される。本発明の仮想プロセッ
サは、特定のタスクのマルチスレッディングとコンピュ
ータシステムの物理的レイアウトとの間のあるレベルの
抽象性を付加する。この特徴は、並列処理の程度以上の
より良い制御という利点を提供する。もう一つの利点
は、アプリケーションにおける不必要なプログラミング
オーバヘッドなしにより高いシステム利用度が得られる
ことである。本発明のさらなる他の利点は、故障に対す
る耐性を向上できるということである。
システムのより効率的な利用を提供することである。こ
の目的は、本発明の仮想プロセッサ（ｖｐｒｏｃ）コン
セプトの使用により達成される。本発明の仮想プロセッ
サは、特定のタスクのマルチスレッディングとコンピュ
ータシステムの物理的レイアウトとの間のあるレベルの
抽象性を付加する。この特徴は、並列処理の程度以上の
より良い制御という利点を提供する。もう一つの利点
は、アプリケーションにおける不必要なプログラミング
オーバヘッドなしにより高いシステム利用度が得られる
ことである。本発明のさらなる他の利点は、故障に対す
る耐性を向上できるということである。
【００１１】
【発明の実施の形態】以下、本発明の好ましい実施形態
を、図面を参照して説明する。なお、他の実施形態が使
用でき、本発明の範囲から離れることなく構造的な変更
を加えることができることは言うまでもない。
を、図面を参照して説明する。なお、他の実施形態が使
用でき、本発明の範囲から離れることなく構造的な変更
を加えることができることは言うまでもない。
【００１２】並列演算処理システムは、典型的には、特
定のタスクの実行を演算処理エレメントのアレイについ
て分割することを試みる。本発明の仮想プロセッサ（ｖ
ｐｒｏｃ）コンセプトは、特定のタスクのマルチスレッ
ディングと演算システムの物理的レイアウトとの間のあ
るレベルの抽象性を付加する。得られる利点は、並列処
理の程度以上のより良い制御、アプリケーションにおけ
る不必要なプログラミングオーバヘッドなしにより高い
システム利用度が得られること、および故障に対する耐
性が向上することである。
定のタスクの実行を演算処理エレメントのアレイについ
て分割することを試みる。本発明の仮想プロセッサ（ｖ
ｐｒｏｃ）コンセプトは、特定のタスクのマルチスレッ
ディングと演算システムの物理的レイアウトとの間のあ
るレベルの抽象性を付加する。得られる利点は、並列処
理の程度以上のより良い制御、アプリケーションにおけ
る不必要なプログラミングオーバヘッドなしにより高い
システム利用度が得られること、および故障に対する耐
性が向上することである。
【００１３】図１は、典型的な並列演算処理システムを
示す。相互接続ネットワーク１０は、これによりプロセ
ッサノード１２を共にグループ化し、互いに通信させる
手段である。各ノードは、複数の記憶装置１４を有す
る。プロセッサノード１２は、しっかりと結合されたマ
ルチプロセッシングまたは対称的なマルチプロセッシン
グのために使用される複数のＣＰＵを有することもでき
る。典型的な並列演算処理システムにおいて、タスクは
複数の実行スレッド（すなわち作業のエレメント）に分
割され、通常はプロセッサノード当たり１スレッドを有
する。これらのスレッドのそれぞれは、プロセッサノー
ド１２により並列的に（同時に）実行される。しかし、
プロセッサノード１２が複数のＣＰＵで構成されている
場合、ノード当たり単一スレッドは、全てのＣＰＵを使
用することはできない。
示す。相互接続ネットワーク１０は、これによりプロセ
ッサノード１２を共にグループ化し、互いに通信させる
手段である。各ノードは、複数の記憶装置１４を有す
る。プロセッサノード１２は、しっかりと結合されたマ
ルチプロセッシングまたは対称的なマルチプロセッシン
グのために使用される複数のＣＰＵを有することもでき
る。典型的な並列演算処理システムにおいて、タスクは
複数の実行スレッド（すなわち作業のエレメント）に分
割され、通常はプロセッサノード当たり１スレッドを有
する。これらのスレッドのそれぞれは、プロセッサノー
ド１２により並列的に（同時に）実行される。しかし、
プロセッサノード１２が複数のＣＰＵで構成されている
場合、ノード当たり単一スレッドは、全てのＣＰＵを使
用することはできない。
【００１４】図２は、複数の記憶装置１４を備えている
が、仮想プロセッサｖｐｒｏｃが設けられていない単一
のプロセッサノード１２を示す。実行の単一スレッド１
６は、３つの記憶装置１４を逐次アクセスできるが、一
度に１つのみをアクセスでき、他の利用可能な記憶装置
１４はアイドル状態のままである。
が、仮想プロセッサｖｐｒｏｃが設けられていない単一
のプロセッサノード１２を示す。実行の単一スレッド１
６は、３つの記憶装置１４を逐次アクセスできるが、一
度に１つのみをアクセスでき、他の利用可能な記憶装置
１４はアイドル状態のままである。
【００１５】図３は、複数のスレッド１６および複数の
記憶装置１４を有する単一のプロセッサノード１２を示
す。各スレッド１６は、仮想プロセッサ（ｖｐｒｏｃ）
１８と呼ばれるオペレーティング環境中に入れられてい
る。各仮想プロセッサ（ｖｐｒｏｃ）１８には、仮想デ
ィスク（ｖｄｉｓｋ）と呼ばれるそれ自体固有の論理的
ディスク空間が与えられており、実際にはこの仮想ディ
スクは１つまたはそれ以上のデータ記憶装置１４であっ
てもよい。仮想プロセッサｖｐｒｏｃコンセプトを使用
して、並列システムにより与えられる並列処理の程度
は、ノード当たり複数の同時実行スレッドを含むように
高めることができるので、図２に示されているようにノ
ード当たり１つのスレッドではなく記憶装置当たり１つ
のスレッドがある。仮想プロセッサ１８および仮想ディ
スクｖｄｉｓｋは、プロセッサノード１２の時間の一部
分を単に交互に使用するのではなく、スレッド１６を同
時に実行することを可能にする。同様に、プロセッサノ
ード１２が複数のＣＰＵを有する場合、個々のスレッド
１６のそれぞれは強化された並列処理のために異なるＣ
ＰＵを使用することができる。また仮想プロセッサｖｐ
ｒｏｃ１８も、同じプロセッサノード１２上の他の仮想
プロセッサｖｐｒｏｃ１８中で働く他のスレッド１６か
らのあるレベルの分離を提供する。さらに、仮想プロセ
ッサｖｐｒｏｃ１８は、その中で仮想プロセッサｖｐｒ
ｏｃ１８がアドレスを使用して互いに通信するある程度
のロケーション透明度を提供する。このアドレスは、プ
ロセッサノードに特有のものではなく仮想プロセッサｖ
ｐｒｏｃに特有のものである。すなわち仮想プロセッサ
ｖｐｒｏｃは、どのノード上で実行しているかを知るこ
とを必要とせずにアドレスされることができる。異なる
プロセッサノード１２上の仮想プロセッサｖｐｒｏｃ１
８は、同じプロセッサノード１２上の仮想プロセッサｖ
ｐｒｏｃと同じメカニズムを使用して互いに通信する。
さらに、仮想プロセッサｖｐｒｏｃ１８は、物理的プロ
セッサノード１２および実行スレッド１６との間のある
レベルの分離／抽象化を与えることにより冗長度を促進
し、いくつかのプロセッサノード１２が故障したか遮断
された場合にも全てのスレッド１６をランさせることを
可能にする。この結果、システムの有用性および故障に
対する耐性が向上する。
記憶装置１４を有する単一のプロセッサノード１２を示
す。各スレッド１６は、仮想プロセッサ（ｖｐｒｏｃ）
１８と呼ばれるオペレーティング環境中に入れられてい
る。各仮想プロセッサ（ｖｐｒｏｃ）１８には、仮想デ
ィスク（ｖｄｉｓｋ）と呼ばれるそれ自体固有の論理的
ディスク空間が与えられており、実際にはこの仮想ディ
スクは１つまたはそれ以上のデータ記憶装置１４であっ
てもよい。仮想プロセッサｖｐｒｏｃコンセプトを使用
して、並列システムにより与えられる並列処理の程度
は、ノード当たり複数の同時実行スレッドを含むように
高めることができるので、図２に示されているようにノ
ード当たり１つのスレッドではなく記憶装置当たり１つ
のスレッドがある。仮想プロセッサ１８および仮想ディ
スクｖｄｉｓｋは、プロセッサノード１２の時間の一部
分を単に交互に使用するのではなく、スレッド１６を同
時に実行することを可能にする。同様に、プロセッサノ
ード１２が複数のＣＰＵを有する場合、個々のスレッド
１６のそれぞれは強化された並列処理のために異なるＣ
ＰＵを使用することができる。また仮想プロセッサｖｐ
ｒｏｃ１８も、同じプロセッサノード１２上の他の仮想
プロセッサｖｐｒｏｃ１８中で働く他のスレッド１６か
らのあるレベルの分離を提供する。さらに、仮想プロセ
ッサｖｐｒｏｃ１８は、その中で仮想プロセッサｖｐｒ
ｏｃ１８がアドレスを使用して互いに通信するある程度
のロケーション透明度を提供する。このアドレスは、プ
ロセッサノードに特有のものではなく仮想プロセッサｖ
ｐｒｏｃに特有のものである。すなわち仮想プロセッサ
ｖｐｒｏｃは、どのノード上で実行しているかを知るこ
とを必要とせずにアドレスされることができる。異なる
プロセッサノード１２上の仮想プロセッサｖｐｒｏｃ１
８は、同じプロセッサノード１２上の仮想プロセッサｖ
ｐｒｏｃと同じメカニズムを使用して互いに通信する。
さらに、仮想プロセッサｖｐｒｏｃ１８は、物理的プロ
セッサノード１２および実行スレッド１６との間のある
レベルの分離／抽象化を与えることにより冗長度を促進
し、いくつかのプロセッサノード１２が故障したか遮断
された場合にも全てのスレッド１６をランさせることを
可能にする。この結果、システムの有用性および故障に
対する耐性が向上する。
【００１６】図４Ａは、仮想プロセッサｖｐｒｏｃコン
セプトの好ましい実施形態が具現化され得るシステムソ
フトウェアのレベルを示す。伝統的なコンピュータシス
テムの分割は、非常に低いレベルで行われてきた。ここ
でアドレス空間が分割されており、インターラプトおよ
び他の低いレベルのＣＰＵ動作が分割され分離されてい
る。本発明は、仮想プロセッサｖｐｒｏｃ１８をオペレ
ーティングシステムデータ構造レベルにおいて相互接続
ネットワーク１０のソフトウェア中に具現化している。
データ構造レベルにおける「バーチャリズム」を提供す
ることにより仮想プロセッサｖｐｒｏｃ１８の分割およ
び分離は、伝統的な仮想マシーン手段よりもかなり低い
パフォーマンスコストで提供することができる。
セプトの好ましい実施形態が具現化され得るシステムソ
フトウェアのレベルを示す。伝統的なコンピュータシス
テムの分割は、非常に低いレベルで行われてきた。ここ
でアドレス空間が分割されており、インターラプトおよ
び他の低いレベルのＣＰＵ動作が分割され分離されてい
る。本発明は、仮想プロセッサｖｐｒｏｃ１８をオペレ
ーティングシステムデータ構造レベルにおいて相互接続
ネットワーク１０のソフトウェア中に具現化している。
データ構造レベルにおける「バーチャリズム」を提供す
ることにより仮想プロセッサｖｐｒｏｃ１８の分割およ
び分離は、伝統的な仮想マシーン手段よりもかなり低い
パフォーマンスコストで提供することができる。
【００１７】各プロセッサノード１２中のオペレーティ
ングシステム（ＯＳ）イメージは、各タスクがどの仮想
プロセッサｖｐｒｏｃ１８に属するかを監視する。タス
クがオペレーティングシステムコールに機能を実行させ
る場合には、オペレーティングシステムＯＳは、仮想プ
ロセッサｖｐｒｏｃ１８に基づく存在についてのアドレ
ス／タグ／ハンドルを監視する。言い換えれば、タスク
は仮想プロセッサｖｐｒｏｃ１８内で固有のアドレスと
共にメールボックスを回収する。同じプロセッサノード
１２上で働く他の仮想プロセッサｖｐｒｏｃ１８もこの
アドレスを有することができるが、オペレーティングシ
ステムＯＳがどのタスクがどの仮想プロセッサｖｐｒｏ
ｃ１８に属するかを監視しているので、全てのこれらの
メールボックスは論理的には別個のものである。
ングシステム（ＯＳ）イメージは、各タスクがどの仮想
プロセッサｖｐｒｏｃ１８に属するかを監視する。タス
クがオペレーティングシステムコールに機能を実行させ
る場合には、オペレーティングシステムＯＳは、仮想プ
ロセッサｖｐｒｏｃ１８に基づく存在についてのアドレ
ス／タグ／ハンドルを監視する。言い換えれば、タスク
は仮想プロセッサｖｐｒｏｃ１８内で固有のアドレスと
共にメールボックスを回収する。同じプロセッサノード
１２上で働く他の仮想プロセッサｖｐｒｏｃ１８もこの
アドレスを有することができるが、オペレーティングシ
ステムＯＳがどのタスクがどの仮想プロセッサｖｐｒｏ
ｃ１８に属するかを監視しているので、全てのこれらの
メールボックスは論理的には別個のものである。
【００１８】オペレーティングシステムＯＳは、システ
ムの起動時に、仮想プロセッサｖｐｒｏｃ１８をプロセ
ッサノード１２に割り当てる。好ましくはこれは、付加
バランスアルゴリズムに基づいて行われるが、他の割当
アルゴリズムも同様に使用することができる。さらに、
オペレーティングシステムＯＳは、追加的なプロセッサ
ノードが利用可能となった場合にはいつでも、すなわち
プロセッサノードが修理されおよび／またはブートし直
された後に、仮想プロセッサｖｐｒｏｃ１８をプロセッ
サノード１２に割り当てることができる。システムスタ
ートアップ時に、仮想プロセッサｖｐｒｏｃ１８および
これらが存在するプロセッサノード１２の翻訳テーブル
がつくられ、相互接続ネットワーク１０に格納される。
仮想プロセッサｖｐｒｏｃ１８およびこれらが存在する
プロセッサノード１２の翻訳テーブルは、仮想プロセッ
サｖｐｒｏｃ１８がどんな理由のためでも、プロセッサ
ノード１２の間を移動したときにはいつでも更新され
る。
ムの起動時に、仮想プロセッサｖｐｒｏｃ１８をプロセ
ッサノード１２に割り当てる。好ましくはこれは、付加
バランスアルゴリズムに基づいて行われるが、他の割当
アルゴリズムも同様に使用することができる。さらに、
オペレーティングシステムＯＳは、追加的なプロセッサ
ノードが利用可能となった場合にはいつでも、すなわち
プロセッサノードが修理されおよび／またはブートし直
された後に、仮想プロセッサｖｐｒｏｃ１８をプロセッ
サノード１２に割り当てることができる。システムスタ
ートアップ時に、仮想プロセッサｖｐｒｏｃ１８および
これらが存在するプロセッサノード１２の翻訳テーブル
がつくられ、相互接続ネットワーク１０に格納される。
仮想プロセッサｖｐｒｏｃ１８およびこれらが存在する
プロセッサノード１２の翻訳テーブルは、仮想プロセッ
サｖｐｒｏｃ１８がどんな理由のためでも、プロセッサ
ノード１２の間を移動したときにはいつでも更新され
る。
【００１９】メッセージが特定の仮想プロセッサｖｐｒ
ｏｃ１８中のメールボックスに送られた場合、相互接続
ネットワーク（相互接続ドライバ）１０は、テーブル中
の仮想プロセッサｖｐｒｏｃ／プロセッサノードの翻訳
を参照し、メッセージを指定されたプロセッサノード１
２に送り、受信プロセッサノードは、適切な仮想プロセ
ッサｖｐｒｏｃ１８中の適切なメールボックスにそのメ
ッセージを局所的に方路選択する。そして、仮想プロセ
ッサｖｐｒｏｃ１８は、ノード特有ではなく仮想プロセ
ッサｖｐｒｏｃ特有のアドレスを使用して互いに通信す
る。具体的には、仮想プロセッサｖｐｒｏｃ１８は、ど
のプロセッサノード１２上で実行しているかを知ること
なしにアドレスされ得る。
ｏｃ１８中のメールボックスに送られた場合、相互接続
ネットワーク（相互接続ドライバ）１０は、テーブル中
の仮想プロセッサｖｐｒｏｃ／プロセッサノードの翻訳
を参照し、メッセージを指定されたプロセッサノード１
２に送り、受信プロセッサノードは、適切な仮想プロセ
ッサｖｐｒｏｃ１８中の適切なメールボックスにそのメ
ッセージを局所的に方路選択する。そして、仮想プロセ
ッサｖｐｒｏｃ１８は、ノード特有ではなく仮想プロセ
ッサｖｐｒｏｃ特有のアドレスを使用して互いに通信す
る。具体的には、仮想プロセッサｖｐｒｏｃ１８は、ど
のプロセッサノード１２上で実行しているかを知ること
なしにアドレスされ得る。
【００２０】例えば、図４Ｂにおいて、仮想プロセッサ
（ｖｐｒｏｃ０）２２中のタスクは仮想プロセッサ（ｖ
ｐｒｏｃ３）２６中のメールボックス２４中のｍｂｘ１
にメッセージを送ることを決定できる。このメッセージ
は、用意され、ローカルプロセッサノード３０上の相互
接続ドライバ２８に送られる。相互接続ドライバ２８
は、宛先仮想プロセッサ（ｖｐｒｏｃ３）２６を使用し
て、その翻訳テーブル３４中のホストプロセッサノード
を参照し、この例においては、プロセッサノード（ノー
ド１）３２を識別する。このメッセージは、相互接続ネ
ットワーク３６を通してプロセッサノード（ノード１）
３２に送られる。プロセッサノード（ノード１）３２中
の相互接続ネットワークドライバ２８は、このメッセー
ジを受け取り、これを仮想プロセッサ（ｖｐｒｏｃ３）
２６中のメールボックス２４中のｍｂｘ１に方路選択す
る。仮想プロセッサ特有のアドレスの結果として、コン
ピュータシステム中のどこかに位置するタスクは、この
コンピュータシステム中のどこかに位置するいかなる他
のタスクにもメッセージを送ることができる。したがっ
て、図４Ａにおいて、同じプロセッサノード１２上の仮
想プロセッサｖｐｒｏｃ１８は、異なるプロセッサノー
ド１２上の仮想プロセッサｖｐｒｏｃ１８と同じメカニ
ズムを使用して互いに通信する。
（ｖｐｒｏｃ０）２２中のタスクは仮想プロセッサ（ｖ
ｐｒｏｃ３）２６中のメールボックス２４中のｍｂｘ１
にメッセージを送ることを決定できる。このメッセージ
は、用意され、ローカルプロセッサノード３０上の相互
接続ドライバ２８に送られる。相互接続ドライバ２８
は、宛先仮想プロセッサ（ｖｐｒｏｃ３）２６を使用し
て、その翻訳テーブル３４中のホストプロセッサノード
を参照し、この例においては、プロセッサノード（ノー
ド１）３２を識別する。このメッセージは、相互接続ネ
ットワーク３６を通してプロセッサノード（ノード１）
３２に送られる。プロセッサノード（ノード１）３２中
の相互接続ネットワークドライバ２８は、このメッセー
ジを受け取り、これを仮想プロセッサ（ｖｐｒｏｃ３）
２６中のメールボックス２４中のｍｂｘ１に方路選択す
る。仮想プロセッサ特有のアドレスの結果として、コン
ピュータシステム中のどこかに位置するタスクは、この
コンピュータシステム中のどこかに位置するいかなる他
のタスクにもメッセージを送ることができる。したがっ
て、図４Ａにおいて、同じプロセッサノード１２上の仮
想プロセッサｖｐｒｏｃ１８は、異なるプロセッサノー
ド１２上の仮想プロセッサｖｐｒｏｃ１８と同じメカニ
ズムを使用して互いに通信する。
【００２１】図５は、本発明によるクリークの概念を示
す。クリークは、１つまたはそれ以上のデータ記憶装置
１４に接続されたプロセッサノード１２の集合である。
クリークは、利用度を向上させるためのプロセッサノー
ド１２のクラスタに、データ記憶装置１４への共通に割
り当てられたアクセスの側面的利点を与える。仮想ディ
スクｖｄｉｓｋは、クリーク内のどのプロセッサノード
１２からもアクセスすることができ、仮想プロセッサｖ
ｐｒｏｃ１８をクリーク内のどのプロセッサノード１２
においてもランさせることが可能となる。プロセッサノ
ード１２を一緒にグループ化し、これらに共通のデータ
記憶装置（ディスク記憶装置）１４を取り付けることに
より、グループ中の少なくとも１つのプロセッサノード
１２が機能的である可能性は、グループ中の全てのプロ
セッサノードが機能的である可能性よりも数桁高いこと
がわかる。例えば、３０，０００時間の平均故障間隔
（ＭＴＢＦ）を有するプロセッサノード１２でできた３
つのプロセッサノード１２のクリークにおいて、クリー
ク内のプロセッサノード１２の平均故障間隔は１０，０
００時間（３０，０００時間／クリークにつき３ノー
ド）である。しかし、故障したプロセッサノード１２に
対して、平均修理時間（ＭＴＴＲ）が３０時間である場
合、クリーク全体の理論的ＭＴＢＦは（百万倍改善し
て）非常に高くなる。これが冗長度の基本的な利点であ
る。したがって、並列システムは、個々のプロセッサノ
ード１２のアレイというよりはむしろクリークのアレイ
の合成物であると考えられる。
す。クリークは、１つまたはそれ以上のデータ記憶装置
１４に接続されたプロセッサノード１２の集合である。
クリークは、利用度を向上させるためのプロセッサノー
ド１２のクラスタに、データ記憶装置１４への共通に割
り当てられたアクセスの側面的利点を与える。仮想ディ
スクｖｄｉｓｋは、クリーク内のどのプロセッサノード
１２からもアクセスすることができ、仮想プロセッサｖ
ｐｒｏｃ１８をクリーク内のどのプロセッサノード１２
においてもランさせることが可能となる。プロセッサノ
ード１２を一緒にグループ化し、これらに共通のデータ
記憶装置（ディスク記憶装置）１４を取り付けることに
より、グループ中の少なくとも１つのプロセッサノード
１２が機能的である可能性は、グループ中の全てのプロ
セッサノードが機能的である可能性よりも数桁高いこと
がわかる。例えば、３０，０００時間の平均故障間隔
（ＭＴＢＦ）を有するプロセッサノード１２でできた３
つのプロセッサノード１２のクリークにおいて、クリー
ク内のプロセッサノード１２の平均故障間隔は１０，０
００時間（３０，０００時間／クリークにつき３ノー
ド）である。しかし、故障したプロセッサノード１２に
対して、平均修理時間（ＭＴＴＲ）が３０時間である場
合、クリーク全体の理論的ＭＴＢＦは（百万倍改善し
て）非常に高くなる。これが冗長度の基本的な利点であ
る。したがって、並列システムは、個々のプロセッサノ
ード１２のアレイというよりはむしろクリークのアレイ
の合成物であると考えられる。
【００２２】図６は、１つまたはそれ以上のプロセッサ
ノード１２が故障しまたは遮断されたとしても、構成が
一定に保たれることを示す。データ記憶装置１４は、い
くつかのよく知られた冗長度および回復の形（例えば、
鏡像化アルゴリズムおよび他のＲＡＩＤアルゴリズム）
を有する。プロセッサノード１２およびデータ記憶装置
１４をクリークに構成することは、冗長性のあるハード
ウェアを提供し、仮想プロセッサｖｐｒｏｃ１８は、冗
長性のあるソフトウェアを提供する。プロセッサノード
当たり複数のスレッドおよびロケーション独立（仮想プ
ロセッサｖｐｒｏｃ１８は、どのプロセッサノード１２
に前もって割り当てられたかを知らないので）の特質を
利用することにより、１つまたはそれ以上のプロセッサ
ノード１２が利用可能でない場合であっても、仮想プロ
セッサｖｐｒｏｃ１８の構成は、一定に保たれることが
わかる。処理されている全てのデータは、共有のデータ
記憶装置１４において利用可能である。結果としての構
成は、より少ない処理パワーで動作可能であるが、この
並列アプリケーションは、なお同じ数の仮想プロセッサ
ｖｐｒｏｃ１８を有し、全てのデータ記憶装置１４への
完全なアクセスを保持する。
ノード１２が故障しまたは遮断されたとしても、構成が
一定に保たれることを示す。データ記憶装置１４は、い
くつかのよく知られた冗長度および回復の形（例えば、
鏡像化アルゴリズムおよび他のＲＡＩＤアルゴリズム）
を有する。プロセッサノード１２およびデータ記憶装置
１４をクリークに構成することは、冗長性のあるハード
ウェアを提供し、仮想プロセッサｖｐｒｏｃ１８は、冗
長性のあるソフトウェアを提供する。プロセッサノード
当たり複数のスレッドおよびロケーション独立（仮想プ
ロセッサｖｐｒｏｃ１８は、どのプロセッサノード１２
に前もって割り当てられたかを知らないので）の特質を
利用することにより、１つまたはそれ以上のプロセッサ
ノード１２が利用可能でない場合であっても、仮想プロ
セッサｖｐｒｏｃ１８の構成は、一定に保たれることが
わかる。処理されている全てのデータは、共有のデータ
記憶装置１４において利用可能である。結果としての構
成は、より少ない処理パワーで動作可能であるが、この
並列アプリケーションは、なお同じ数の仮想プロセッサ
ｖｐｒｏｃ１８を有し、全てのデータ記憶装置１４への
完全なアクセスを保持する。
【００２３】要するに、本発明は、並列処理のレベルを
高めノード当たり複数のスレッドを含むようにした並列
コンピュータシステムのための仮想プロセッサ方法およ
び装置を開示する。１つのプロセッサノードに複数の記
憶装置が設けられている場合、個々のスレッドのそれぞ
れは異なるデータ記憶装置に割り当てることができる。
同様に、１つのプロセッサノードが複数のＣＰＵを有し
ている場合、個々のスレッドのそれぞれは、そのコード
中の異なるＣＰＵを利用することができる。したがっ
て、タスクは、システム中の全ての利用可能なハードウ
ェアを潜在的に使用することができる。この結果、シス
テムの有用性および利用度が向上する。
高めノード当たり複数のスレッドを含むようにした並列
コンピュータシステムのための仮想プロセッサ方法およ
び装置を開示する。１つのプロセッサノードに複数の記
憶装置が設けられている場合、個々のスレッドのそれぞ
れは異なるデータ記憶装置に割り当てることができる。
同様に、１つのプロセッサノードが複数のＣＰＵを有し
ている場合、個々のスレッドのそれぞれは、そのコード
中の異なるＣＰＵを利用することができる。したがっ
て、タスクは、システム中の全ての利用可能なハードウ
ェアを潜在的に使用することができる。この結果、シス
テムの有用性および利用度が向上する。
【００２４】
【発明の効果】以上説明したように本発明によれば、シ
ステムの有用性および利用度を向上させることが可能な
コンピュータシステムおよび並列コンピュータシステム
において実行される複数のスレッド間を通信する方法を
提供することができる。
ステムの有用性および利用度を向上させることが可能な
コンピュータシステムおよび並列コンピュータシステム
において実行される複数のスレッド間を通信する方法を
提供することができる。
【図１】典型的な並列演算処理システムの構成を示すブ
ロック図
ロック図
【図２】仮想プロセッサを有しないディスク記憶装置を
使用した構成を示すブロック図
使用した構成を示すブロック図
【図３】仮想プロセッサと共にディスク記憶装置を使用
する構成を示すブロック図
する構成を示すブロック図
【図４】仮想プロセッサが仮想プロセッサ特有のアドレ
スを使用して互いに通信する方法を示す図
スを使用して互いに通信する方法を示す図
【図５】同一のデータ記憶装置に接続されたプロセッサ
ノードの集合であるクリークを示す図
ノードの集合であるクリークを示す図
【図６】１つまたは２つ以上のプロセッサノードが故障
したとしても、仮想プロセッサ構成が一定に保たれるこ
とを示す図
したとしても、仮想プロセッサ構成が一定に保たれるこ
とを示す図
１０ 相互接続ネットワーク １２ プロセッサノード １４ データ記憶装置 １６ スレッド １８ 仮想プロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン アール．カトジ アメリカ合衆国、90278 カリフォルニア、 レドンド ビーチ、ペリー アベニュー ナンバー３ 2007 (72)発明者 ダグラス ダブリュ．ヘイイング 英国、ティダブル10 ６エッチキュー シ ュアリー リッチモンド マーチモント ロード 15
Claims (2)
- 【請求項１】 それぞれが複数のデータ記憶装置に接続
された複数のプロセッサノードと、 前記プロセッサノード間でメッセージを伝送するため
に、前記プロセッサノードに結合された相互接続ネット
ワークとを有するコンピュータシステムにおいて、 各プロセッサノードは、複数のスレッドを同時に実行す
るための複数の仮想プロセッサ手段を含み、 各仮想プロセッサ手段は、スレッドのうちの１つを実行
し、 前記スレッドはタスクのために実行されるインストラク
ションのストリームであり、スレッドのそれぞれは、異
なるデータ記憶装置上のデータを他のスレッドと同時に
アクセスし、 各プロセッサノードは、 システム起動時に仮想プロセッサ手段をプロセッサノー
ドに割り当てるためのオペレーティングシステム手段
と、 システム起動時に相互接続ネットワーク上の仮想プロセ
ッサ手段およびプロセッサノードのロケーションを識別
する翻訳テーブルをつくり格納するための手段とをさら
に含むことを特徴とするコンピュータシステム。 - 【請求項２】 プロセッサノード故障の後に、複数のプ
ロセッサノードを含む並列コンピュータシステムにおい
て実行される複数のスレッド間を通信する方法におい
て、 （ａ）複数のスレッドを同時に実行するために複数の仮
想プロセッサを使用するステップと、 （ｂ）第１のプロセッサノードが故障した後に、仮想プ
ロセッサを第１のプロセッサノードから第２のプロセッ
サノードに移動させるステップと、 （ｃ）メッセージが第２のプロセッサノード中の仮想プ
ロセッサに方路選択されるように、仮想プロセッサの第
１のプロセッサノードから第２のプロセッサノードへの
移動を反映するように仮想プロセッサ／プロセッサノー
ド翻訳テーブルを更新するステップとを有し、 前記各仮想プロセッサは、スレッドのうちの１つを実行
するためのプロセッサノードのうちの１つ中の動作環境
を含み、 前記スレッドはタスクのために実行されるインストラク
ションのストリームであり、 スレッドのそれぞれは、異なるデータ記憶装置上のデー
タを他のスレッドと同時にアクセスすることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353590 | 1994-12-12 | ||
| US08/353,590 US5640584A (en) | 1994-12-12 | 1994-12-12 | Virtual processor method and apparatus for enhancing parallelism and availability in computer systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241218A true JPH08241218A (ja) | 1996-09-17 |
| JP3696960B2 JP3696960B2 (ja) | 2005-09-21 |
Family
ID=23389774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34545695A Expired - Fee Related JP3696960B2 (ja) | 1994-12-12 | 1995-12-11 | 並列演算処理システム及び並列演算処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5640584A (ja) |
| EP (1) | EP0717355B1 (ja) |
| JP (1) | JP3696960B2 (ja) |
| DE (1) | DE69522916T2 (ja) |
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