JPH08241242A - メモリ制御方法およびメモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】メモリに記憶されたデータの一部分を書き換え
るメモリ制御方法と回路に関し、データの部分書換えを
高速に行えるようにすることを目的とする。 【構成】一つのデータ単位あたり一つの付加データを持
ち、データ単位はデータ部メモリの連続するアドレスに
分割して格納され、付加データは付加部メモリに格納さ
れるメモリシステムにおいて、データ部メモリのデータ
単位に対する最初のアドレス・アクセスにより付加部メ
モリからデータ単位に対応する付加データを読み出して
保持し、データ単位に対する以降の連続したアドレス・
アクセスにおいて付加部メモリ外部で付加データの内容
を更新し、データ単位に対する最終アドレス・アクセス
時に、更新した付加データを付加部メモリの元のアドレ
スに書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリに記憶されたデー
タの一部分を書き換えるメモリ制御方法およびメモリ制
御回路に関する。

【０００２】

【従来の技術】図６には通信カードの構成例が示され
る。この通信カード２０は、バスコントローラ２１、パ
リティＲＡＭ２２、データＲＡＭ２３、プロトコルコン
トローラ２４、ＣＰＵ（中央処理装置）２５等を含み構
成される。通信カード２０はホストコンピュータ３０と
接続され、そのバスのデータ幅は３２ビット（Ｄ０〜Ｄ
３１）である。一方、通信カード２０内のバスのデータ
幅はバスインタフェース２１とデータＲＡＭ２３の間は
３２ビットであるが、プロトコルコントローラ２４とＣ
ＰＵ２５の間は１６ビットであり、バスコントローラ２
１とデータＲＡＭ２３の下位１６ビットに接続してい
る。

【０００３】このため、ホストコンピュータ３０の３２
ビットデータは、データＲＡＭ２３に３２ビットのデー
タ単位を一度に書込み／読出しするのに対して、ＣＰＵ
２５のデータ幅は１６ビットであるため、データＲＡＭ
２３に３２ビットのデータ単位を書込み／読出しするた
めには、２度のアクセスが必要である。例えばＣＰＵ２
５がデータＲＡＭ２３に書込みを行う場合には、３２ビ
ットデータ（Ｄ０〜Ｄ３１）中の下位１６ビット（Ｄ０
〜Ｄ１５）をゲート２６経由でＲＡＭ２３のアドレスＮ
（Ｄ０〜Ｄ７が格納される）およびアドレスＮ＋１（Ｄ
８〜Ｄ１５が格納される）に同時に書き込み、残りの上
位１６ビット（Ｄ１６〜Ｄ３１）をバスコントローラ２
１経由でデータＲＡＭ２３のアドレスＮ＋２（Ｄ１６〜
Ｄ２３が格納される）およびアドレスＮ＋３（Ｄ２４〜
Ｄ３１が格納される）に書き込む。

【０００４】なお、１６ビットおよび３２ビットアクセ
スの場合、複数アドレスを同時指定する必要があるた
め、１６ビットアクセスの場合にはアドレスの最下位ビ
ットＬＳＢの代わりに二つのバイトイネーブル信号ＢＬ
Ｅ、ＢＨＥをそれぞれアドレスＮおよびアドレスＮ＋１
に割り当てて、複数アドレスの同時指定および個別指定
をする仕組みになっている。３２ビットアクセスの場合
も同様の方法で、アドレスの下位２ビットの代わりに４
つのバイトイネーブル信号ＢＥ０〜ＢＥ３をそれぞれア
ドレスＮ〜アドレスＮ＋３に割り当てている。以降、単
に“アドレスＮの領域”という場合には、アドレスＮ〜
アドレスＮ＋３の空間を指すこととする。

【０００５】この３２ビットデータ（Ｄ０〜Ｄ３１）に
は４ビットのパリティビット（Ｐ０〜Ｐ３）が付加され
ており、下位１６ビット（Ｄ０〜Ｄ１５）に対するパリ
ティビットはＰ０、Ｐ１の２ビット、上位１６ビット
（Ｄ１６〜Ｄ３１）に対するパリティビットはＰ２、Ｐ
３の２ビットとなっている。すなわち、データの１バイ
トあたりに１ビットのパリティビットが割り当てられて
いる。このパリティビット（Ｐ０〜Ｐ３）はパリティＲ
ＡＭ２２に格納される。このパリティＲＡＭ２２に対す
る書込みはいわゆるパーシャルライト（部分書換え）で
行われる。

【０００６】図７はこの部分書換えの概念を説明する図
である。ここでは、データ幅１６ビットのＣＰＵ２５か
ら、データ幅３２ビットのデータＲＡＭ２３に下位１６
ビットアクセスに続いて上位１６ビットをアクセスする
ことによりデータＤ０〜Ｄ３１を書き込み、同時にその
データＤ０〜Ｄ３１についてのパリティを演算してパリ
ティＲＡＭ２２の上記アドレスＮ〜Ｎ＋３に対応する領
域（具体的には３２ビットバスはアドレスの下位２ビッ
トの代わりにＢＥ０〜ＢＥ３で指定するので、アドレス
Ｎで指定される領域）に部分書換えで書き込む場合の動
作を説明する。

【０００７】データＤ０〜Ｄ３１に対応するパリティ
ＲＡＭ２２の領域からパリティビットＰ０〜Ｐ３を読み
出す。

【０００８】データＤ０〜Ｄ１５をデータＲＡＭ２３
のアドレスＮに書き込むとともに、このデータＤ０〜Ｄ
１５についてパリティビットを演算し、その演算したパ
リティビットＰ０、Ｐ１を、手順でパリティＲＡＭ２
２から読み出したパリティビットＰ０〜Ｐ３中のＰ０、
Ｐ１と置き換え、その置き換え後のパリティビットＰ０
〜Ｐ３をパリティＲＡＭ２２に書き込む。

【０００９】データＤ０〜Ｄ３１に対応するパリティ
ＲＡＭ２２の領域からパリティビットＰ０〜Ｐ３を読み
出す。

【００１０】データＤ１６〜Ｄ３１をデータＲＡＭ２
３のアドレスＮに書き込むとともに、このデータＤ１６
〜Ｄ３１についてパリティビットを演算し、その演算し
たパリティビットＰ２、Ｐ３を、手順でパリティＲＡ
Ｍ２２から読み出したパリティビットＰ０〜Ｐ３中のＰ
２、Ｐ３と置き換え、その置き換え後のパリティビット
Ｐ０〜Ｐ３をパリティＲＡＭ２２に書き込む。

【００１１】図８はこの部分書換えを行うための一層具
体的な従来回路を示す図、図９はその動作タイムチャー
トである。図８において、１はデータを記憶するための
データ部メモリ、２はパリティビットを記憶するための
パリティ部メモリ、３はパリティ部メモリ２に対しての
書込み／読出し等の制御や後述のラッチ５やセレクタ６
ａ、６ｂの制御を行うパリティ制御回路、４はデータの
パリティを生成するパリティ発生器、５はパリティ部メ
モリ２から読み出したパリティビットを一時的に保持す
るラッチ、６ａ、６ｂはセレクタである。

【００１２】この従来回路において、データ部メモリ１
のアドレスＮにデータＤ０〜Ｄ３１を書き込む場合の動
作を図９を参照しつつ以下に説明する。

【００１３】（１）まず、データ部メモリ１のアドレス
Ｎの領域の下位１６ビットにデータＤ０〜Ｄ１５を書き
込む。この場合、パリティ制御回路３からのリード信号
ＰＲＤによってパリティ部メモリ２からデータＤ０〜Ｄ
３１に対応するパリティビットＰ０〜Ｐ３が読み出され
てラッチ５に格納される。一方、パリティ発生器４によ
りデータＤ０〜Ｄ１５に対するパリティビットＰ０、Ｐ
１が生成される。パリティ制御回路３からのセレクト信
号によって、セレクタ６ａはパリティ発生器４からのパ
リティビットＰ０、Ｐ１を選択し、セレクタ６ｂはラッ
チ５からのパリティビットＰ２、Ｐ３を選択する。これ
らセレクタ６ａ、６ｂからのパリティビットＰ０〜Ｐ３
は、パリティ制御回路３からのライト信号ＰＷＲによっ
てパリティ部メモリ２の元の領域に再び書き込まれる。

【００１４】（２）次に、アドレスＮの領域の上位１６
ビットにデータＤ１６〜Ｄ３１を書き込む。この場合、
パリティ制御回路３からのリード信号ＰＲＤによってパ
リティ部メモリ２からデータＤ０〜Ｄ３１に対応するパ
リティビットＰ０〜Ｐ３が読み出されてラッチ５に格納
される。一方、パリティ発生器４によりデータＤ１６〜
Ｄ３１に対するパリティビットＰ２、Ｐ３が生成され
る。パリティ制御回路３からのセレクト信号によって、
セレクタ６ａはラッチ５からのパリティビットＰ０、Ｐ
１を選択し、セレクタ６ｂはパリティ発生器４からのパ
リティビットＰ２、Ｐ３を選択する。これらセレクタ６
ａ、６ｂからのパリティビットＰ０〜Ｐ３は、パリティ
制御回路３からのライト信号ＰＷＲによってパリティ部
メモリ２の元の領域に再び書き込まれる。

【００１５】

【発明が解決しようとする課題】上記のように、記憶デ
ータとして複数ビットを持つメモリの場合、メモリ中に
記憶されているデータをビット単位で書き換えることは
できず、データの一部分を書き換える場合にも、全ビッ
ト一括の書換えを行うしかない。そのため、メモリに記
憶したデータの一部分を書き換えるには、 メモリ中の書き換えるアドレスに該当するデータの全
ビットをいったんメモリから読み出してから、そのデー
タ中の一部分をメモリの外部（例えばラッチ上）におい
て書き換え、 書き換えたデータの全ビットを一括して再びメモリに
書き込む、 という２つの手順が必要であり、そのため動作速度が遅
くなるという問題点がある。

【００１６】従来、この問題を解決する手法として、例
えば前述のパリティビットの書換えなどの場合には、読
み出したパリティビットと新たに計算したパリティビッ
トが偶然一致したときに書込み手順を省略する方法が例
えば特開平２−１７１９４５号等で公知である。しか
し、この方法では、データのビット幅が大きくなると、
パリティビットが偶然一致する確率が極端に低下するた
め、近年のメモリ素子の多ビット化にともない、有効な
解決策とならなくなっている。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、データの部分書換
えを高速に行えるようにすることにある。

【００１８】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。上述の課題を解決するために、本発明に
おいては、一つのデータ単位あたり一つの付加データを
持ち、データ単位はデータ部メモリの連続するアドレス
に分割して格納され、付加データは付加部メモリに格納
されるメモリシステムにおいてデータ部メモリのデータ
単位へのアクセスに伴って付加部メモリの付加データを
更新する方法であって、データ部メモリのデータ単位に
対する最初のアドレス・アクセスにより付加部メモリか
らデータ単位に対応する付加データを読み出して保持
し、データ単位に対する以降の連続したアドレス・アク
セスにおいて付加部メモリ外部で付加データの内容を更
新し、データ単位に対する最終アドレス・アクセス時
に、更新した付加データを付加部メモリの元のアドレス
に書き込むようにしたメモリ制御方法が提供される。

【００１９】上述のメモリ制御方法において、データ単
位に対するアドレス・アクセスが途中で不連続あるいは
途絶したときに、付加部メモリ外部に保持していた付加
データを付加部メモリの元のアドレスに書き込むように
してもよい。

【００２０】また本発明においては、他の形態として、
データ単位を連続する複数アクセスに分割して記憶する
データ部メモリと、データ単位に対応した付加データを
記憶する付加部メモリと、データ単位を分割した分割デ
ータに対して部分付加データを生成する付加データ生成
手段と、データ単位に対する最初のアドレス・アクセス
時に付加部メモリからデータ単位に対応した付加データ
を読み出す読出し手段と、読出し手段で読み出した付加
データを一時的に保持するラッチと、ラッチに記憶され
る付加データを付加データ生成手段からの部分付加デー
タで更新する更新手段と、データ単位に対する最後のア
ドレス・アクセス時にラッチの付加データを付加部メモ
リの元のアドレスに書き込む書込み手段とを備えたメモ
リ制御回路が提供される。

【００２１】上述のメモリ制御回路において、データ単
位に対する付加データを格納する付加部メモリのアドレ
スを記憶するアドレス記憶手段と、データ単位に対する
アドレス・アクセスのアドレスが連続的か否かを検出す
る第１の検出手段と、データ単位に対するアドレス・ア
クセスが途中で途絶したことを検出する第２の検出手段
とを更に備え、第１または第２の検出手段によりアドレ
ス・アクセスが不連続または途絶と判定された時に、ラ
ッチの付加データを付加部メモリのアクセス記憶手段の
記憶するアドレスに再書込みするようにしてもよい。

【００２２】

【作用】例えば図１に例示されるように、データ部メモ
リの連続するアドレスに対するシーケンシャルなアクセ
スである場合、付加部メモリには２回連続してアクセス
が行われる。前半のアクセス時に付加部メモリから付加
データを読み出してその内容を部分的に更新して保持
し、後半のアクセス時にさらに付加データの部分的更新
を行うとともにその更新した付加データを付加部メモリ
に纏めて書き込めば、付加部メモリへの部分書込みによ
るアクセス時間の短縮を図ることができる。

【００２３】また、後半アクセスがアドレスが連続しな
い場合、あるいは前半アクセス後にアクセスが途絶した
場合には、外部に保持してある付加データを付加部メモ
リの元のアドレスに戻して速やかに部分書込みを完了す
る。

【００２４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図２には本発明の一実施例としてのメモリ制御回
路が示される。この実施例は説明を簡単にするためにパ
リティビットが４ビットの場合で説明するが、パリティ
ビットが増えても同様の方法で実現できる。

【００２５】図２において、１は１アドレス当たり３２
ビットのデータを記憶するデータ部メモリ、２は４ビッ
トのパリティビットＰ０〜Ｐ３を記憶するパリティ部メ
モリ、３はパリティ部メモリ２の書込み／読出し制御や
セレクタ６ａ、６ｂ、９はラッチ５、７等の制御を行う
パリティ制御回路、４はデータ（１６ビット）からパリ
ティビット（２ビット）を生成するパリティ発生器、５
はパリティ部メモリ２から読み出したパリティビットと
パリティ発生器４で生成したパリティビットを一時的に
記憶するラッチ、６ａ、６ｂはパリティビットを部分的
に更新するセレクタである。

【００２６】また、７はアドレスを一時的に保持するた
めのラッチ、８は共通バスからの現在のアドレスとラッ
チ７に保持している前回のアドレスとが一致しているか
否かを検出するための排他的論理和回路であって、両方
のアドレス中のバイトイネーブルを除く全ビットが一致
するか否かを検出し、一致信号をパリティ制御回路３に
出力する。９はパリティ部メモリ２に入力するアドレス
を共通バスからの現在のアドレスかラッチ７からの前回
のアドレスかに切り換えるセレクタである。また、ホス
トと共通バスは、共に３２ビット幅であるが、通信カー
ド内のＣＰＵおよびプロトコルプロセッサは１６ビット
幅であるため、図１０のバス幅変換回路を通して接続さ
れている。

【００２７】上記セレクタ９へのアドレス入力（したが
ってパリティ部メモリ２へのアドレス入力）は、バイト
イネーブルを含んでいないので、ＣＰＵからデータ部メ
モリ１への連続する二つのアドレスＮ（１６ビットバス
ではアドレスＮ＋１はＮと同時アクセスされる）、Ｎ＋
２（同様にＮ＋３も同時アクセス）に対してパリティ部
メモリ２に入力されるアドレスは共通の一つのアドレス
になる。パリティ部メモリ２には、データＤ０〜Ｄ３１
に対するパリティビットＰ０〜Ｐ３が記憶される。すな
わち、データの１バイトあたりに１ビットのパリティビ
ットが割り当てられている。パリティ発生記４はデータ
Ｄ０〜Ｄ３１の上位１６ビット（Ｄ０〜Ｄ１５）に対し
てパリティビットＰ０、Ｐ１を生成し、下位１６ビット
（Ｄ１６〜Ｄ３１）に対してパリティビットＰ２、Ｐ３
を生成する。

【００２８】この実施例回路の動作を図３〜図５のタイ
ムチャートを参照して以下に説明する。ここで、図３は
ＣＰＵからデータ部メモリ１へアクセスするアドレスが
連続している連続アクセスの場合のタイムチャート、図
４はＣＰＵからデータ部メモリ１へアクセスするアドレ
スが不連続である場合のタイムチャート、図５はＣＰＵ
からデータ部メモリ１へのアクセスが途絶した場合のタ
イムチャートである。

【００２９】初めに、図３を参照してＣＰＵからの連続
アクセスの場合の動作を説明する。 （１）まず、データ部メモリ１のアドレスＮからＮ＋１
にかけてデータＤ０〜Ｄ１５を書き込む。このアドレス
Ｎはラッチ７に一時的に保持される。この場合、セレク
タ９はパリティ制御回路３の指示により共通バスからの
現在のアドレスＮを選択している。パリティ制御回路３
からのリード信号ＰＲＤによってパリティ部メモリ２か
らデータＤ０〜Ｄ３１に対応するパリティビットＰ０〜
Ｐ３が読み出される。一方、パリティ発生器４によりデ
ータＤ０〜Ｄ１５に対するパリティビットＰ０、Ｐ１が
生成される。パリティ発生器４のパリティビットの生成
が終了すると、パリティ制御回路３からのセレクト信号
によって、セレクタ６ａはパリティ発生器４からのパリ
ティビットＰ０、Ｐ１を選択し、セレクタ６ｂはパリテ
ィ部メモリ２からのパリティビットＰ２、Ｐ３を選択す
る。したがって、ラッチ５に入力されるパリティビット
Ｐ０〜Ｐ３は、そのパリティビットＰ０〜Ｐ３中のパリ
ティビットＰ０、Ｐ１がパリティ発生器４で生成された
もの、パリティビットＰ２、Ｐ３がパリティ部メモリ２
に記憶されていたものとなり、これがラッチ５に入力さ
れて保持される。

【００３０】（２）次に、アドレスＮ＋２からＮ＋３に
かけてデータＤ１６〜Ｄ３１を書き込む。この場合、ラ
ッチ７に保持されている前回のアドレスＮと共通バスか
らの現在のアドレスＮ＋２は、アドレス下位２ビットが
バイトイネーブルＢＥ０〜ＢＥ３で表されているので一
致し、排他的論理和回路８の一致信号に基づいてパリテ
ィ制御回路３はＣＰＵから連続したアドレスがアクセス
されたと判定する。一方、パリティ発生器４によりデー
タＤ１６〜Ｄ３１に対するパリティビットＰ２、Ｐ３を
発生し、セレクタ６ｂはパリティ発生器４からのパリテ
ィビットＰ２、Ｐ３を選択する。したがって、ラッチ５
に入力されるパリティビットＰ０〜Ｐ３は、そのパリテ
ィビットＰ０〜Ｐ３中のパリティビットＰ０、Ｐ１がパ
リティ発生器４で前回生成されたもの、パリティビット
Ｐ２、Ｐ３がパリティ発生記４で今回発生されたものと
なり、これがラッチ５に保持される。このラッチ５のパ
リティビットＰ０〜Ｐ３は、パリティ制御回路３からの
ライト信号ＰＷＲによってパリティ部メモリ２の元の領
域に再び書き込まれる。

【００３１】このように実施例回路では、直前のメモリ
アクセスの時のアドレスをラッチ７に一時的に記憶して
おき、排他的論理和回路８によりラッチ７のアドレスと
現在のメモリアクセスのアドレスとを比較して、直前の
メモリアクセスのパリティビットを一時的に記憶するラ
ッチ５の内容が、現在のメモリアクセスでパリティ部メ
モリ２から読み出すべきパリティビットと一致すること
を判定し、ラッチ５に書き込む値をセレクタ６ａ、６ｂ
でセレクトすることにより、後半のデータＤ１６〜Ｄ３
１に対するパリティ部メモリ２からラッチ５へのパリテ
ィビットＰ０〜Ｐ３の読出し手順を省略して、部分書換
えを高速に行う。このように従来例における二つのメモ
リアクセスを一つに纏めることにより、図９に示した従
来例と比べて２倍の速度で書換えを行うことができる。

【００３２】次に、ＣＰＵからのアクセス時にアドレス
が連続しない場合の動作を図４を参照して以下に説明す
る。前半処理（１）のメモリアクセスのアドレスがＮで
あるのに対し、後半処理（２）のメモリアクセスのアド
レスがＮ＋αであった場合、排他的論理和回路８での比
較の結果、アドレスが一致しないと判定される。この場
合、パリティ制御回路３の指示により、セレクタ９はラ
ッチ７に記憶している前回のアドレスＮを選択してパリ
ティ部メモリ２に供給する。パリティ制御回路３により
ライトサイクルを生成し、パリティ部メモリ２のこのア
ドレスＮにラッチ５の内容を書き込み、部分書換えを完
結させる。その後、ラッチ７は今回のアドレスＮ＋αを
保持し、以降のアクセスを処理する。

【００３３】次に、一定時間たってもバスマスタからの
アクセスが無い場合の動作を図５を参照して以下に説明
する。アドレスＮに対するアクセスがあった後、一定時
間たってもバスマスタから次のアクセスが無い場合、部
分書換えを完結させるために、パリティ制御回路３に内
蔵されているタイマのタイムアウトにより一定時間の経
過を検出する。すると、パリティ制御回路３の指示によ
り、セレクタ９はラッチ７に記憶している前回のアドレ
スＮを選択してパリティ部メモリ２に供給する。パリテ
ィ制御回路３によりライトサイクルを生成し、ラッチ５
のパリティビットをパリティ部メモリ２のアドレスＮに
書き込んで、部分書換えを完結させる。

【００３４】なお、図４、図５の動作の場合、バスサイ
クルが延びるため、共通バスからのアクセスはパリティ
制御回路３から出力されるレディ信号ＲＥＡＤＹでウェ
イトをかけるようになっている。

【００３５】本発明の実施にあたっては種々の変形形態
が可能である。例えば、上述の実施例では、１６ビット
のバスマスタから、１６ビットずつデータ部メモリ１に
格納するようにし、データ部メモリ１への２回のアクセ
スに伴ってパリティビットへも２回のアクセスが行われ
る場合を示したが、もちろん本発明はこれに限られるも
のではなく、例えば共通バスが６４ビットの時、１６ビ
ットのバスマスタから、１６ビットずつデータ部メモリ
１に格納するようにし、データ部メモリ１への４回のア
クセスに伴ってパリティビットへも４回のアクセスが行
われるようにしたものであってもよい。この場合、最初
のアドレス・アクセスによりパリティ部メモリ２からパ
リティ・ビットを読み出してラッチに保持し、２回目、
３回目のアドレス・アクセス時にはパリティ・ビットの
内容をラッチ上で更新し、最後（４回目）のアドレス・
アクセス時にラッチの内容（更新したパリティ・ビッ
ト）をパリティ部メモリ２に戻すようにする。

【００３６】

【発明の効果】以上に説明したように、本発明によれ
ば、直前のメモリアクセスのアドレスと部分書換えを行
うデータを保持し、部分書換えに伴う読出し手順を省略
できるため、高速に部分書換えを行うことができる。

【００３７】特に、ＤＭＡ転送のような、順次連続する
アドレスのアクセスには、通常の全ワード書込みと同等
の速さで書換えを行うことができる。この発明は、デー
タ部メモリのバス幅と異なるバスマスタからのアクセス
のように、部分書換えが頻繁に行われるシステムで著し
い効果が現れるものである。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としてのメモリ制御回路を示
すブロック図である。

【図３】実施例回路におけるデータ部メモリ１へアクセ
スするアドレスが連続している連続アクセスの場合のタ
イムチャートである。

【図４】実施例回路におけるデータ部メモリ１へアクセ
スするアドレスが不連続である場合のタイムチャートで
ある。

【図５】実施例回路におけるデータ部メモリ１へのアク
セスが途絶した場合のタイムチャートである。

【図６】通信カードの構成例を示す図である。

【図７】部分書換えの概念を説明するための図である。

【図８】部分書換えを行う従来のメモリ制御回路を示す
ブロック図である

【図９】従来例回路のタイムチャートである。

【図１０】バス幅変換回路を示すブロック図である。

【符号の説明】

１ データ部メモリ ２ パリティ部メモリ ３ パリティ制御回路 ４ パリティ発生器 ５ パリティビット保持用のラッチ ６ａ、６ｂ パリティビット選択用のセレクタ ７ アドレス保持用のラッチ ８ 排他的論理和回路 ９ アドレス選択用のセレクタ ２０ 通信カード ２１ バスコントローラ ２２ パリティＲＡＭ（ランダム・アスセス・メモリ） ２３ データＲＡＭ（ランダム・アスセス・メモリ） ２４ プロトコルコントローラ ２５ＣＰＵ（中央処理装置） ２６、２７ ゲート ３０ ホスト・コンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 結城 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田平 文明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】一つのデータ単位あたり一つの付加データ
   を持ち、該データ単位はデータ部メモリの連続するアド
   レスに分割して格納され、該付加データは付加部メモリ
   に格納されるメモリシステムにおいて該データ部メモリ
   のデータ単位へのアクセスに伴って該付加部メモリの付
   加データを更新する方法であって、 該データ部メモリのデータ単位に対する最初のアドレス
   ・アクセスにより該付加部メモリから該データ単位に対
   応する付加データを読み出して保持し、 該データ単位に対する以降の連続したアドレス・アクセ
   スにおいて該付加部メモリ外部で付加データの内容を更
   新し、 該データ単位に対する最終アドレス・アクセス時に、更
   新した付加データを付加部メモリの元のアドレスに書き
   込むようにしたメモリ制御方法。
2. 【請求項２】該データ単位に対するアドレス・アクセス
   が途中で不連続あるいは途絶したときに、該付加部メモ
   リ外部に保持していた付加データを該付加部メモリの元
   のアドレスに書き込むようにした請求項１記載のメモリ
   制御方法。
3. 【請求項３】データ単位を連続する複数アクセスに分割
   して記憶するデータ部メモリと、 該データ単位に対応した付加データを記憶する付加部メ
   モリと、 該データ単位を分割した分割データに対して部分付加デ
   ータを生成する付加データ生成手段と、 該データ単位に対する最初のアドレス・アクセス時に該
   付加部メモリから該データ単位に対応した付加データを
   読み出す読出し手段と、 該読出し手段で読み出した付加データを一時的に保持す
   るラッチと、 該ラッチに記憶される該付加データを該付加データ生成
   手段からの部分付加データで更新する更新手段と、 該データ単位に対する最後のアドレス・アクセス時に該
   ラッチの付加データを該付加部メモリの元のアドレスに
   書き込む書込み手段とを備えたメモリ制御回路。
4. 【請求項４】該データ単位に対する付加データを格納す
   る該付加部メモリのアドレスを記憶するアドレス記憶手
   段と、 該データ単位に対するアドレス・アクセスのアドレスが
   連続的か否かを検出する第１の検出手段と、 該データ単位に対するアドレス・アクセスが途中で途絶
   したことを検出する第２の検出手段とを更に備え、 該第１または第２の検出手段によりアドレス・アクセス
   が不連続または途絶と判定された時に、該ラッチの付加
   データを該付加部メモリの該アクセス記憶手段の記憶す
   るアドレスに再書込みするようにした請求項３記載のメ
   モリ制御回路。