JPH08241994A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08241994A JPH08241994A JP7070876A JP7087695A JPH08241994A JP H08241994 A JPH08241994 A JP H08241994A JP 7070876 A JP7070876 A JP 7070876A JP 7087695 A JP7087695 A JP 7087695A JP H08241994 A JPH08241994 A JP H08241994A
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- semiconductor substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 デッドスペースを回避して静電破壊耐量を向
上させること。 【構成】 入力端子１に接続された第１の拡散層２を設
ける。第１の拡散層２から距離ｄの場所に第２の拡散層
（ソース領域）４及び第３の拡散層（ドレイン領域）５
を有するＭＯＳトランジスタＱ１を設ける。この距離ｄ
が所定値以下の場合に、第２、第３の拡散層４、５のう
ち第１の拡散層２に近い方に接地端子７に接続された接
地配線層８を接続する。
上させること。 【構成】 入力端子１に接続された第１の拡散層２を設
ける。第１の拡散層２から距離ｄの場所に第２の拡散層
（ソース領域）４及び第３の拡散層（ドレイン領域）５
を有するＭＯＳトランジスタＱ１を設ける。この距離ｄ
が所定値以下の場合に、第２、第３の拡散層４、５のう
ち第１の拡散層２に近い方に接地端子７に接続された接
地配線層８を接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、半導
体装置の静電破壊保護に関する。
体装置の静電破壊保護に関する。
【０００２】
【従来の技術】図６を参照して従来の半導体装置の静電
破壊保護について説明する（参照：特開昭５９−８７８
７３号公報）。なお、図６はＣＭＯＳ集積回路の入力端
子近傍のレイアウトを示す。図６において、入力端子１
はＮ型拡散層よりなる入力抵抗２を介して内部配線層３
に接続されている。なお、２ａ，２ｂは入力端子１と入
力抵抗２との接続及び入力抵抗２と内部配線層３との接
続のためのコンタクトである。
破壊保護について説明する（参照：特開昭５９−８７８
７３号公報）。なお、図６はＣＭＯＳ集積回路の入力端
子近傍のレイアウトを示す。図６において、入力端子１
はＮ型拡散層よりなる入力抵抗２を介して内部配線層３
に接続されている。なお、２ａ，２ｂは入力端子１と入
力抵抗２との接続及び入力抵抗２と内部配線層３との接
続のためのコンタクトである。
【０００３】他方、入力抵抗２から距離ｄだけ離れた場
所に、内部回路用のトランジスタＱ１が形成されてい
る。このトランジスタＱ１は、Ｎ型拡散層よりなるソー
ス領域４及びドレイン領域５、及びこれらの間に設けら
れたゲート電極６よりなる。ここで、ソース領域４は接
地端子７に接地配線層８を介して接続されている。な
お、４ａ、５ａはソース領域４との接続、ドレイン領域
５との接続のためのコンタクトである。また、トランジ
スタＱ１のドレイン領域５は他のトランジスタたとえば
Ｐチャネル型ＭＯＳトランジスタに接続されている。
所に、内部回路用のトランジスタＱ１が形成されてい
る。このトランジスタＱ１は、Ｎ型拡散層よりなるソー
ス領域４及びドレイン領域５、及びこれらの間に設けら
れたゲート電極６よりなる。ここで、ソース領域４は接
地端子７に接地配線層８を介して接続されている。な
お、４ａ、５ａはソース領域４との接続、ドレイン領域
５との接続のためのコンタクトである。また、トランジ
スタＱ１のドレイン領域５は他のトランジスタたとえば
Ｐチャネル型ＭＯＳトランジスタに接続されている。
【０００４】
【発明が解決しようとする課題】図６の半導体装置にお
いては、距離ｄを１００μｍ〜３００μｍとらないと十
分な静電破壊耐量が得られないという課題があった。図
６のVII-VII線断面図である図７を参照すると、接地端
子７に対して入力端子１に負の静電パルスが加わった場
合、入力抵抗２からＰ型半導体基板ＳＵＢに電子が注入
され、この結果、電子は、矢印Ｘ１に示すごとく、拡散
によってトランジスタＱ１のソース領域４に到達する。
この場合、ソース領域４がＬＤＤ構造であれば、電子は
矢印Ｘ２により示す低濃度のＮ-領域にも到達する。こ
の結果、ソース拡散接合部に生じている高電界のため電
子がエネルギーとなりソース拡散層の破壊やゲート酸化
層破壊をひきおこす。
いては、距離ｄを１００μｍ〜３００μｍとらないと十
分な静電破壊耐量が得られないという課題があった。図
６のVII-VII線断面図である図７を参照すると、接地端
子７に対して入力端子１に負の静電パルスが加わった場
合、入力抵抗２からＰ型半導体基板ＳＵＢに電子が注入
され、この結果、電子は、矢印Ｘ１に示すごとく、拡散
によってトランジスタＱ１のソース領域４に到達する。
この場合、ソース領域４がＬＤＤ構造であれば、電子は
矢印Ｘ２により示す低濃度のＮ-領域にも到達する。こ
の結果、ソース拡散接合部に生じている高電界のため電
子がエネルギーとなりソース拡散層の破壊やゲート酸化
層破壊をひきおこす。
【０００５】特に、トランジスタの微細化が進むにつ
れ、ゲート酸化層が薄膜化され、また、ＬＤＤトランジ
スタを使用するためにＮ-領域が存在することで静電破
壊耐量が低下する傾向にある。逆に、距離ｄが大きい
と、電子が正孔と再結合することによってＮ-領域に達
する電子の濃度が低下し静電破壊には到らない。
れ、ゲート酸化層が薄膜化され、また、ＬＤＤトランジ
スタを使用するためにＮ-領域が存在することで静電破
壊耐量が低下する傾向にある。逆に、距離ｄが大きい
と、電子が正孔と再結合することによってＮ-領域に達
する電子の濃度が低下し静電破壊には到らない。
【０００６】このように、図６の半導体装置において
は、距離ｄは基板濃度や不純物プロファイルにも依存す
るが１００μｍ〜３００μｍとらないと十分な静電破壊
耐量が得られない。従って、入力端子１近傍の半径数１
００μｍは内部素子を配置できず、この分の面積が無駄
となり、チップ面積の縮小を阻む原因となっていた。特
に、複雑な機能がＬＳＩに要求され端子数が増加してい
る現在において端子毎にこのようなデッドスペースが存
在することは、チップ面積の縮小に対して非常に不利と
なる。
は、距離ｄは基板濃度や不純物プロファイルにも依存す
るが１００μｍ〜３００μｍとらないと十分な静電破壊
耐量が得られない。従って、入力端子１近傍の半径数１
００μｍは内部素子を配置できず、この分の面積が無駄
となり、チップ面積の縮小を阻む原因となっていた。特
に、複雑な機能がＬＳＩに要求され端子数が増加してい
る現在において端子毎にこのようなデッドスペースが存
在することは、チップ面積の縮小に対して非常に不利と
なる。
【０００７】また、図７に示すごとく、入力抵抗２から
注入される電子を吸収するために接地電位のＮ型ウェル
９を設けることもできる。しかし、この場合でも、大多
数の電子はＰ型半導体基板ＳＵＢ中のＮ型ウェル９より
もさらに深い領域を経てトランジスタＱ１のソース拡散
層４に達するので、効果は小さく、逆に、Ｎ型ウェル９
が面積を占めるためにやはり入力端子周辺はデッドスペ
ースが存在することになる。
注入される電子を吸収するために接地電位のＮ型ウェル
９を設けることもできる。しかし、この場合でも、大多
数の電子はＰ型半導体基板ＳＵＢ中のＮ型ウェル９より
もさらに深い領域を経てトランジスタＱ１のソース拡散
層４に達するので、効果は小さく、逆に、Ｎ型ウェル９
が面積を占めるためにやはり入力端子周辺はデッドスペ
ースが存在することになる。
【０００８】上述のデッドスペースは内部回路の２つの
トランジスタ間においても存在する。すなわち、図９に
示すごとく、ソース領域４、ドレイン領域５及びゲート
電極６よりなるトランジスタＱ１が接地端子７に接地配
線層８を介して接続されており、また、ソース領域
４'、ドレイン領域５'及びゲート電極６'よりなるトラ
ンジスタＱ２が接地端子７'に接地配線層８'を介して接
続されており、これらの間の距離はｄである。この接地
端子７に対して接地端子７'に負電位の静電パルスが印
加された場合、上述の場合と同様に、接地配線層８'に
接続されているトランジスタＱ２のソース拡散層４'か
ら電子が半導体基板ＳＵＢに注入され、これが接地配線
層８に接続されているソース拡散層４まで拡散し、拡散
層やゲート酸化層の破壊をひきおこす。このため、やは
り、距離ｄを十分にたとえば１００μｍ〜３００μｍ確
保しなければならない。
トランジスタ間においても存在する。すなわち、図９に
示すごとく、ソース領域４、ドレイン領域５及びゲート
電極６よりなるトランジスタＱ１が接地端子７に接地配
線層８を介して接続されており、また、ソース領域
４'、ドレイン領域５'及びゲート電極６'よりなるトラ
ンジスタＱ２が接地端子７'に接地配線層８'を介して接
続されており、これらの間の距離はｄである。この接地
端子７に対して接地端子７'に負電位の静電パルスが印
加された場合、上述の場合と同様に、接地配線層８'に
接続されているトランジスタＱ２のソース拡散層４'か
ら電子が半導体基板ＳＵＢに注入され、これが接地配線
層８に接続されているソース拡散層４まで拡散し、拡散
層やゲート酸化層の破壊をひきおこす。このため、やは
り、距離ｄを十分にたとえば１００μｍ〜３００μｍ確
保しなければならない。
【０００９】さらに、上述のデッドスペースは、図１０
に示す内部回路のトランジスタ間においても存在する。
すなわち、接地配線層８に接続されたトランジスタＱ１
と接地配線層８'に接続されたトランジスタＱ３との間
の距離ｄ１、接地配線層８に接続されたトランジスタＱ
４と接地配線層８'に接続されたトランジスタＱ３との
間の距離ｄ２を十分に確保する必要がある。この場合、
どちらの接地配線層８, ８'にも接続されないトランジ
スタＱ２がこれらのトランジスタ間に存在しても距離ｄ
１を十分とらなければならないことには変わりはない。
図１０に示すごとく、接地配線層を分離することは、あ
る回路ブロックで発生したノイズで他の回路ブロックが
誤動作するのを防ぐために必要であり、特に、ＬＳＩの
機能が複雑になるにつれて接地配線層または電源配線層
を多数に分割することが必要となってきている。
に示す内部回路のトランジスタ間においても存在する。
すなわち、接地配線層８に接続されたトランジスタＱ１
と接地配線層８'に接続されたトランジスタＱ３との間
の距離ｄ１、接地配線層８に接続されたトランジスタＱ
４と接地配線層８'に接続されたトランジスタＱ３との
間の距離ｄ２を十分に確保する必要がある。この場合、
どちらの接地配線層８, ８'にも接続されないトランジ
スタＱ２がこれらのトランジスタ間に存在しても距離ｄ
１を十分とらなければならないことには変わりはない。
図１０に示すごとく、接地配線層を分離することは、あ
る回路ブロックで発生したノイズで他の回路ブロックが
誤動作するのを防ぐために必要であり、特に、ＬＳＩの
機能が複雑になるにつれて接地配線層または電源配線層
を多数に分割することが必要となってきている。
【００１０】このように、デッドスペースが内部回路に
おいても多数存在することがチップ面積縮小を妨げる原
因となることは上述と同様である。
おいても多数存在することがチップ面積縮小を妨げる原
因となることは上述と同様である。
【００１１】従って、本発明の目的は、デッドスペース
を回避して静電破壊耐量を向上させることにある。
を回避して静電破壊耐量を向上させることにある。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１の外部端子に接続され、半導体基板
上に形成された第１の配線層と、第２の外部端子に接続
され、半導体基板上に形成された第２の配線層と、第１
の配線層に接続され、半導体基板内に形成された第１の
拡散層と、半導体基板内に形成された第２、第３の拡散
層を有するＭＩＳトランジスタとを有する半導体装置に
おいて、ＭＩＳトランジスタと第１の拡散層との距離が
所定値以下の場合に、第２、第３の拡散層のうち第１の
拡散層に近い方を第２の配線層に接続したものである。
めに本発明は、第１の外部端子に接続され、半導体基板
上に形成された第１の配線層と、第２の外部端子に接続
され、半導体基板上に形成された第２の配線層と、第１
の配線層に接続され、半導体基板内に形成された第１の
拡散層と、半導体基板内に形成された第２、第３の拡散
層を有するＭＩＳトランジスタとを有する半導体装置に
おいて、ＭＩＳトランジスタと第１の拡散層との距離が
所定値以下の場合に、第２、第３の拡散層のうち第１の
拡散層に近い方を第２の配線層に接続したものである。
【００１３】
【作用】上述の手段によれば、半導体基板への注入拡散
電子はトランジスタのゲート領域に到らず、従って、ト
ランジスタの静電破壊は起こりにくい。
電子はトランジスタのゲート領域に到らず、従って、ト
ランジスタの静電破壊は起こりにくい。
【００１４】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示すレイアウト図である。図１においては、図６の
トランジスタＱ１と異なり、接地配線層８が接続された
ソース領域４は入力抵抗２側に位置している。また、ト
ランジスタＱ１つまりソース領域４と入力抵抗２との距
離ｄは予め設定された値ｄcr＝１００μｍより小さい値
たとえば２０μｍである。図１のII-II 線断面図である
図２を参照すると、接地端子７に対して入力端子１に負
の静電パルスが印加され、入力抵抗２からＰ型半導体基
板ＳＵＢに電子が注入され、この結果、電子は矢印Ｙ１
に示すごとく、拡散する。この場合、矢印Ｙ２により示
すソース領域４で電子が高電界のため高エネルギーとな
るが、この領域にはゲート酸化層やＬＤＤトランジスタ
のＮ- 拡散層は存在せず、従って、距離ｄが２０μｍと
近いにもかかわらず静電破壊耐量が低下しない。
例を示すレイアウト図である。図１においては、図６の
トランジスタＱ１と異なり、接地配線層８が接続された
ソース領域４は入力抵抗２側に位置している。また、ト
ランジスタＱ１つまりソース領域４と入力抵抗２との距
離ｄは予め設定された値ｄcr＝１００μｍより小さい値
たとえば２０μｍである。図１のII-II 線断面図である
図２を参照すると、接地端子７に対して入力端子１に負
の静電パルスが印加され、入力抵抗２からＰ型半導体基
板ＳＵＢに電子が注入され、この結果、電子は矢印Ｙ１
に示すごとく、拡散する。この場合、矢印Ｙ２により示
すソース領域４で電子が高電界のため高エネルギーとな
るが、この領域にはゲート酸化層やＬＤＤトランジスタ
のＮ- 拡散層は存在せず、従って、距離ｄが２０μｍと
近いにもかかわらず静電破壊耐量が低下しない。
【００１５】図３は図１の変更例を示し、さらに、接地
配線層８に、ソース領域４' 、ドレイン領域５' 及びド
レイン領域６' よりなるトランジスタＱ２を接続してあ
る。この場合、トランジスタＱ１つまりソース領域４と
入力抵抗２との距離ｄ１は図１の場合と同様に２０μｍ
であり、他方、トランジスタＱ２つまりソース領域４'
と入力抵抗２との距離ｄ２は１５０μｍである。すなわ
ち、距離ｄ２ｄcr＝１００μｍより大きいので、接地配
線層８はトランジスタＱ２の入力抵抗２に近い側の拡散
層に接続されていない。
配線層８に、ソース領域４' 、ドレイン領域５' 及びド
レイン領域６' よりなるトランジスタＱ２を接続してあ
る。この場合、トランジスタＱ１つまりソース領域４と
入力抵抗２との距離ｄ１は図１の場合と同様に２０μｍ
であり、他方、トランジスタＱ２つまりソース領域４'
と入力抵抗２との距離ｄ２は１５０μｍである。すなわ
ち、距離ｄ２ｄcr＝１００μｍより大きいので、接地配
線層８はトランジスタＱ２の入力抵抗２に近い側の拡散
層に接続されていない。
【００１６】なお、値ｄcrは第１の実施例では１００μ
ｍであるが、使用しているゲート酸化層の厚さ、拡散層
の深さ、基板濃度等の条件で変えることができる。実際
は、静電破壊耐量と距離ｄの関係から静電破壊耐量が実
使用上問題ない範囲で値ｄcrを決定することができる。
ｍであるが、使用しているゲート酸化層の厚さ、拡散層
の深さ、基板濃度等の条件で変えることができる。実際
は、静電破壊耐量と距離ｄの関係から静電破壊耐量が実
使用上問題ない範囲で値ｄcrを決定することができる。
【００１７】図４は本発明に係る半導体装置の第２の実
施例を示すレイアウト図である。図４においては、図９
のトランジスタＱ１と異なり、接地配線層８が接続され
たソース領域４はトランジスタＱ２側に位置し、また、
図９のトランジスタＱ２と異なり、接地配線層８'が接
続されたソース領域４'はトランジスタＱ１側に位置し
ている。また、トランジスタＱ１つまりソース領域４と
トランジスタＱ２つまりソース領域４'の距離ｄは予め
設定された値ｄcr＝１００μｍより小さい値たとえば２
０μｍである。このようにして、接地端子７、８の間に
正、負いずれの静電パルスが加わろうとも、図１の場合
と同様に、高電界により高エネルギーとなった電子がゲ
ート酸化層やＮ-拡散層を破壊することはない。
施例を示すレイアウト図である。図４においては、図９
のトランジスタＱ１と異なり、接地配線層８が接続され
たソース領域４はトランジスタＱ２側に位置し、また、
図９のトランジスタＱ２と異なり、接地配線層８'が接
続されたソース領域４'はトランジスタＱ１側に位置し
ている。また、トランジスタＱ１つまりソース領域４と
トランジスタＱ２つまりソース領域４'の距離ｄは予め
設定された値ｄcr＝１００μｍより小さい値たとえば２
０μｍである。このようにして、接地端子７、８の間に
正、負いずれの静電パルスが加わろうとも、図１の場合
と同様に、高電界により高エネルギーとなった電子がゲ
ート酸化層やＮ-拡散層を破壊することはない。
【００１８】図５は本発明に係る半導体装置の第３の実
施例を示すレイアウト図である。図５においては、図１
０の場合と異なり、接地配線層８とトランジスタＱ１、
Ｑ４との接続は接地配線層８'に接続されるトランジス
タＱ３に近い側の拡散層にとられている。また、接地配
線層８'とトランジスタＱ３との接続については、トラ
ンジスタＱ１、Ｑ４の両者に近い側の拡散層と接続でき
るようにゲート電極を２本に分割しトランジスタを梯子
型としている。このとき、トランジスタのトータル幅は
変わらないようにしている。このようにして距離ｄ１及
びｄ２を最小にした場合には設計最小寸法まで縮めても
静電破壊耐量が低下しないようにすることができる。従
来の場合、ｄ１、ｄ２は１００μｍ以上必要であったの
で、トランジスタＱ３を梯子型とすることで大きくなっ
た寸法分（数μｍ）は、距離ｄ１、ｄ２を縮小すること
で十分に相殺される。
施例を示すレイアウト図である。図５においては、図１
０の場合と異なり、接地配線層８とトランジスタＱ１、
Ｑ４との接続は接地配線層８'に接続されるトランジス
タＱ３に近い側の拡散層にとられている。また、接地配
線層８'とトランジスタＱ３との接続については、トラ
ンジスタＱ１、Ｑ４の両者に近い側の拡散層と接続でき
るようにゲート電極を２本に分割しトランジスタを梯子
型としている。このとき、トランジスタのトータル幅は
変わらないようにしている。このようにして距離ｄ１及
びｄ２を最小にした場合には設計最小寸法まで縮めても
静電破壊耐量が低下しないようにすることができる。従
来の場合、ｄ１、ｄ２は１００μｍ以上必要であったの
で、トランジスタＱ３を梯子型とすることで大きくなっ
た寸法分（数μｍ）は、距離ｄ１、ｄ２を縮小すること
で十分に相殺される。
【００１９】
【発明の効果】以上説明したように、静電破壊耐量低下
を防止するために、従来、端子近傍あるいは内部回路領
域内において素子を配置しないデッドスペースを設けて
いたが、本発明によれば、このようなデッドスペースを
回避することができるので、デッドスペース分のチップ
の縮小化が図れる。
を防止するために、従来、端子近傍あるいは内部回路領
域内において素子を配置しないデッドスペースを設けて
いたが、本発明によれば、このようなデッドスペースを
回避することができるので、デッドスペース分のチップ
の縮小化が図れる。
【図１】本発明に係る半導体装置の第１の実施例を示す
レイアウト図である。
レイアウト図である。
【図２】図１のII-II 線断面図である。
【図３】図１の変更例を示すレイアウト図である。
【図４】本発明に係る半導体装置の第２の実施例を示す
レイアウト図である。
レイアウト図である。
【図５】本発明に係る半導体装置の第３の実施例を示す
レイアウト図である。
レイアウト図である。
【図６】従来の半導体装置を示すレイアウト図である。
【図７】図６のVII-VII線断面図である。
【図８】図６の変更例を示すレイアウト図である。
【図９】他の従来の半導体装置を示すレイアウト図であ
る。
る。
【図１０】他の従来の半導体装置を示すレイアウト図で
ある。
ある。
１…入力端子 ２…入力抵抗 ３…内部配線層 ４、４' …ソース領域 ５、５’…ドレイン領域 ６、６’…ゲート電極 ７、７’…接地端子 ８、８’…接地配線層 ９…Ｎウエル Ｑ１、Ｑ２、Ｑ３、Ｑ４…トランジスタ ＳＵＢ…Ｐ型半導体基板
Claims (2)
- 【請求項１】 第１の導電型の半導体基板（ＳＵＢ）
と、 第１の外部端子（１）に接続され、前記半導体基板上に
形成された第１の配線層と、 第２の外部端子（７）に接続され、前記半導体基板上に
形成された第２の配線層（８）と、 該第１の配線層に接続され、前記半導体基板内に形成さ
れた前記第１の導電型と反対の第２の導電型の第１の拡
散層（２）と、 前記半導体基板内に形成された前記第２の導電型の第
２、第３の拡散層（４，５）を有するＭＩＳトランジス
タ（Ｑ１）とを具備し、 該ＭＩＳトランジスタと前記第１の拡散層との距離が所
定値以下の場合に、前記第２、第３の拡散層のうち第１
の拡散層に近い方を前記第２の配線層に接続した半導体
装置。 - 【請求項２】 第１の導電型の半導体基板（ＳＵＢ）
と、 第１の外部端子（７）に接続され、前記半導体基板上に
形成された第１の配線層（８）と、 第２の外部端子（７')に接続され、前記半導体基板上に
形成された第２の配線層（８')と、 前記半導体基板内に形成された前記第２の導電型の第
１、第２の拡散層（４，５）を有する第１のＭＩＳトラ
ンジスタ（Ｑ１）と前記半導体基板内に形成された前記
第２の導電型の第３、第４の拡散層（４',５')を有する
第２のＭＩＳトランジスタ（Ｑ２）とを具備し、 該前記第１のＭＩＳトランジスタと前記第２のＭＩＳト
ランジスタとの距離が所定値以下の場合に、前記第３、
第４の拡散層のうち前記第２のＭＩＳトランジスタに近
い方を前記第２の配線層に接続し、かつ前記第１、第２
の拡散層のうち前記第１のＭＩＳトランジスタに近い方
を前記第１の配線層に接続した半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7070876A JP2780661B2 (ja) | 1995-03-04 | 1995-03-04 | 半導体装置 |
| KR1019960005537A KR100272685B1 (ko) | 1995-03-04 | 1996-03-04 | 정전 방전에 의한 손상을 방지할 수 있는 반도체 장치 |
| US08/896,952 US5869871A (en) | 1995-03-04 | 1997-07-18 | Semiconductor device capable of avoiding damage by ESD |
| US09/159,788 US6081013A (en) | 1995-03-04 | 1998-09-24 | Semiconductor device having a reduced distance between the input resistor and the internal circuit |
Applications Claiming Priority (1)
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