JPH08242002A - 薄膜集積回路 - Google Patents
薄膜集積回路Info
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- JPH08242002A JPH08242002A JP30534995A JP30534995A JPH08242002A JP H08242002 A JPH08242002 A JP H08242002A JP 30534995 A JP30534995 A JP 30534995A JP 30534995 A JP30534995 A JP 30534995A JP H08242002 A JPH08242002 A JP H08242002A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜集積回路を構成するｐ−ｃｈ．ＴＦＴと
ｎ−ｃｈ．ＴＦＴとの性能を独立して制御する。 【解決手段】 ｐ−ｃｈ．ＴＦＴのチャネル半導体薄膜
と、ｎ−ｃｈ．ＴＦＴチャネル半導体薄膜との結晶粒
径、非結晶性成分量を独立して制御する。
ｎ−ｃｈ．ＴＦＴとの性能を独立して制御する。 【解決手段】 ｐ−ｃｈ．ＴＦＴのチャネル半導体薄膜
と、ｎ−ｃｈ．ＴＦＴチャネル半導体薄膜との結晶粒
径、非結晶性成分量を独立して制御する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜集積回路に係わ
り、特に液晶ディスプレイ、イメージセンサ等に応用可
能な薄膜トランジスタ（以下、ＴＦＴと称す）を用いた
薄膜集積回路に関する。
り、特に液晶ディスプレイ、イメージセンサ等に応用可
能な薄膜トランジスタ（以下、ＴＦＴと称す）を用いた
薄膜集積回路に関する。
【０００２】
【従来の技術】液晶ディスプレイ用周辺駆動回路などの
高速動作を必要とする薄膜集積回路への応用を目的とし
て、多結晶シリコンＴＦＴの開発が進められている。な
かでもエキシマレーザなどの紫外パルスレーザによるレ
ーザアニール工程を経て形成されるＴＦＴは、ソーダガ
ラスなどの低コスト、低軟化点ガラス基板上に集積回路
を作成する上での主要素子となっている。
高速動作を必要とする薄膜集積回路への応用を目的とし
て、多結晶シリコンＴＦＴの開発が進められている。な
かでもエキシマレーザなどの紫外パルスレーザによるレ
ーザアニール工程を経て形成されるＴＦＴは、ソーダガ
ラスなどの低コスト、低軟化点ガラス基板上に集積回路
を作成する上での主要素子となっている。
【０００３】このようなレーザアニールによるＴＦＴに
より形成される薄膜集積回路は、図５に示すような液晶
ディスプレイ用ＴＦＴ基板を例にとると、ガラス基板３
１上の画素用アクティブマトリックスＴＦＴアレイ領域
３２と、駆動回路領域３５、３６とを具備する。
より形成される薄膜集積回路は、図５に示すような液晶
ディスプレイ用ＴＦＴ基板を例にとると、ガラス基板３
１上の画素用アクティブマトリックスＴＦＴアレイ領域
３２と、駆動回路領域３５、３６とを具備する。
【０００４】レーザアニール工程はＴＦＴのチャネルを
形成すべくＣＶＤ法等で堆積されたシリコン薄膜にエキ
シマレーザ３４を照射することにより行われる。この
時、図５に示すようなパルスレーザの順次操作３３によ
り、基板全面が同一レーザ照射強度でアニールされる。
レーザ照射強度のばらつきは各ＴＦＴのチャネル領域の
多結晶構造のばらつきを誘起するため、３％程度の均一
性を有するビームが用いられている。また、より大面積
なビームを用いることにより生産性の向上が図られてい
る。したがって、基板全面に一様にキャリア移動度の高
い多結晶Ｓｉ薄膜を得ることが必要である。
形成すべくＣＶＤ法等で堆積されたシリコン薄膜にエキ
シマレーザ３４を照射することにより行われる。この
時、図５に示すようなパルスレーザの順次操作３３によ
り、基板全面が同一レーザ照射強度でアニールされる。
レーザ照射強度のばらつきは各ＴＦＴのチャネル領域の
多結晶構造のばらつきを誘起するため、３％程度の均一
性を有するビームが用いられている。また、より大面積
なビームを用いることにより生産性の向上が図られてい
る。したがって、基板全面に一様にキャリア移動度の高
い多結晶Ｓｉ薄膜を得ることが必要である。
【０００５】一方で、上記駆動回路をｎチャネル型ＴＦ
Ｔ（以下、ｎ−ｃｈ．ＴＦＴと称す）もしくはｐチャネ
ル型ＴＦＴ（以下、ｐ−ｃｈ．ＴＦＴと称す）の単チャ
ネル構成とする場合、消費電力、及びそれに伴う発熱量
が大きくなる。発熱は駆動回路の安定した動作を妨げる
ため、それらの低減あるいは冷却装置の付加が必要とな
る。したがって、消費電力、発熱量の低減手段の１つと
して駆動回路のＣＭＯＳ化が進められている。
Ｔ（以下、ｎ−ｃｈ．ＴＦＴと称す）もしくはｐチャネ
ル型ＴＦＴ（以下、ｐ−ｃｈ．ＴＦＴと称す）の単チャ
ネル構成とする場合、消費電力、及びそれに伴う発熱量
が大きくなる。発熱は駆動回路の安定した動作を妨げる
ため、それらの低減あるいは冷却装置の付加が必要とな
る。したがって、消費電力、発熱量の低減手段の１つと
して駆動回路のＣＭＯＳ化が進められている。
【０００６】
【発明が解決しようとする課題】一般に、駆動回路を高
速動作させるためには高いキャリア移動度を有する半導
体材料を用いることが望ましい。単結晶シリコンを用い
たＣＭＯＳ回路を形成する場合、特開平１−１６２３７
６号公報に記述されているように、電子をキャリアとす
るｎチャネル型電界効果トランジスタを（１００）結晶
面に、正孔をキャリアとするｐチャネル型電界効果トラ
ンジスタを（１１０）面に形成することにより、もっと
も良好な電子及び正孔のキャリア走行性を得るという技
術が知られている。ところで、特開平１−１６２３７６
号公報のような単結晶シリコン基板上にトランジスタを
形成する場合では、支持基体である結晶シリコンとキャ
リアが走行する結晶シリコン層が同一材料であるため、
キャリアが走行する結晶シリコン層中に誘起される応力
は小さい。
速動作させるためには高いキャリア移動度を有する半導
体材料を用いることが望ましい。単結晶シリコンを用い
たＣＭＯＳ回路を形成する場合、特開平１−１６２３７
６号公報に記述されているように、電子をキャリアとす
るｎチャネル型電界効果トランジスタを（１００）結晶
面に、正孔をキャリアとするｐチャネル型電界効果トラ
ンジスタを（１１０）面に形成することにより、もっと
も良好な電子及び正孔のキャリア走行性を得るという技
術が知られている。ところで、特開平１−１６２３７６
号公報のような単結晶シリコン基板上にトランジスタを
形成する場合では、支持基体である結晶シリコンとキャ
リアが走行する結晶シリコン層が同一材料であるため、
キャリアが走行する結晶シリコン層中に誘起される応力
は小さい。
【０００７】ところが、上記のような薄膜集積回路では
チャネルを形成する半導体薄膜とガラス基板との熱膨張
率が異なるため、従来の結晶シリコンからなる電界効果
トランジスタに比べ、製造プロセス中の熱サイクルによ
り半導体薄膜中に応力が発生しやすい。多結晶薄膜中の
微細構造ばかりでなく、薄膜中に誘起される応力は、キ
ャリアの走行性に大きく影響を及ぼし、電子移動度を向
上させる反面、正孔移動度を低下させるという現象を生
じさせる。さらに、特開平１−１６２３７６号公報に記
述されているような、結晶基板を結晶成長核とするよう
な結晶面方位の制御も困難であるため、多結晶薄膜中の
結晶粒の優先配向面を制御した電子と正孔のキャリア走
行性の最適化は困難であるという問題があった。
チャネルを形成する半導体薄膜とガラス基板との熱膨張
率が異なるため、従来の結晶シリコンからなる電界効果
トランジスタに比べ、製造プロセス中の熱サイクルによ
り半導体薄膜中に応力が発生しやすい。多結晶薄膜中の
微細構造ばかりでなく、薄膜中に誘起される応力は、キ
ャリアの走行性に大きく影響を及ぼし、電子移動度を向
上させる反面、正孔移動度を低下させるという現象を生
じさせる。さらに、特開平１−１６２３７６号公報に記
述されているような、結晶基板を結晶成長核とするよう
な結晶面方位の制御も困難であるため、多結晶薄膜中の
結晶粒の優先配向面を制御した電子と正孔のキャリア走
行性の最適化は困難であるという問題があった。
【０００８】その結果、良好な特性を有するｎ−ｃｈ．
ＴＦＴ、ｐ−ｃｈ．ＴＦＴを同時に得ることができず、
得られる駆動回路の動作速度の向上が困難であるという
問題があった。
ＴＦＴ、ｐ−ｃｈ．ＴＦＴを同時に得ることができず、
得られる駆動回路の動作速度の向上が困難であるという
問題があった。
【０００９】
【課題を解決するための手段】本発明の特徴は、ガラス
基板上にｎチャネル型薄膜トランジスタとｐチャネル型
薄膜トランジスタとを有する薄膜集積回路において、前
記ガラス基板上に堆積された半導体薄膜のうち前記ｎチ
ャネル型薄膜トランジスタのチャネルとなる第１の半導
体薄膜と前記ｐチャネル型薄膜トランジスタのチャネル
となる第２の半導体薄膜とは共に非単結晶薄膜であり、
かつ第１及び第２のそれぞれの半導体薄膜を構成する結
晶粒の平均径、及び非結晶成分量がたがいに異なること
を特徴とする薄膜集積回路にある。
基板上にｎチャネル型薄膜トランジスタとｐチャネル型
薄膜トランジスタとを有する薄膜集積回路において、前
記ガラス基板上に堆積された半導体薄膜のうち前記ｎチ
ャネル型薄膜トランジスタのチャネルとなる第１の半導
体薄膜と前記ｐチャネル型薄膜トランジスタのチャネル
となる第２の半導体薄膜とは共に非単結晶薄膜であり、
かつ第１及び第２のそれぞれの半導体薄膜を構成する結
晶粒の平均径、及び非結晶成分量がたがいに異なること
を特徴とする薄膜集積回路にある。
【００１０】また本発明の特徴は、前記ｎチャネル型薄
膜トランジスタのチャネルとなる第１の半導体薄膜と前
記ｐチャネル型薄膜トランジスタのチャネルとなる第２
の半導体薄膜とは、たがいに異なる強度のレーザ照射に
より形成された半導体薄膜であることを特徴とする請求
項１に記載の薄膜集積回路にある。
膜トランジスタのチャネルとなる第１の半導体薄膜と前
記ｐチャネル型薄膜トランジスタのチャネルとなる第２
の半導体薄膜とは、たがいに異なる強度のレーザ照射に
より形成された半導体薄膜であることを特徴とする請求
項１に記載の薄膜集積回路にある。
【００１１】ここで上記薄膜集積回路において、基板の
第１の領域に複数のｎ−ｃｈ．ＴＦＴの群を、また第２
の領域に複数のｐ−ｃｈ．ＴＦＴの群を形成させること
ができる。
第１の領域に複数のｎ−ｃｈ．ＴＦＴの群を、また第２
の領域に複数のｐ−ｃｈ．ＴＦＴの群を形成させること
ができる。
【００１２】すなわち、図３に示すようなレーザ強度
と、トランジスタ特性から得られるキャリア移動度との
関係が実験から得られた。エネルギーを選択することに
よってｎ−ｃｈ．ＴＦＴと、ｐ−ｃｈ．ＴＦＴとの高移
動度化が可能である。レーザ強度の違いは形成されるＳ
ｉ微細構造を変化させる。例えば、多結晶構造と非結晶
構造等の違いや、多結晶構造中の結晶粒径、結晶粒界の
変化などである。したがって微細構造によりキャリアの
移動度が変化するが、実験結果からキャリアとなる電子
とホールの移動度に対する最適強度は異なっている。こ
の原因としてＳｉ中に生じる応力が考えられる。
と、トランジスタ特性から得られるキャリア移動度との
関係が実験から得られた。エネルギーを選択することに
よってｎ−ｃｈ．ＴＦＴと、ｐ−ｃｈ．ＴＦＴとの高移
動度化が可能である。レーザ強度の違いは形成されるＳ
ｉ微細構造を変化させる。例えば、多結晶構造と非結晶
構造等の違いや、多結晶構造中の結晶粒径、結晶粒界の
変化などである。したがって微細構造によりキャリアの
移動度が変化するが、実験結果からキャリアとなる電子
とホールの移動度に対する最適強度は異なっている。こ
の原因としてＳｉ中に生じる応力が考えられる。
【００１３】なお、実験に用いたＴＦＴは図４に示すよ
うな構造のものを用いた。石英基板上にソース・ドレイ
ン電極となるＭｏＳｉ／ｐｏｌｙ−Ｓｉ：Ｐ層を形成
し、その上部に堆積されたａ（アモルファス）−Ｓｉ層
を各エネルギーで１ヶ所につき１０ショットずつレーザ
アニールすることによってチャネル層を形成した。チャ
ネル長６μm 、チャネル幅６μm であり、ゲート絶縁膜
としてＳｉＯ2 薄膜を減圧ＣＶＤ法により１５００nm堆
積し、ゲート電極、ソース、ドレイン端子はＡｌ（アル
ミニウム）を用いた。またパターニングはフォトリソグ
ラフィとドライエッチング等により行った。
うな構造のものを用いた。石英基板上にソース・ドレイ
ン電極となるＭｏＳｉ／ｐｏｌｙ−Ｓｉ：Ｐ層を形成
し、その上部に堆積されたａ（アモルファス）−Ｓｉ層
を各エネルギーで１ヶ所につき１０ショットずつレーザ
アニールすることによってチャネル層を形成した。チャ
ネル長６μm 、チャネル幅６μm であり、ゲート絶縁膜
としてＳｉＯ2 薄膜を減圧ＣＶＤ法により１５００nm堆
積し、ゲート電極、ソース、ドレイン端子はＡｌ（アル
ミニウム）を用いた。またパターニングはフォトリソグ
ラフィとドライエッチング等により行った。
【００１４】このように本発明の特徴によれば、ｎ−ｃ
ｈ．領域を形成する半導体薄膜と、ｐ−ｃｈ．領域を形
成する半導体薄膜とが異なる照射レーザ強度でアニール
される。レーザ強度の違いは形成されるＳｉ微細構造の
相違を生じさせる。したがって微細構造の異なる半導体
薄膜を得ることによって、その半導体薄膜中の応力制御
が可能になる。
ｈ．領域を形成する半導体薄膜と、ｐ−ｃｈ．領域を形
成する半導体薄膜とが異なる照射レーザ強度でアニール
される。レーザ強度の違いは形成されるＳｉ微細構造の
相違を生じさせる。したがって微細構造の異なる半導体
薄膜を得ることによって、その半導体薄膜中の応力制御
が可能になる。
【００１５】
【発明の実施の形態】本発明の第１の実施例を図１に示
す。まず図１（Ａ）に示すように、ガラス基板１上に例
えば減圧ＣＶＤ法によってａ−Ｓｉ薄膜２を１００nmの
膜厚に堆積する。次に、ｐ−ｃｈ．ＴＦＴが形成される
領域にレーザの遮光層３をフォトリソグラフィ等により
パターニングし形成する。遮光層としてはＷ、Ｍｏ等の
高融点金属、Ａｌ等のエキシマレーザに対し反射率の高
い金属、Ｓｉ等の吸収係数の高い薄膜、あるいは上記の
ような材料の積層膜等レーザの遮光が可能な材料であれ
ば良い。以上のように、ｐ−ｃｈ．ＴＦＴ領域を遮光し
た状態で、回路を形成すべき領域を３６０ｍＪ／cm2 で
レーザアニール４する。用いたレーザはＸｅＣｌエキシ
マレーザ、波長３０８nm、１ヶ所に対する照射回数は１
０ショットである。
す。まず図１（Ａ）に示すように、ガラス基板１上に例
えば減圧ＣＶＤ法によってａ−Ｓｉ薄膜２を１００nmの
膜厚に堆積する。次に、ｐ−ｃｈ．ＴＦＴが形成される
領域にレーザの遮光層３をフォトリソグラフィ等により
パターニングし形成する。遮光層としてはＷ、Ｍｏ等の
高融点金属、Ａｌ等のエキシマレーザに対し反射率の高
い金属、Ｓｉ等の吸収係数の高い薄膜、あるいは上記の
ような材料の積層膜等レーザの遮光が可能な材料であれ
ば良い。以上のように、ｐ−ｃｈ．ＴＦＴ領域を遮光し
た状態で、回路を形成すべき領域を３６０ｍＪ／cm2 で
レーザアニール４する。用いたレーザはＸｅＣｌエキシ
マレーザ、波長３０８nm、１ヶ所に対する照射回数は１
０ショットである。
【００１６】次に、上記遮光層３を剥離した後、図１
（Ｂ）に示すように、ｎ−ｃｈ．ＴＦＴ領域に遮光層１
３を形成し、４００ｍＪ／cm2 でレーザアニールを行
う。上記と同様に、１ヶ所に対する照射回数は１０ショ
ットである。その後、遮光層１３を剥離し、レーザアニ
ールされたＳｉ薄膜を用いて、図１（Ｃ）に示すような
薄膜トランジスタ６を形成する。チャネル層６−１，６
−６に対しｎ+ 層６−２、ｐ+ 層６−５はイオン注入法
等により形成し、ゲート絶縁膜としてＳｉＯ2 薄膜６−
７を減圧ＣＶＤ法により１５００nm堆積する。ゲート電
極６−４、ソース、ドレイン端子６−３はＡｌ（アル
ミ）を用いている。さらに、集積回路の製造には、以上
のように形成されたｎ−ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦ
Ｔが用いられ、図１（Ｃ）に示すＴＦＴ上部に層間絶縁
膜の形成、配線用金属の形成が行われる。
（Ｂ）に示すように、ｎ−ｃｈ．ＴＦＴ領域に遮光層１
３を形成し、４００ｍＪ／cm2 でレーザアニールを行
う。上記と同様に、１ヶ所に対する照射回数は１０ショ
ットである。その後、遮光層１３を剥離し、レーザアニ
ールされたＳｉ薄膜を用いて、図１（Ｃ）に示すような
薄膜トランジスタ６を形成する。チャネル層６−１，６
−６に対しｎ+ 層６−２、ｐ+ 層６−５はイオン注入法
等により形成し、ゲート絶縁膜としてＳｉＯ2 薄膜６−
７を減圧ＣＶＤ法により１５００nm堆積する。ゲート電
極６−４、ソース、ドレイン端子６−３はＡｌ（アル
ミ）を用いている。さらに、集積回路の製造には、以上
のように形成されたｎ−ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦ
Ｔが用いられ、図１（Ｃ）に示すＴＦＴ上部に層間絶縁
膜の形成、配線用金属の形成が行われる。
【００１７】以上のように、ｎ−ｃｈ．ＴＦＴチャネル
領域と、ｐ−ｃｈ．ＴＦＴチャネル領域を異なる強度で
レーザアニールを行った結果、ｎ−ｃｈ．ＴＦＴでは移
動度１９８cm2 ／Ｖｓｅｃ、ｐ−ｃｈ．ＴＦＴでは移動
度１０３cm2 ／Ｖｓｅｃという、各ＴＦＴにおいて最も
高い移動度が得られた。各チャネル領域に生じている応
力をＲＡＭＡＮ散乱分光法から見積もったところｎ−ｃ
ｈ．領域で９×１０9ｄｙｎ／cm2 、ｐ−ｃｈ．領域で
５×１０9 ｄｙｎ／cm2 と応力の制御がなされているこ
とが確認された。
領域と、ｐ−ｃｈ．ＴＦＴチャネル領域を異なる強度で
レーザアニールを行った結果、ｎ−ｃｈ．ＴＦＴでは移
動度１９８cm2 ／Ｖｓｅｃ、ｐ−ｃｈ．ＴＦＴでは移動
度１０３cm2 ／Ｖｓｅｃという、各ＴＦＴにおいて最も
高い移動度が得られた。各チャネル領域に生じている応
力をＲＡＭＡＮ散乱分光法から見積もったところｎ−ｃ
ｈ．領域で９×１０9ｄｙｎ／cm2 、ｐ−ｃｈ．領域で
５×１０9 ｄｙｎ／cm2 と応力の制御がなされているこ
とが確認された。
【００１８】また、上記実施例においてはレーザの遮蔽
層が基板上に形成されレーザ強度の選択が行われたが、
レーザを任意の照射形状に制御するマスクは本実施例の
みに限らずレーザの光路上いずれの位置に配置されても
良い。
層が基板上に形成されレーザ強度の選択が行われたが、
レーザを任意の照射形状に制御するマスクは本実施例の
みに限らずレーザの光路上いずれの位置に配置されても
良い。
【００１９】次に本発明の第２の実施例について説明す
る。図２は４００ビットシフトレジスタの配置概略図で
ある。操作回路１ビットＰチャネルセル７、及びＮチャ
ネルセル８がそれぞれ平行して４００個直列にならぶこ
とによって４００ビットのシフトレジスタが構成されて
いる。このようにｎ−ｃｈ．ＴＦＴ領域１１、ｐ−ｃ
ｈ．ＴＦＴ領域１２とを明確に分離し配置することによ
り、集積回路製造工程におけるレーザ照射強度の選択が
容易になった。したがって上記第１の実施例と同様に、
ｎ−ｃｈ．ＴＦＴ領域３６０ｍＪ／cm2 で、ｐ−ｃｈ．
ＴＦＴ領域を４００ｍＪ／cm2 でそれぞれ１ヶ所につき
１０ショットずつレーザアニールすることにより、製造
工程においてそれぞれ最適条件でのレーザアニールを行
う。
る。図２は４００ビットシフトレジスタの配置概略図で
ある。操作回路１ビットＰチャネルセル７、及びＮチャ
ネルセル８がそれぞれ平行して４００個直列にならぶこ
とによって４００ビットのシフトレジスタが構成されて
いる。このようにｎ−ｃｈ．ＴＦＴ領域１１、ｐ−ｃ
ｈ．ＴＦＴ領域１２とを明確に分離し配置することによ
り、集積回路製造工程におけるレーザ照射強度の選択が
容易になった。したがって上記第１の実施例と同様に、
ｎ−ｃｈ．ＴＦＴ領域３６０ｍＪ／cm2 で、ｐ−ｃｈ．
ＴＦＴ領域を４００ｍＪ／cm2 でそれぞれ１ヶ所につき
１０ショットずつレーザアニールすることにより、製造
工程においてそれぞれ最適条件でのレーザアニールを行
う。
【００２０】上記各実施例においては、上記に示したご
とく１０ショット／所の照射数密度で行っているが、照
射数密度を変えてアニールすることも可能であり、ｎ−
ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦＴに対し異なる照射数密
度でのアニールも可能である。使用されるレーザについ
てもＸｅＣｌエキシマレーザに限らず、ＫｒＦ、ＡｒＦ
等の他エキシマレーザ、ＹＡＧレーザ等のパルスレーザ
についても使用可能である。
とく１０ショット／所の照射数密度で行っているが、照
射数密度を変えてアニールすることも可能であり、ｎ−
ｃｈ．ＴＦＴ、ｐ−ｃｈ．ＴＦＴに対し異なる照射数密
度でのアニールも可能である。使用されるレーザについ
てもＸｅＣｌエキシマレーザに限らず、ＫｒＦ、ＡｒＦ
等の他エキシマレーザ、ＹＡＧレーザ等のパルスレーザ
についても使用可能である。
【００２１】
【発明の効果】本発明により、薄膜集積回路を構成する
ＴＦＴのチャネル領域の独立した応力制御が可能とな
り、形成される集積回路の動作性能の向上、信頼性の向
上が実現されるという効果を有する。
ＴＦＴのチャネル領域の独立した応力制御が可能とな
り、形成される集積回路の動作性能の向上、信頼性の向
上が実現されるという効果を有する。
【図１】本発明の第１の実施例の薄膜集積回路を製造工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の第２の実施例の薄膜集積回路を示す概
略平面図である。
略平面図である。
【図３】ｐ−ｃｈ．ＴＦＴとｎ−ｃｈ．ＴＦＴについ
て、レーザ強度と移動度との関係を示す図である。
て、レーザ強度と移動度との関係を示す図である。
【図４】図３の実験に用いたＴＦＴを示す断面図であ
る。
る。
【図５】薄膜集積回路の例として液晶ディスプレイ用Ｔ
ＦＴ基板を示す図である。
ＦＴ基板を示す図である。
１ ガラス基板 ２ Ｓｉ基板 ３，１３ 遮光層 ４ エキシマレーザ ５ レーザアニールにより改質された領域 ６ 薄膜トランジスタ ６−１ ｎ−ｃｈ．ＴＦＴチャネル ６−２ ｎ+ Ｓｉ層 ６−３ Ａｌ電極 ６−４ ゲート電極 ６−５ ｐ+ Ｓｉ層 ６−６ ｐ−ｃｈ．ＴＦＴチャネル ７ 走査回路１ビットＰチャネルセル ８ 走査回路１ビットＮチャネルセル ９ シフトレジスタ出力 １０ 電源他 １１ ｎ−ｃｈ．ＴＦＴ領域 １２ ｐ−ｃｈ．ＴＦＴ領域 ３１ 駆動回路一体型液晶ディスプレイＴＦＴ基板 ３２ 画素領域 ３３ レーザ既照射領域 ３４ エキシマレーザ ３５ データ走査回路 ３６ ゲート走査回路
Claims (2)
- 【請求項１】ガラス基板上にｎチャネル型薄膜トランジ
スタとｐチャネル型薄膜トランジスタとを有する薄膜集
積回路において、前記ガラス基板上に堆積された半導体
薄膜のうち前記ｎチャネル型薄膜トランジスタのチャネ
ルとなる第１の半導体薄膜と前記ｐチャネル型薄膜トラ
ンジスタのチャネルとなる第２の半導体薄膜とは共に非
単結晶薄膜であり、かつ第１及び第２のそれぞれの半導
体薄膜を構成する結晶粒の平均径、及び非結晶成分量が
たがいに異なることを特徴とする薄膜集積回路。 - 【請求項２】前記ｎチャネル型薄膜トランジスタのチャ
ネルとなる第１の半導体薄膜と前記ｐチャネル型薄膜ト
ランジスタのチャネルとなる第２の半導体薄膜とは、た
がいに異なる強度のレーザ照射により形成された半導体
薄膜であることを特徴とする請求項１に記載の薄膜集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305349A JP2624223B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305349A JP2624223B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035934A Division JP2522470B2 (ja) | 1993-02-25 | 1993-02-25 | 薄膜集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242002A true JPH08242002A (ja) | 1996-09-17 |
| JP2624223B2 JP2624223B2 (ja) | 1997-06-25 |
Family
ID=17944048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305349A Expired - Lifetime JP2624223B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624223B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120467A (ja) * | 1986-11-10 | 1988-05-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01162376A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-11-24 JP JP7305349A patent/JP2624223B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120467A (ja) * | 1986-11-10 | 1988-05-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01162376A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624223B2 (ja) | 1997-06-25 |
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