JPH08242130A - オペレーショナル・トランスコンダクタンス増幅器 - Google Patents
オペレーショナル・トランスコンダクタンス増幅器Info
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- JPH08242130A JPH08242130A JP7354214A JP35421495A JPH08242130A JP H08242130 A JPH08242130 A JP H08242130A JP 7354214 A JP7354214 A JP 7354214A JP 35421495 A JP35421495 A JP 35421495A JP H08242130 A JPH08242130 A JP H08242130A
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- Japan
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- terminal
- transistor
- current
- reference voltage
- operational
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 良好な線形性を有するオペレーショナル・ト
ランスコンダクタンス増幅器を提供する。 【解決手段】 トランジスタＭ1 ，Ｍ2 と、演算増幅５
１を備えている。トランジスタＭ1 は、印加された入力
信号を出力電流に変換するものであり、一方の端子がグ
ランドに接続してあり、そのゲート端子に当該ＯＴＡの
入力電圧が印加されている。トランジスタＭ2 はトラン
ジスタＭ1 に流れる電流を出力するものであり、一方の
端子がトランジスタＭ1 の他方の端子に接続してあり、
他方の端子が電源に接続してある。演算増幅器５１は反
転入力端子がトランジスタＭ1 とトランジスタＭ2 の節
点に接続してあり、非反転入力端子が基準電圧発生手段
に接続してあり、出力端子がトランジスタＭ2 のゲート
端子に接続してある。
ランスコンダクタンス増幅器を提供する。 【解決手段】 トランジスタＭ1 ，Ｍ2 と、演算増幅５
１を備えている。トランジスタＭ1 は、印加された入力
信号を出力電流に変換するものであり、一方の端子がグ
ランドに接続してあり、そのゲート端子に当該ＯＴＡの
入力電圧が印加されている。トランジスタＭ2 はトラン
ジスタＭ1 に流れる電流を出力するものであり、一方の
端子がトランジスタＭ1 の他方の端子に接続してあり、
他方の端子が電源に接続してある。演算増幅器５１は反
転入力端子がトランジスタＭ1 とトランジスタＭ2 の節
点に接続してあり、非反転入力端子が基準電圧発生手段
に接続してあり、出力端子がトランジスタＭ2 のゲート
端子に接続してある。
Description
【０００１】
【発明の属する技術分野】本発明は、良好な線形性を有
するオペレーショナル・トランスコンダクタンス増幅器
に関する。
するオペレーショナル・トランスコンダクタンス増幅器
に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９４−３８４７４号（１
９９４年１２月２９日出願）の明細書の記載に基づくも
のであって、当該韓国特許出願の番号を参照することに
よって当該韓国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
の基礎たる韓国特許出願第１９９４−３８４７４号（１
９９４年１２月２９日出願）の明細書の記載に基づくも
のであって、当該韓国特許出願の番号を参照することに
よって当該韓国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。
【０００３】
【従来の技術】一般的に、電流モード・オペレーション
(Current-mode operation) は、高速動作のアナログ信
号処理において広く用いられている技術であり、この技
術は、特に、高速通信用ＩＣにおいて有用な技術となっ
ている。このような電流モード・オペレーションでは、
入力電圧を電流に変換させるオペレーショナル・トラン
スコンダクタンス増幅器（ＯＴＡ；Operational Transc
onductance Amplifier)が必須の構成要素になってい
る。
(Current-mode operation) は、高速動作のアナログ信
号処理において広く用いられている技術であり、この技
術は、特に、高速通信用ＩＣにおいて有用な技術となっ
ている。このような電流モード・オペレーションでは、
入力電圧を電流に変換させるオペレーショナル・トラン
スコンダクタンス増幅器（ＯＴＡ；Operational Transc
onductance Amplifier)が必須の構成要素になってい
る。
【０００４】図４はＯＴＡとコンデンサＣを利用した積
分器を示す。ここで、回路の入出力伝達関数は次のよう
に表される。
分器を示す。ここで、回路の入出力伝達関数は次のよう
に表される。
【０００５】
【数１】
【０００６】このように構成した積分器は、電流モード
・オペレーションを用いて、フィルタを構成したり、ア
ナログ信号処理システムをインプリメントするのに基本
的に用いられる。
・オペレーションを用いて、フィルタを構成したり、ア
ナログ信号処理システムをインプリメントするのに基本
的に用いられる。
【０００７】ＯＴＡの性能は種々のシステムにおいて、
そのシステムの性能を決定する重要な要素である。すな
わち、ＯＴＡの全ての機能、例えば、動作周波数と、線
形性と、入力信号レンジのような機能は、回路全体の性
能を決定する。このことに関連して、ＯＴＡの全機能を
改良する提案が行われている。
そのシステムの性能を決定する重要な要素である。すな
わち、ＯＴＡの全ての機能、例えば、動作周波数と、線
形性と、入力信号レンジのような機能は、回路全体の性
能を決定する。このことに関連して、ＯＴＡの全機能を
改良する提案が行われている。
【０００８】図５はＢＪＴ(bipolar junction transist
or) を用いた従来のＯＴＡを示す。このＯＴＡはＯＴＡ
の入力回路として差動対を有し、この差動対はエミッタ
を互いに接続した２つのＢＪＴ Ｑ1 ，Ｑ2 と、電流源
ＩB を有する。この差動対は、ＢＪＴに代えてＣＭＯＳ
ＦＥＴを用いることができる。ＣＭＯＳ ＦＥＴはソ
ースを互いに接続することになる。
or) を用いた従来のＯＴＡを示す。このＯＴＡはＯＴＡ
の入力回路として差動対を有し、この差動対はエミッタ
を互いに接続した２つのＢＪＴ Ｑ1 ，Ｑ2 と、電流源
ＩB を有する。この差動対は、ＢＪＴに代えてＣＭＯＳ
ＦＥＴを用いることができる。ＣＭＯＳ ＦＥＴはソ
ースを互いに接続することになる。
【０００９】ＢＪＴを用いた回路では、入力信号レンジ
を広くするため、図６に示すように、差動対のエミッタ
側に抵抗ＲE を挿入することができる。
を広くするため、図６に示すように、差動対のエミッタ
側に抵抗ＲE を挿入することができる。
【００１０】ＯＴＡを具現するために、ＣＭＯＳ ＦＥ
Ｔ工程においても、ＢＪＴ工程と同様に、差動対を用い
るのが一般的な技術である。ＣＭＯＳ ＦＥＴ工程で
は、ＢＪＴ工程における差動対よりも、入力信号レンジ
が広く、容易に調整可能であるが、入力信号レンジが制
限されるという問題点があった。
Ｔ工程においても、ＢＪＴ工程と同様に、差動対を用い
るのが一般的な技術である。ＣＭＯＳ ＦＥＴ工程で
は、ＢＪＴ工程における差動対よりも、入力信号レンジ
が広く、容易に調整可能であるが、入力信号レンジが制
限されるという問題点があった。
【００１１】このため、ＣＭＯＳ回路を用いて、線形性
が大きく、入力信号レンジが広いＯＴＡを具現するた
め、研究が緩みなく行われている。
が大きく、入力信号レンジが広いＯＴＡを具現するた
め、研究が緩みなく行われている。
【００１２】従来から提案されている他の代表的な回路
は、次の通りである。
は、次の通りである。
【００１３】ＭＯＳ ＦＥＴを用いたＯＴＡは、ＭＯＳ
ＦＥＴの使用領域によって大きく２つのタイプに分け
ることができる。
ＦＥＴの使用領域によって大きく２つのタイプに分け
ることができる。
【００１４】第１のタイプのＯＴＡは、ＭＯＳ ＦＥＴ
の飽和領域で用いて具現したものである。この場合、入
出力電圧−電流関係式が２次式であるものを主に利用し
ている。
の飽和領域で用いて具現したものである。この場合、入
出力電圧−電流関係式が２次式であるものを主に利用し
ている。
【００１５】第２のタイプのＯＴＡは、ＭＯＳ ＦＥＴ
の線形特性を示す線形領域(linearregion) の特性を利
用して具現したものである。
の線形特性を示す線形領域(linearregion) の特性を利
用して具現したものである。
【００１６】図７ないし図９は、ＭＯＳ ＦＥＴの飽和
領域を用いた従来のＯＴＡを示す。図７ないし図９にお
いて、Ｍ11ないしＭ14はＭＯＳ ＦＥＴであり、ＩB ，
ＩB1，ＩB2は電流源である。
領域を用いた従来のＯＴＡを示す。図７ないし図９にお
いて、Ｍ11ないしＭ14はＭＯＳ ＦＥＴであり、ＩB ，
ＩB1，ＩB2は電流源である。
【００１７】図７に示すＯＴＡは単に差動対を用いた例
である。入出力伝達関数は次のように表される。
である。入出力伝達関数は次のように表される。
【００１８】
【数２】
【００１９】ここで、βはＭＯＳ ＦＥＴの入出力トラ
ンスコンダクタンスである。
ンスコンダクタンスである。
【００２０】この式から分かるように、出力電流は入力
電圧とコンダクタンスで表されるが、入力信号が大きく
なると、出力信号の線形性が減少する。
電圧とコンダクタンスで表されるが、入力信号が大きく
なると、出力信号の線形性が減少する。
【００２１】図８に示すＯＴＡはＭＯＳ ＦＥＴが有す
る２次関数特性を利用した例である。図８に示すよう
に、ＯＴＡは２つのＭＯＳ ＦＥＴと、２つの電圧源が
用いられている。このような構造を有する代表的な回路
がＡＢ級の入力回路である。ここで、ＯＴＡは次のよう
な入出力伝達関数を有する。
る２次関数特性を利用した例である。図８に示すよう
に、ＯＴＡは２つのＭＯＳ ＦＥＴと、２つの電圧源が
用いられている。このような構造を有する代表的な回路
がＡＢ級の入力回路である。ここで、ＯＴＡは次のよう
な入出力伝達関数を有する。
【００２２】
【数３】Ｉ0 ＝Ｉ1 −Ｉ2 ＝４β（Ｖ1 −Ｖ2 ）・ＶK ここで、ＶK ＝Ｖoff −ＶT である。
【００２３】図９に示すＯＴＡは２つの差動対を用いた
例である。このように構成すると、１つの差動対が有す
る非線形性が除去され、線形性が増大される。このよう
に非線形性を除去するには、各差動対の有する素子のサ
イズと、流れる電流は、次の関係式を満足しなければな
らない。
例である。このように構成すると、１つの差動対が有す
る非線形性が除去され、線形性が増大される。このよう
に非線形性を除去するには、各差動対の有する素子のサ
イズと、流れる電流は、次の関係式を満足しなければな
らない。
【００２４】
【数４】
【００２５】ＯＴＡを具現する第２の方法として、線形
特性を有するＭＯＳ ＦＥＴの線形領域における特性を
利用する方法がある。ＯＴＡの２つの例を図１０および
図１１に示す。
特性を有するＭＯＳ ＦＥＴの線形領域における特性を
利用する方法がある。ＯＴＡの２つの例を図１０および
図１１に示す。
【００２６】図１０に示すＭＯＳ ＦＥＴＭ21，Ｍ
22は、それぞれ、電流源ＩB に接続してあり、飽和領域
で動作して入力信号をバッファリングし、バッファリン
グされた信号をソースに送る。
22は、それぞれ、電流源ＩB に接続してあり、飽和領域
で動作して入力信号をバッファリングし、バッファリン
グされた信号をソースに送る。
【００２７】そして、ＭＯＳ ＦＥＴＭ23，Ｍ24は、線
形領域で動作して、抵抗として活動し、２つのＭＯＳ
ＦＥＴＭ23，Ｍ24が相補的に作用して線形性を増大させ
る。
形領域で動作して、抵抗として活動し、２つのＭＯＳ
ＦＥＴＭ23，Ｍ24が相補的に作用して線形性を増大させ
る。
【００２８】図１１に示す４つのＭＯＳ ＦＥＴＭ25，
Ｍ26，Ｍ27，Ｍ28は、ＭＯＳ ＦＥＴＭ27，Ｍ28が電流
源ＩB に接続してあり、図１０に示すＯＴＡと同様に動
作し、線形の入出力伝達関数を有する。
Ｍ26，Ｍ27，Ｍ28は、ＭＯＳ ＦＥＴＭ27，Ｍ28が電流
源ＩB に接続してあり、図１０に示すＯＴＡと同様に動
作し、線形の入出力伝達関数を有する。
【００２９】しかし、上述した従来のＯＴＡは、一定の
線形性を保障するため、入力される信号のレンジが制限
される。入力信号レンジが制限されるので、回路全体の
信号の大きさが減少し、信号の入出力レンジが狭くな
り、さらに、信号対雑音比（S/N 比）が低下するという
問題点があった。
線形性を保障するため、入力される信号のレンジが制限
される。入力信号レンジが制限されるので、回路全体の
信号の大きさが減少し、信号の入出力レンジが狭くな
り、さらに、信号対雑音比（S/N 比）が低下するという
問題点があった。
【００３０】本発明の目的は、上記のような問題点を解
決し、演算増幅器とＭＯＳ ＦＥＴを用いて、入出力電
圧−電流関係が線形であり、入力電圧レンジが大きく、
線形性に優れたＯＴＡを提供することにある。
決し、演算増幅器とＭＯＳ ＦＥＴを用いて、入出力電
圧−電流関係が線形であり、入力電圧レンジが大きく、
線形性に優れたＯＴＡを提供することにある。
【００３１】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、印加された入力信号を出力電流に
変換するトランジスタであって、該トランジスタの一方
の端子をグランドに接続し、そのゲート端子に当該オペ
レーショナル・トランスコンダクタンス増幅器の入力信
号を印加させた第１トランジスタ（Ｍ1 ）と、該第１ト
ランジスタ（Ｍ1 ）に流れる電流を出力するトランジス
タであって、該トランジスタの一方の端子を前記第１ト
ランジスタ（Ｍ1 ）の他方の端子に接続し、他方の端子
を電源に接続した第２トランジスタ（Ｍ2 ）と、演算増
幅器であって、該演算増幅器の反転入力端子を前記第１
トランジスタ（Ｍ1 ）と前記第２トランジスタ（Ｍ2 ）
の節点に接続し、非反転入力端子を基準電圧発生手段に
接続し、出力端子を前記第２トランジスタ（Ｍ2 ）のゲ
ート端子に接続した演算増幅器とを備えたことを特徴と
する。
るために、本発明は、印加された入力信号を出力電流に
変換するトランジスタであって、該トランジスタの一方
の端子をグランドに接続し、そのゲート端子に当該オペ
レーショナル・トランスコンダクタンス増幅器の入力信
号を印加させた第１トランジスタ（Ｍ1 ）と、該第１ト
ランジスタ（Ｍ1 ）に流れる電流を出力するトランジス
タであって、該トランジスタの一方の端子を前記第１ト
ランジスタ（Ｍ1 ）の他方の端子に接続し、他方の端子
を電源に接続した第２トランジスタ（Ｍ2 ）と、演算増
幅器であって、該演算増幅器の反転入力端子を前記第１
トランジスタ（Ｍ1 ）と前記第２トランジスタ（Ｍ2 ）
の節点に接続し、非反転入力端子を基準電圧発生手段に
接続し、出力端子を前記第２トランジスタ（Ｍ2 ）のゲ
ート端子に接続した演算増幅器とを備えたことを特徴と
する。
【００３２】本発明は、電流をグランドにパスさせる電
流パス手段に一方の端子を接続し、ゲート端子に当該オ
ペレーショナル・トランスコンダクタンス増幅器の入力
信号を印加させた第１トランジスタ（Ｍ71）と、一方の
端子を前記第１トランジスタ（Ｍ71）の他方の端子に接
続し、他方の端子を電源に接続した第２トランジスタ
（Ｍ2 ）と、反転入力端子を前記第１トランジスタ（Ｍ
71）および前記第２トランジスタ（Ｍ72）の節点に接続
し、非反転入力端子を基準電圧発生手段に接続し、出力
端子を前記第２トランジスタ（Ｍ72）のゲート端子に接
続した第１演算増幅器と、電流をグランドにパスさせる
電流パス手段に一方の端子を接続し、ゲート端子に当該
オペレーショナル・トランスコンダクタンス増幅器の入
力信号を印加させた第３トランジスタ（Ｍ73）と、一方
の端子を前記第３トランジスタ（Ｍ73）の他方の端子に
接続し、他方の端子を電源に接続した第４トランジスタ
（Ｍ74）と、反転入力端子を前記第３トランジスタ（Ｍ
73）と前記第４トランジスタ（Ｍ74）の節点に接続し、
非反転入力端子を基準電圧発生手段に接続し、出力端子
を前記第４トランジスタ（Ｍ74）のゲート端子に接続し
た第２演算増幅器と、前記第１および第２演算増幅器の
非反転入力端子に接続した、基準電圧を発生する基準電
圧発生器とを備えたことを特徴とする。
流パス手段に一方の端子を接続し、ゲート端子に当該オ
ペレーショナル・トランスコンダクタンス増幅器の入力
信号を印加させた第１トランジスタ（Ｍ71）と、一方の
端子を前記第１トランジスタ（Ｍ71）の他方の端子に接
続し、他方の端子を電源に接続した第２トランジスタ
（Ｍ2 ）と、反転入力端子を前記第１トランジスタ（Ｍ
71）および前記第２トランジスタ（Ｍ72）の節点に接続
し、非反転入力端子を基準電圧発生手段に接続し、出力
端子を前記第２トランジスタ（Ｍ72）のゲート端子に接
続した第１演算増幅器と、電流をグランドにパスさせる
電流パス手段に一方の端子を接続し、ゲート端子に当該
オペレーショナル・トランスコンダクタンス増幅器の入
力信号を印加させた第３トランジスタ（Ｍ73）と、一方
の端子を前記第３トランジスタ（Ｍ73）の他方の端子に
接続し、他方の端子を電源に接続した第４トランジスタ
（Ｍ74）と、反転入力端子を前記第３トランジスタ（Ｍ
73）と前記第４トランジスタ（Ｍ74）の節点に接続し、
非反転入力端子を基準電圧発生手段に接続し、出力端子
を前記第４トランジスタ（Ｍ74）のゲート端子に接続し
た第２演算増幅器と、前記第１および第２演算増幅器の
非反転入力端子に接続した、基準電圧を発生する基準電
圧発生器とを備えたことを特徴とする。
【００３３】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。
の実施の形態を詳細に説明する。
【００３４】図１は本発明の実施の形態を示す。ＯＴＡ
は第１および第２ＭＯＳ ＦＥＴＭ1 ，Ｍ2 と、演算増
幅器５１を有する。第１ＭＯＳ ＦＥＴＭ1 のドレイン
と第２ＭＯＳ ＦＥＴＭ2 のソースを接続し、第１ＭＯ
Ｓ ＦＥＴＭ1 のソースをグランドに接続し、そのゲー
トにはＯＴＡの入力電圧が印加されており、第２ＭＯＳ
ＦＥＴＭ2 のドレインを電源に接続してある。演算増
幅器５１は、その反転入力端子と第１、第２ＭＯＳ Ｆ
ＥＴＭ1 ，Ｍ2 の節点とが接続してあり、非反転入力端
子が基準電圧源に接続してあり、出力端子が第２ＭＯＳ
ＦＥＴＭ2 のゲートに接続してある。
は第１および第２ＭＯＳ ＦＥＴＭ1 ，Ｍ2 と、演算増
幅器５１を有する。第１ＭＯＳ ＦＥＴＭ1 のドレイン
と第２ＭＯＳ ＦＥＴＭ2 のソースを接続し、第１ＭＯ
Ｓ ＦＥＴＭ1 のソースをグランドに接続し、そのゲー
トにはＯＴＡの入力電圧が印加されており、第２ＭＯＳ
ＦＥＴＭ2 のドレインを電源に接続してある。演算増
幅器５１は、その反転入力端子と第１、第２ＭＯＳ Ｆ
ＥＴＭ1 ，Ｍ2 の節点とが接続してあり、非反転入力端
子が基準電圧源に接続してあり、出力端子が第２ＭＯＳ
ＦＥＴＭ2 のゲートに接続してある。
【００３５】第１ＭＯＳ ＦＥＴＭ1 は入力電圧と出力
電流との関係が線形の線形領域で動作し、入力信号を出
力電流に変換するトランスコンダクタとして活動する。
第２ＭＯＳ ＦＥＴＭ2 は飽和領域で動作し、演算増幅
器５１と協働して、負帰還ループを形成している。この
負帰還ループにより、第２ＭＯＳ ＦＥＴＭ2 は第１Ｍ
ＯＳ ＦＥＴＭ1 を介して電流を流す。ここで、第１Ｍ
ＯＳ ＦＥＴＭ1 のドレイン電圧は、演算増幅器の非反
転入力端子＋の基準電圧Ｖref と同一である。
電流との関係が線形の線形領域で動作し、入力信号を出
力電流に変換するトランスコンダクタとして活動する。
第２ＭＯＳ ＦＥＴＭ2 は飽和領域で動作し、演算増幅
器５１と協働して、負帰還ループを形成している。この
負帰還ループにより、第２ＭＯＳ ＦＥＴＭ2 は第１Ｍ
ＯＳ ＦＥＴＭ1 を介して電流を流す。ここで、第１Ｍ
ＯＳ ＦＥＴＭ1 のドレイン電圧は、演算増幅器の非反
転入力端子＋の基準電圧Ｖref と同一である。
【００３６】このＯＴＡの入出力電圧−電流特性は次の
ように表される。
ように表される。
【００３７】
【数５】
【００３８】この関係式において、基準電圧Ｖref が入
力電圧に関係なく常に一定である場合は、出力電流は入
力電圧に対し１次式で表さる。その結果、入出力関係は
線形になる。
力電圧に関係なく常に一定である場合は、出力電流は入
力電圧に対し１次式で表さる。その結果、入出力関係は
線形になる。
【００３９】図１の基準電圧源は図２に示す回路構成で
実現されている。ＭＯＳ ＦＥＴＭ3 のソースとＭＯＳ
ＦＥＴＭ4 のドレインが接続してあり、ＭＯＳ ＦＥ
ＴＭ3 のドレインが電流源ＩB に接続してあり、そのド
レインとゲートが接続してあり、ＭＯＳ ＦＥＴＭ3 ，
Ｍ4 のゲートどうしが接続してあり、ＭＯＳ ＦＥＴＭ
4 のソースがグランドに接続してある。ＭＯＳ ＦＥＴ
Ｍ3 ，Ｍ4 の節点から基準電圧Ｖref が出力される。
実現されている。ＭＯＳ ＦＥＴＭ3 のソースとＭＯＳ
ＦＥＴＭ4 のドレインが接続してあり、ＭＯＳ ＦＥ
ＴＭ3 のドレインが電流源ＩB に接続してあり、そのド
レインとゲートが接続してあり、ＭＯＳ ＦＥＴＭ3 ，
Ｍ4 のゲートどうしが接続してあり、ＭＯＳ ＦＥＴＭ
4 のソースがグランドに接続してある。ＭＯＳ ＦＥＴ
Ｍ3 ，Ｍ4 の節点から基準電圧Ｖref が出力される。
【００４０】図６に示すＭＯＳ ＦＥＴＭ3 は飽和領域
で動作し、ＭＯＳ ＦＥＴＭ4 は線形領域で動作するの
で、各関係式は次のようになる。
で動作し、ＭＯＳ ＦＥＴＭ4 は線形領域で動作するの
で、各関係式は次のようになる。
【００４１】
【数６】
【００４２】ここで、Ｗ1 ，Ｗ2 はＭＯＳ ＦＥＴＭ
3 ，Ｍ4 のチャンネル幅であり、Ｌはチャンネルの長さ
である。２つのＭＯＳ ＦＥＴＭ3 ，Ｍ4 のチャンネル
の長さは同一と仮定する。Ｋp はＭＯＳ ＦＥＴＭ3 ，
Ｍ4 のトランスコンダクタンス・パラメータである。
3 ，Ｍ4 のチャンネル幅であり、Ｌはチャンネルの長さ
である。２つのＭＯＳ ＦＥＴＭ3 ，Ｍ4 のチャンネル
の長さは同一と仮定する。Ｋp はＭＯＳ ＦＥＴＭ3 ，
Ｍ4 のトランスコンダクタンス・パラメータである。
【００４３】トランジスタＭ3 のゲートとソース間の電
圧は、次のようになる。
圧は、次のようになる。
【００４４】
【数７】
【００４５】従って、基準電圧源の電圧は次のように表
される。
される。
【００４６】
【数８】
【００４７】図３は、図１および図２に示す回路を用い
た、本発明に係るＯＴＡの全体構成を示す。図３におい
て、参照符号Ｍ71ないしＭ88はＭＯＳ ＦＥＴ、５５は
基準電圧源、５２，５３は演算増幅器、５６はカレント
ミラー回路である。
た、本発明に係るＯＴＡの全体構成を示す。図３におい
て、参照符号Ｍ71ないしＭ88はＭＯＳ ＦＥＴ、５５は
基準電圧源、５２，５３は演算増幅器、５６はカレント
ミラー回路である。
【００４８】図３のＯＴＡは、２つの演算増幅器５２，
５３と、１つの基準電圧源５５を含む。
５３と、１つの基準電圧源５５を含む。
【００４９】より詳細に説明すると、入力ＭＯＳ ＦＥ
ＴＭ71，Ｍ73は入力電圧を電流に変換し、線形領域で動
作する。ＭＯＳ ＦＥＴＭ72，Ｍ74は、入力ＭＯＳ Ｆ
ＥＴＭ71，Ｍ73とそれぞれカスコード接続してあり、電
流に変換された信号を各トランジスタの出力に伝える。
ＴＭ71，Ｍ73は入力電圧を電流に変換し、線形領域で動
作する。ＭＯＳ ＦＥＴＭ72，Ｍ74は、入力ＭＯＳ Ｆ
ＥＴＭ71，Ｍ73とそれぞれカスコード接続してあり、電
流に変換された信号を各トランジスタの出力に伝える。
【００５０】演算増幅器５２は差動対を形成するＭＯＳ
ＦＥＴＭ75，Ｍ76を含み、この差動対は第１入力信号
に対して動作する。演算増幅器５３は差動対を形成する
ＭＯＳ ＦＥＴＭ77，Ｍ78を含み、第２入力信号に対し
て動作する。基準電圧源５５はトランジスタＭ79，Ｍ80
を含み、基準電圧を演算増幅器５２，５３に供給する。
基準電圧は、ＭＯＳ ＦＥＴＭ79，Ｍ80のサイズと流れ
る電流により決定される。入力トランジスタＭ71，Ｍ73
のドレイン−ソース間電圧は、基準電圧源５５からの基
準電圧により決定される。
ＦＥＴＭ75，Ｍ76を含み、この差動対は第１入力信号
に対して動作する。演算増幅器５３は差動対を形成する
ＭＯＳ ＦＥＴＭ77，Ｍ78を含み、第２入力信号に対し
て動作する。基準電圧源５５はトランジスタＭ79，Ｍ80
を含み、基準電圧を演算増幅器５２，５３に供給する。
基準電圧は、ＭＯＳ ＦＥＴＭ79，Ｍ80のサイズと流れ
る電流により決定される。入力トランジスタＭ71，Ｍ73
のドレイン−ソース間電圧は、基準電圧源５５からの基
準電圧により決定される。
【００５１】トランスコンダクタンスは入力ＭＯＳ Ｆ
ＥＴＭ71，Ｍ73のサイズとドレイン−ソース間電圧によ
り決定される。入力ＭＯＳ ＦＥＴＭ71，Ｍ73のドレイ
ン−ソース間電圧は次のように表される。
ＥＴＭ71，Ｍ73のサイズとドレイン−ソース間電圧によ
り決定される。入力ＭＯＳ ＦＥＴＭ71，Ｍ73のドレイ
ン−ソース間電圧は次のように表される。
【００５２】
【数９】
【００５３】従って、各入力ＭＯＳ ＦＥＴＭ71，Ｍ73
に流れる電流は次のように表される。
に流れる電流は次のように表される。
【００５４】
【数１０】
【００５５】ここで、２つの入力ＭＯＳ ＦＥＴＭ71，
Ｍ73のサイズは同一であり、ドレイン−ソース間電圧が
同一であると仮定した場合、その回路の出力電流は次の
ように表される。
Ｍ73のサイズは同一であり、ドレイン−ソース間電圧が
同一であると仮定した場合、その回路の出力電流は次の
ように表される。
【００５６】
【数１１】
【００５７】上記式から分かるように、入出力トランス
コンダクタンスは、極めて線形な電流関係を有する。こ
こで、そのコンダクタンスはＶDS1 に従って調節可能で
ある。
コンダクタンスは、極めて線形な電流関係を有する。こ
こで、そのコンダクタンスはＶDS1 に従って調節可能で
ある。
【００５８】本回路の入力電圧レンジは、入力ＭＯＳ
ＦＥＴＭ71，Ｍ73の線形領域での動作範囲により規定さ
れる。その結果、入力電圧レンジは入力ＭＯＳ ＦＥＴ
のゲート−ソース間電圧により決定され、入力電圧のピ
ーク・ツー・ピークのレンジは次のように表される。
ＦＥＴＭ71，Ｍ73の線形領域での動作範囲により規定さ
れる。その結果、入力電圧レンジは入力ＭＯＳ ＦＥＴ
のゲート−ソース間電圧により決定され、入力電圧のピ
ーク・ツー・ピークのレンジは次のように表される。
【００５９】
【数１２】Ｖin(p-p) ＝４・（ＶGD1 −ＶTa） 一般的に、飽和領域を利用して構成するＯＴＡの入力信
号レンジは、本回路の入力信号レンジより約１／２ほど
小さくなる。
号レンジは、本回路の入力信号レンジより約１／２ほど
小さくなる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ＯＴＡは、入出力電圧−電
流関係が線形であるのみならず、入力電圧レンジが広く
なり、良好な線形特性を有することができる。
上記のように構成したので、ＯＴＡは、入出力電圧−電
流関係が線形であるのみならず、入力電圧レンジが広く
なり、良好な線形特性を有することができる。
【図１】本発明の実施の形態に係る基本回路図である。
【図２】本発明の実施の形態に係る基準電圧源を示す回
路図である。
路図である。
【図３】本発明の実施の形態に係るＯＴＡの全体回路図
である。
である。
【図４】ＯＴＡとコンデンサを利用した積分器回路を示
す図である。
す図である。
【図５】ＢＪＴを利用した従来のＯＴＡを示す回路図で
ある。
ある。
【図６】ＭＯＳ ＦＥＴを利用した従来のＯＴＡを示す
回路図である。
回路図である。
【図７】ＭＯＳ ＦＥＴの飽和領域を利用した従来のＯ
ＴＡを示す回路図である。
ＴＡを示す回路図である。
【図８】ＭＯＳ ＦＥＴの飽和領域を利用した従来のＯ
ＴＡを示す回路図である。
ＴＡを示す回路図である。
【図９】ＭＯＳ ＦＥＴの飽和領域を利用した従来のＯ
ＴＡを示す回路図である。
ＴＡを示す回路図である。
【図１０】ＭＯＳ ＦＥＴを用いた従来のＯＴＡを示す
回路図である。
回路図である。
【図１１】ＭＯＳ ＦＥＴを用いた従来のＯＴＡを示す
回路図である。
回路図である。
Ｍ1 〜Ｍ4 ，Ｍ71〜Ｍ88 ＭＯＳ ＦＥＴ ５１〜５３ 演算増幅器 ５５ 基準電圧源 ５６ カレントミラー回路
Claims (4)
- 【請求項１】 印加された入力信号を出力電流に変換す
るトランジスタであって、該トランジスタの一方の端子
をグランドに接続し、そのゲート端子に当該オペレーシ
ョナル・トランスコンダクタンス増幅器の入力信号を印
加させた第１トランジスタ（Ｍ1 ）と、 該第１トランジスタ（Ｍ1 ）に流れる電流を出力するト
ランジスタであって、該トランジスタの一方の端子を前
記第１トランジスタ（Ｍ1 ）の他方の端子に接続し、他
方の端子を電源に接続した第２トランジスタ（Ｍ2 ）
と、 演算増幅器であって、該演算増幅器の反転入力端子を前
記第１トランジスタ（Ｍ1 ）と前記第２トランジスタ
（Ｍ2 ）の節点に接続し、非反転入力端子を基準電圧発
生手段に接続し、出力端子を前記第２トランジスタ（Ｍ
2 ）のゲート端子に接続した演算増幅器とを備えたこと
を特徴とするオペレーショナル・トランスコンダクタン
ス増幅器。 - 【請求項２】 請求項１において、前記基準電圧発生手
段は、電流源（ＩB）と第３トランジスタ（Ｍ3 ）とを
直列接続するとともに、第３トランジスタ（Ｍ3 ）と他
方の端子と第４トランジスタ（Ｍ4 ）の一方の端子とを
接続し、該第４トランジスタ（Ｍ4 ）の他方の端子をグ
ランドに接続し、前記電流源（ＩB ）と前記第３トラン
ジスタ（Ｍ3 ）の節点と前記第３および第４トランジス
タの各ゲートを接続してなることを特徴とするオペレー
ショナル・トランスコンダクタンス増幅器。 - 【請求項３】 電流をグランドにパスさせる電流パス手
段に一方の端子を接続し、ゲート端子に当該オペレーシ
ョナル・トランスコンダクタンス増幅器の入力信号を印
加させた第１トランジスタ（Ｍ71）と、 一方の端子を前記第１トランジスタ（Ｍ71）の他方の端
子に接続し、他方の端子を電源に接続した第２トランジ
スタ（Ｍ2 ）と、 反転入力端子を前記第１トランジスタ（Ｍ71）および前
記第２トランジスタ（Ｍ72）の節点に接続し、非反転入
力端子を基準電圧発生手段に接続し、出力端子を前記第
２トランジスタ（Ｍ72）のゲート端子に接続した第１演
算増幅器と、 電流をグランドにパスさせる電流パス手段に一方の端子
を接続し、ゲート端子に当該オペレーショナル・トラン
スコンダクタンス増幅器の入力信号を印加させた第３ト
ランジスタ（Ｍ73）と、 一方の端子を前記第３トランジスタ（Ｍ73）の他方の端
子に接続し、他方の端子を電源に接続した第４トランジ
スタ（Ｍ74）と、 反転入力端子を前記第３トランジスタ（Ｍ73）と前記第
４トランジスタ（Ｍ74）の節点に接続し、非反転入力端
子を基準電圧発生手段に接続し、出力端子を前記第４ト
ランジスタ（Ｍ74）のゲート端子に接続した第２演算増
幅器と、 前記第１および第２演算増幅器の非反転入力端子に接続
した、基準電圧を発生する基準電圧発生器とを備えたこ
とを特徴とするオペレーショナル・トランスコンダクタ
ンス増幅器。 - 【請求項４】 請求項３において、前記第１および第２
演算増幅器と、基準電圧発生器を、前記電源とグランド
に接続するためのカレントミラー回路をさらに備えたこ
とを特徴とするオペレーショナル・トランスコンダクタ
ンス増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-38474 | 1994-12-29 | ||
| KR1019940038474A KR960027254A (ko) | 1994-12-29 | 1994-12-29 | 선형성이 양호한 오퍼레이션널 트랜스콘덕턴스 증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242130A true JPH08242130A (ja) | 1996-09-17 |
| JP2783776B2 JP2783776B2 (ja) | 1998-08-06 |
Family
ID=19404700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7354214A Expired - Lifetime JP2783776B2 (ja) | 1994-12-29 | 1995-12-29 | オペレーショナル・トランスコンダクタンス増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5703534A (ja) |
| JP (1) | JP2783776B2 (ja) |
| KR (1) | KR960027254A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150333A (ja) * | 1996-11-18 | 1998-06-02 | Toshiba Corp | 電圧変換回路及び差動差分増幅器 |
| JP2002232239A (ja) * | 2001-02-01 | 2002-08-16 | Akita Kaihatsu Center Ard:Kk | 演算増幅器 |
| JP2003110373A (ja) * | 2001-09-28 | 2003-04-11 | Seiko Instruments Inc | 増幅回路 |
| JP2006166076A (ja) * | 2004-12-08 | 2006-06-22 | Fuji Electric Holdings Co Ltd | 演算増幅回路および積分器 |
| US7768349B2 (en) | 2006-08-21 | 2010-08-03 | Asahi Kasei Emd Corporation | Transconductance amplifier |
| US7847635B2 (en) | 2006-08-28 | 2010-12-07 | Asahi Kasei Emd Corporation | Transconductance amplifier |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583037A (en) * | 1984-08-23 | 1986-04-15 | At&T Bell Laboratories | High swing CMOS cascode current mirror |
-
1994
- 1994-12-29 KR KR1019940038474A patent/KR960027254A/ko not_active Ceased
-
1995
- 1995-12-28 US US08/579,952 patent/US5703534A/en not_active Expired - Lifetime
- 1995-12-29 JP JP7354214A patent/JP2783776B2/ja not_active Expired - Lifetime
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| US12316282B2 (en) | 2019-08-30 | 2025-05-27 | Sanechips Technology Co., Ltd. | Compensation circuit and chip, method, apparatus, storage medium, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2783776B2 (ja) | 1998-08-06 |
| US5703534A (en) | 1997-12-30 |
| KR960027254A (ko) | 1996-07-22 |
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