JPH02206210A - コモンベース方式のソース駆動式差動増幅器 - Google Patents
コモンベース方式のソース駆動式差動増幅器Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、低ノイズであること、入力バイアス電流が小
さいこと、及び高速であることを兼ね備えたモノリシッ
ク形増幅器に関する。
さいこと、及び高速であることを兼ね備えたモノリシッ
ク形増幅器に関する。
（従来の技術及び発明が解決しようとする課題）低ノイ
ズで入力バイアス電流が小さく、しかも高速で動作する
「理想的」な演算増幅器の性能に、より近付いた性能を
備えたモノリシック形演算増幅器が望まれている。ＦＥ
Ｔ （電界効果トランジスタ）入力デバイスは、望まれ
ているところの、バイアス電流が小さいということを達
成するものであるが、しかしながら従来のモノリシック
ＩＣの製造工程を用いて製作したＦＥＴは、比較的低帯
域幅のものとなっている。従来の回路トポロジーを用い
ることによって、低ノイズという性質と高速であるとい
う性質とのいずれか一方を備えたＦＥＴ入力増幅器を構
成することは可能となっていたが、しかしながら、それ
らの両方の性質を兼ね備えたものを構成することは可能
でなかった。入力ＦＥＴが利得段に用いられる場合には
。
ズで入力バイアス電流が小さく、しかも高速で動作する
「理想的」な演算増幅器の性能に、より近付いた性能を
備えたモノリシック形演算増幅器が望まれている。ＦＥ
Ｔ （電界効果トランジスタ）入力デバイスは、望まれ
ているところの、バイアス電流が小さいということを達
成するものであるが、しかしながら従来のモノリシック
ＩＣの製造工程を用いて製作したＦＥＴは、比較的低帯
域幅のものとなっている。従来の回路トポロジーを用い
ることによって、低ノイズという性質と高速であるとい
う性質とのいずれか一方を備えたＦＥＴ入力増幅器を構
成することは可能となっていたが、しかしながら、それ
らの両方の性質を兼ね備えたものを構成することは可能
でなかった。入力ＦＥＴが利得段に用いられる場合には
。
低ノイズ動作は可能となるが、その動作速度が甚だしく
制約されることになる。また入力ＦＥＴがバイポーラ・
トランジスタから成る利得段の「前に」設けられた電圧
フォロワとして用いられる場合には、高速動作は可能と
なるが、それと共にノイズがより高いものとなる０本発
明の回路は、先行技術に係るそれらの両方の種類のＦＥ
Ｔ入力増幅器の特徴である。極めて良好な低ノイズ性と
高速性とを、兼ね備えたものを提供するものである。
制約されることになる。また入力ＦＥＴがバイポーラ・
トランジスタから成る利得段の「前に」設けられた電圧
フォロワとして用いられる場合には、高速動作は可能と
なるが、それと共にノイズがより高いものとなる０本発
明の回路は、先行技術に係るそれらの両方の種類のＦＥ
Ｔ入力増幅器の特徴である。極めて良好な低ノイズ性と
高速性とを、兼ね備えたものを提供するものである。
第１図は、ノイズを大幅に低減して信号−雑音比を大幅
に向上するように設計された、−船釣な先行技術に係る
増幅器を示している。この第１図の回路においては、Ｐ
チャネル形入力ＪＦＥＴＩ及び２の幅対長さの幾何学形
状比が、大きくされており、典型的な一例としては約８
０とされている。電流源２０によって発生される電流Ｉ
は典型的な一例としては約４００マイクロアンペアであ
る。
に向上するように設計された、−船釣な先行技術に係る
増幅器を示している。この第１図の回路においては、Ｐ
チャネル形入力ＪＦＥＴＩ及び２の幅対長さの幾何学形
状比が、大きくされており、典型的な一例としては約８
０とされている。電流源２０によって発生される電流Ｉ
は典型的な一例としては約４００マイクロアンペアであ
る。
当業者には周知の如く、ＪＦＥＴ（接合形電界効果トラ
ンジスタ）のＧｍを増大させればノイズ性能が改善され
る。特定のある製造工程が採用され、またＪＦＥＴのチ
ャネル長さが特定のある長さとされる場合に、Ｇｍを増
大させる方法には２つある。その１つはＪＦＥＴのチャ
ネル幅を広げる方法である。またもう１つは、ドレイン
−ソース電流を増加させる方法である。ドレイン−ソー
ス電流を増加させることによってＧｍを増大させる方法
は、実際的ではないことがしばしばある。ＪＦＥＴに発
生する理論電圧ノイズは、１ ／ Ｓ ＱＲＴ （Ｇ
ｍ）に比例する。従ッテ、低ノイズ動作はＧｍを増大さ
せることによって達成される。Ｇｍを増大させることに
よって更に、他のノイズ発生源からの影響を低下させる
という効果も得られる０例えば、演算増幅器３がその再
入力端子に差動的ノイズを受取ったときには、そのノイ
ズによって抵抗器４及び５の両側に信号ノイズ電圧が印
加され、更にそれにより、信号ノイズ電流がＪＦＥＴＩ
及び２に流れることになる。
ンジスタ）のＧｍを増大させればノイズ性能が改善され
る。特定のある製造工程が採用され、またＪＦＥＴのチ
ャネル長さが特定のある長さとされる場合に、Ｇｍを増
大させる方法には２つある。その１つはＪＦＥＴのチャ
ネル幅を広げる方法である。またもう１つは、ドレイン
−ソース電流を増加させる方法である。ドレイン−ソー
ス電流を増加させることによってＧｍを増大させる方法
は、実際的ではないことがしばしばある。ＪＦＥＴに発
生する理論電圧ノイズは、１ ／ Ｓ ＱＲＴ （Ｇ
ｍ）に比例する。従ッテ、低ノイズ動作はＧｍを増大さ
せることによって達成される。Ｇｍを増大させることに
よって更に、他のノイズ発生源からの影響を低下させる
という効果も得られる０例えば、演算増幅器３がその再
入力端子に差動的ノイズを受取ったときには、そのノイ
ズによって抵抗器４及び５の両側に信号ノイズ電圧が印
加され、更にそれにより、信号ノイズ電流がＪＦＥＴＩ
及び２に流れることになる。
ＪＦＥＴＩ及び２のＧｍが増大すれば、ＡＶＩＮによっ
て補償しなければならないノイズ信号の量は減少する（
ＡＶＩＮはＶＩＮ・−ＶＩＮ−ニ等シイ）。
て補償しなければならないノイズ信号の量は減少する（
ＡＶＩＮはＶＩＮ・−ＶＩＮ−ニ等シイ）。
従って、そのようなノイズ発生源からの影響は、Ｇｍを
増大させることによって低下させることができるのであ
る。
増大させることによって低下させることができるのであ
る。
ＪＦＥＴのチャネル幅を広いものとすることによって得
られる大きな相互コンダクタンスＧｍはノイズ参レベル
を低下させるが、それと共に動作速度も低下させる。そ
の原因は、チャネル幅が広ければ、それによって、入力
導体１６及び１７と夫々ドレイン導体１８及び１９との
間の、夫々のゲート−ドレイン間容量ｃｅｏが大きくな
るからである。また更に「ミラー増倍」効果によって、
それらの容量ＣＧＤは夫々、差動増幅器の２つの「半体
」の利得倍の大きさになる。
られる大きな相互コンダクタンスＧｍはノイズ参レベル
を低下させるが、それと共に動作速度も低下させる。そ
の原因は、チャネル幅が広ければ、それによって、入力
導体１６及び１７と夫々ドレイン導体１８及び１９との
間の、夫々のゲート−ドレイン間容量ｃｅｏが大きくな
るからである。また更に「ミラー増倍」効果によって、
それらの容量ＣＧＤは夫々、差動増幅器の２つの「半体
」の利得倍の大きさになる。
低ノイズのＪ ＦＥＴはそのＣＧＤ容量が大きく、しか
も、そのｃｅｏ容量がミラー増倍されるため、その結果
、第１図の回路は高帯域幅を要求される用途に用いるに
は不適当なものとなっている。大きなＣＧＤは位相のシ
フトをもたらし、そのことが大きな補償用コンデンサの
使用を余儀なくさせ、更にそれがスリュー・レートを低
下させることになる。
も、そのｃｅｏ容量がミラー増倍されるため、その結果
、第１図の回路は高帯域幅を要求される用途に用いるに
は不適当なものとなっている。大きなＣＧＤは位相のシ
フトをもたらし、そのことが大きな補償用コンデンサの
使用を余儀なくさせ、更にそれがスリュー・レートを低
下させることになる。
第２図は、別の典型的な先行技術に係る演算増幅器であ
って、高速性を備えるように設計された演算項ｍ塁を示
している。ただし、この回路は信号−雑音比が低いとい
う性質を持っている。
って、高速性を備えるように設計された演算項ｍ塁を示
している。ただし、この回路は信号−雑音比が低いとい
う性質を持っている。
第１図における、ミラー・フィードバック容量ｃ６Ｄに
よる、性能を劣化させるという影響は、この第２図の回
路においては、第１図の反転段１．４及び２．５に代え
てソース・フォロワｌ、２２及び２．２３を用いること
によって回避されている。これによって回避できるわけ
は、それらのンースΦフォロワ１．２２及び２，２３が
、ベース−コレクタ間寄生容量が非常に小さい、一対の
、エミッタ結合されたＰＮＰバイポーラ・トランジスタ
６及び７を駆動するようにしているからである。従って
第２図の回路は、高帯域幅で速やかにセトリングを行な
えるものとなっているが、ただし高ノイズであるという
欠点を持っている。
よる、性能を劣化させるという影響は、この第２図の回
路においては、第１図の反転段１．４及び２．５に代え
てソース・フォロワｌ、２２及び２．２３を用いること
によって回避されている。これによって回避できるわけ
は、それらのンースΦフォロワ１．２２及び２，２３が
、ベース−コレクタ間寄生容量が非常に小さい、一対の
、エミッタ結合されたＰＮＰバイポーラ・トランジスタ
６及び７を駆動するようにしているからである。従って
第２図の回路は、高帯域幅で速やかにセトリングを行な
えるものとなっているが、ただし高ノイズであるという
欠点を持っている。
この高ノイズであるということの原因は、入力ＪＦＥＴ
Ｉ及び２におけるノイズに更に、抵抗器６Ａと７Ａ、並
びにトランジスタ６と７におけるノイズが加わることに
ある。そのようなノイズの分だけ、第１図の回路に存在
しているノイズより多くなるのである。第２図の回路は
更に、３つの電流源２２．２３、及び２４を使用してい
るために電力消費量も大きくなっている。
Ｉ及び２におけるノイズに更に、抵抗器６Ａと７Ａ、並
びにトランジスタ６と７におけるノイズが加わることに
ある。そのようなノイズの分だけ、第１図の回路に存在
しているノイズより多くなるのである。第２図の回路は
更に、３つの電流源２２．２３、及び２４を使用してい
るために電力消費量も大きくなっている。
エミッタ逆再生抵抗器６Ａ及び７Ａがトランジスタ６及
び７のエミッタに直列に接続して用いられているのは、
高速動作を達成するために必要な回路の利得の低減と補
償用コンデンサの大きさの減縮とのために、それが必要
だからである。斯かる逆再生抵抗器は、入力１６及び１
７に起因する電圧ノイズ・レベルに、抵抗性の熱ノイズ
を付加している。
び７のエミッタに直列に接続して用いられているのは、
高速動作を達成するために必要な回路の利得の低減と補
償用コンデンサの大きさの減縮とのために、それが必要
だからである。斯かる逆再生抵抗器は、入力１６及び１
７に起因する電圧ノイズ・レベルに、抵抗性の熱ノイズ
を付加している。
従って本発明の目的は、高速で低ノイズの増幅器を提供
することにある。
することにある。
本発明の別の目的は、差分信号経路内へ様々なノイズ電
圧が導入されるのを回避するようにしだ差動増幅器等を
提供することにある。
圧が導入されるのを回避するようにしだ差動増幅器等を
提供することにある。
本発明の更に別の目的は、差動増幅器の一対の入力電界
効果トランジスタを、差動的に接続された一対のバイポ
ーラ・トランジスタに、信号経路内へノイズを導入する
ことのないようにして接続するための方法を提供するこ
とにある。
効果トランジスタを、差動的に接続された一対のバイポ
ーラ・トランジスタに、信号経路内へノイズを導入する
ことのないようにして接続するための方法を提供するこ
とにある。
（課題を解決するための手段）
要約して、且つその一実施例に即して述べるならば１本
発明は、バイアス回路が差分信号経路内へノイズ電流を
供給することを防止するようにした。高速動作と低ノイ
ズ動作との両方を達成する増幅器回路を提供するもので
ある。コモンベース方式のバイポーラ差動段が、一対の
ＪＦＥＴ入力デバイスから信号を受取るようになってい
る。更にこのコモンベース・バイポーラ段は、バイアス
回路によって発生されたバイアス電圧を受取るようにな
っている。このバイアス回路は、夫々のＦＥＴ入力デバ
イスの夫々のベースに供給される夫々の入力信号のうち
の、少なくとも一方に応答するようにしたものである。
発明は、バイアス回路が差分信号経路内へノイズ電流を
供給することを防止するようにした。高速動作と低ノイ
ズ動作との両方を達成する増幅器回路を提供するもので
ある。コモンベース方式のバイポーラ差動段が、一対の
ＪＦＥＴ入力デバイスから信号を受取るようになってい
る。更にこのコモンベース・バイポーラ段は、バイアス
回路によって発生されたバイアス電圧を受取るようにな
っている。このバイアス回路は、夫々のＦＥＴ入力デバ
イスの夫々のベースに供給される夫々の入力信号のうち
の、少なくとも一方に応答するようにしたものである。
本明細書で説明する実施例においては、演算増幅器の入
力段が、そのコレクタが第１出力端子に接続された第１
トランジスタと、そのベースがこの第１トランジスタの
ベースに接続されそのコレクタが第２出力端子に接続さ
れた第２トランジスタとを含んでい°る。第１負荷デバ
イスと第２負荷デバイスとが、夫々、第１トランジスタ
のコレクタと第２トランジスタのコレクタとに接続され
、ている、バイアス回路が、第１トランジスタのベース
と第２トランジスタのベースとへ共通のバイアス電圧を
供給するようになっている。第１ＪＦＥＴが、そのソー
スを第１トランジスタのエミッタに接続され、ゲートを
第１入力端子に接続されており、また、第２ＪＦＥＴが
、そのソースを第２トランジスタのエミッタに接続され
、ゲートを第２入力端子に接続されている。第１ＪＦＥ
Ｔのドレインと第２ＪＦＥＴのドレインとは、負電源電
圧導体へ電流を供給するようになっている。バイアス回
路は、正電源電圧導体と第１トランジスタ並びに第２ト
ランジスタの夫々のベースとの間に接続された電流源を
含んでいる。第１のダイオード接続されたトランジスタ
が、第１トランジスタのベースと第２トランジスタのベ
ースとを接続している導体と、第３ＪＦＥＴのソースと
の間に接続されており、この第３ＪＦＥＴのゲートは第
１入力端子に接続されている。第２のダイオード接続さ
れたトランジスタが、第１トランジスタのベースと第２
トランジスタのベースとを接続している導体と、第４Ｊ
ＦＥＴのソースとの間に接続されており、この第４ＪＦ
ＥＴのゲートは第１入力端子に接続されている。第３Ｊ
ＦＥＴのドレインと第４ＪＦＥＴのドレインとは、負電
源電圧導体に接続されている。
力段が、そのコレクタが第１出力端子に接続された第１
トランジスタと、そのベースがこの第１トランジスタの
ベースに接続されそのコレクタが第２出力端子に接続さ
れた第２トランジスタとを含んでい°る。第１負荷デバ
イスと第２負荷デバイスとが、夫々、第１トランジスタ
のコレクタと第２トランジスタのコレクタとに接続され
、ている、バイアス回路が、第１トランジスタのベース
と第２トランジスタのベースとへ共通のバイアス電圧を
供給するようになっている。第１ＪＦＥＴが、そのソー
スを第１トランジスタのエミッタに接続され、ゲートを
第１入力端子に接続されており、また、第２ＪＦＥＴが
、そのソースを第２トランジスタのエミッタに接続され
、ゲートを第２入力端子に接続されている。第１ＪＦＥ
Ｔのドレインと第２ＪＦＥＴのドレインとは、負電源電
圧導体へ電流を供給するようになっている。バイアス回
路は、正電源電圧導体と第１トランジスタ並びに第２ト
ランジスタの夫々のベースとの間に接続された電流源を
含んでいる。第１のダイオード接続されたトランジスタ
が、第１トランジスタのベースと第２トランジスタのベ
ースとを接続している導体と、第３ＪＦＥＴのソースと
の間に接続されており、この第３ＪＦＥＴのゲートは第
１入力端子に接続されている。第２のダイオード接続さ
れたトランジスタが、第１トランジスタのベースと第２
トランジスタのベースとを接続している導体と、第４Ｊ
ＦＥＴのソースとの間に接続されており、この第４ＪＦ
ＥＴのゲートは第１入力端子に接続されている。第３Ｊ
ＦＥＴのドレインと第４ＪＦＥＴのドレインとは、負電
源電圧導体に接続されている。
（作用）
以上の回路は、高入力インピーダンス、高帯域幅、それ
に短いセトリングφタイムを提供するものである。これ
らの利点が達成されているのは、ここで説明する回路が
、第１ Ｊ ＦＥＴのソースと第２ＪＦＥＴのソースと
を夫々第１トランジスタのエミッタと第２トランジスタ
のエミッタとに直接接続できるようにしているからであ
る。
に短いセトリングφタイムを提供するものである。これ
らの利点が達成されているのは、ここで説明する回路が
、第１ Ｊ ＦＥＴのソースと第２ＪＦＥＴのソースと
を夫々第１トランジスタのエミッタと第２トランジスタ
のエミッタとに直接接続できるようにしているからであ
る。
（実施例）
第３図に示す回路は、先に説明した演算増幅器の入力段
のトポロジーを改良した回路である。
のトポロジーを改良した回路である。
ＪＦＥＴ入力トランジスタ１及び２は、バイポーラ差動
対トランジスタ６及び７と夫々同じ電流を分担するよう
になっている。トランジスタ６と７は、高い増幅をもた
らすように接続されている。
対トランジスタ６及び７と夫々同じ電流を分担するよう
になっている。トランジスタ６と７は、高い増幅をもた
らすように接続されている。
トランジスタ６と７のコレクターベース間容量は、第１
図のＪＦＥＴ差動対が用いられている場合にそのゲート
−ドレイン間容量がとり得る値と比較してはるかに小さ
なものとなっている。ゲート−ドレイン間寄生容量（第
１図の場合）やベース−コレクタ間容量（第３図の場合
）による影響の大きさは増幅作用により増倍されるため
、ベース−コレクタ間容量が小さいことによって、第１
図の回路の帯域幅より第３図の回路の帯域幅の方がはる
かに広くなっている。バイポーラ・トランジスタ６及び
７において発生されるノイズ電圧は、ＪＦＥＴＩ及び２
によって発生されるノイズ電圧と比較するならば、無視
できる程度のものである。以下の説明から明らかなよう
に、第３図に含まれているバイアス回路の内部に発生す
るノイズ源は「コモン番モード」の性質を持つものであ
り、従って差分信号に影響を与えることはない。
図のＪＦＥＴ差動対が用いられている場合にそのゲート
−ドレイン間容量がとり得る値と比較してはるかに小さ
なものとなっている。ゲート−ドレイン間寄生容量（第
１図の場合）やベース−コレクタ間容量（第３図の場合
）による影響の大きさは増幅作用により増倍されるため
、ベース−コレクタ間容量が小さいことによって、第１
図の回路の帯域幅より第３図の回路の帯域幅の方がはる
かに広くなっている。バイポーラ・トランジスタ６及び
７において発生されるノイズ電圧は、ＪＦＥＴＩ及び２
によって発生されるノイズ電圧と比較するならば、無視
できる程度のものである。以下の説明から明らかなよう
に、第３図に含まれているバイアス回路の内部に発生す
るノイズ源は「コモン番モード」の性質を持つものであ
り、従って差分信号に影響を与えることはない。
次に第３図の増幅器の構成について説明する。
この増幅器の入力段は入力端子１６及び１７を含んでお
り、それらの入力端子に対しては夫々ＶＩＮ”とＶＩＮ
−とが入力されるようになっている。この入力段は更に
「出力」節点３１及び３２を含んでおり、それらの出力
節点は夫々、第２増幅器段３の非反転入力と反転入力と
に接続されており、この第２増幅器段の出力部が出力電
圧ＶＯを発生するようになっている。
り、それらの入力端子に対しては夫々ＶＩＮ”とＶＩＮ
−とが入力されるようになっている。この入力段は更に
「出力」節点３１及び３２を含んでおり、それらの出力
節点は夫々、第２増幅器段３の非反転入力と反転入力と
に接続されており、この第２増幅器段の出力部が出力電
圧ＶＯを発生するようになっている。
入力段は一対の負荷デバイス４及び５を含んでおり、そ
れらの負荷デバイスは夫々、＋Ｖｃｃと導体３１との間
、並びに＋Ｖｃｃと導体３２との間に接続されている。
れらの負荷デバイスは夫々、＋Ｖｃｃと導体３１との間
、並びに＋Ｖｃｃと導体３２との間に接続されている。
この＋Ｖｃｃは、例えば＋１５ボルトとすることができ
る。負荷デバイス４及び５は第３図に示すように抵抗器
でも良く、また第５図に示すようにＰＮＰカレント・ミ
ラー・トランジスタであっても良い、一対の、コモンベ
ース接続され差動的に接続されたＮＰＮ ）ランジスタ
ロと７は、それらのコレクタが夫々、導体３１と導体３
２とに接続されている。トランジスタ６のエミッタはＰ
チャネル形ＪＦＥＴＩのソースに接続されており、この
ＪＦＥＴＩはそのゲートが導体１６に、またドレインが
−Ｖｃｃに接続されている。−Ｖｃｃは、例えば−１５
ボルトとすることができる。トランジスタ７のエミッタ
はＰチャネル形Ｊ ＦＥＴ２のソースに接続されており
、このＪ ＦＥＴ２のゲートは導体１７に、またそのド
レインは−Ｖｃｃに接続されている。
る。負荷デバイス４及び５は第３図に示すように抵抗器
でも良く、また第５図に示すようにＰＮＰカレント・ミ
ラー・トランジスタであっても良い、一対の、コモンベ
ース接続され差動的に接続されたＮＰＮ ）ランジスタ
ロと７は、それらのコレクタが夫々、導体３１と導体３
２とに接続されている。トランジスタ６のエミッタはＰ
チャネル形ＪＦＥＴＩのソースに接続されており、この
ＪＦＥＴＩはそのゲートが導体１６に、またドレインが
−Ｖｃｃに接続されている。−Ｖｃｃは、例えば−１５
ボルトとすることができる。トランジスタ７のエミッタ
はＰチャネル形Ｊ ＦＥＴ２のソースに接続されており
、このＪ ＦＥＴ２のゲートは導体１７に、またそのド
レインは−Ｖｃｃに接続されている。
バイアス回路８が、導体３０にバイアス電圧を供給する
ようになっており、この導体３０はトランジスタ６と７
の夫々のベース電極に接続されている。バイアス回路８
は電流源９を含んでおり。
ようになっており、この導体３０はトランジスタ６と７
の夫々のベース電極に接続されている。バイアス回路８
は電流源９を含んでおり。
この電流源９は＋Ｖｃｃと導体３０との間に接続されて
いて、電流工を発生するようになっている。
いて、電流工を発生するようになっている。
バイアス回路８は更に、ダイオード接続されたＮＰＮ
）ランジスタ１０を含んでおり、このトラＪＦＥＴ１２
のソースに接続されており、また。
）ランジスタ１０を含んでおり、このトラＪＦＥＴ１２
のソースに接続されており、また。
そのベースとコレクタとがいずれも導体３０に接続され
ている。ＪＦＥＴＩ２のゲートは導体１６に接続されて
おり、またドレインは−Ｖｃｃに接続されている。ダイ
オード接続されたＮＰＮ トランジスタ１１は、そのエ
ミッタがＰチャネル形ＪＦＥＴ１３のソースに接続され
ており、またベースとコレクタとが導体３０に接続され
ている。
ている。ＪＦＥＴＩ２のゲートは導体１６に接続されて
おり、またドレインは−Ｖｃｃに接続されている。ダイ
オード接続されたＮＰＮ トランジスタ１１は、そのエ
ミッタがＰチャネル形ＪＦＥＴ１３のソースに接続され
ており、またベースとコレクタとが導体３０に接続され
ている。
ＪＦＥＴＩ３のゲートは導体１７に接続されている。Ｊ
ＦＥＴＩ３のドレインは−Ｖｅｃに接続されている。
ＦＥＴＩ３のドレインは−Ｖｅｃに接続されている。
トランジスタ６及び７の各々のエミッタ面積は、トラン
ジスタ１０及び１１のエミッタ面積に対してＮ倍となる
ように、倍率関係を定められている。ＪＦＥＴｌ及び２
は互いに特性の揃ったものとされており、また、そのゲ
ートの幅対長さの比が、ＪＦＥＴＩ２及び１３における
その比のＮ倍とされている。−例を挙げるならば、バイ
ポーラ・トランジスタｌＯ及びｌｌをできるだけ小のチ
ャネルの幅対長さの比を約２２とすることができる。Ｎ
の値は約８とすることができ、そのようにすればＪＦＥ
ＴＩ及び２におけるノイズ発生レベルが許容可能な低い
レベルになる０以上のようにした結果、ＷＩＮ＋とＷＩ
Ｎ−とが等しいならば、バイアス回路８は、バイアス電
流Ｉを半分に分割してトランジスタｌＯ及び１２にＩ／
２を流し、そしてトランジスタ１１及び１３にもＩ／２
を流すようになっている。従って、トランジスタ１と６
、並びに負荷デバイス４には、ＮＩ／２の大きさの静止
電流が、バイアス回路８によって流されるようになって
いる。更にトランジスタ２と７、並びに負荷デバイス５
にも、ＮＩ／２の大きさの静止電流が流されるようにな
っている。
ジスタ１０及び１１のエミッタ面積に対してＮ倍となる
ように、倍率関係を定められている。ＪＦＥＴｌ及び２
は互いに特性の揃ったものとされており、また、そのゲ
ートの幅対長さの比が、ＪＦＥＴＩ２及び１３における
その比のＮ倍とされている。−例を挙げるならば、バイ
ポーラ・トランジスタｌＯ及びｌｌをできるだけ小のチ
ャネルの幅対長さの比を約２２とすることができる。Ｎ
の値は約８とすることができ、そのようにすればＪＦＥ
ＴＩ及び２におけるノイズ発生レベルが許容可能な低い
レベルになる０以上のようにした結果、ＷＩＮ＋とＷＩ
Ｎ−とが等しいならば、バイアス回路８は、バイアス電
流Ｉを半分に分割してトランジスタｌＯ及び１２にＩ／
２を流し、そしてトランジスタ１１及び１３にもＩ／２
を流すようになっている。従って、トランジスタ１と６
、並びに負荷デバイス４には、ＮＩ／２の大きさの静止
電流が、バイアス回路８によって流されるようになって
いる。更にトランジスタ２と７、並びに負荷デバイス５
にも、ＮＩ／２の大きさの静止電流が流されるようにな
っている。
第３図の回路によって発生されるノイズ・レベルは、第
１図の回路のノイズφレベルと比較して低いものとなっ
ている。それは、バイアス回路８が、入力端子１６及び
１７からトランジスタ６及び７のエミッタを通って節点
３１及び３２に至る差分信号経路へは、電流ノイズを全
く供給しないようになっているからである。バイアス回
路の、トランジスタ１０．１１．１２、及び１３、並び
に電流源９における電圧ノイズは、入力端子１６と１７
との双方に対して「コモン争モード」であるため、差動
的な影響を及ぼすことはない、当業者には周知の如く、
１や２のようなＪＦＥＴは。
１図の回路のノイズφレベルと比較して低いものとなっ
ている。それは、バイアス回路８が、入力端子１６及び
１７からトランジスタ６及び７のエミッタを通って節点
３１及び３２に至る差分信号経路へは、電流ノイズを全
く供給しないようになっているからである。バイアス回
路の、トランジスタ１０．１１．１２、及び１３、並び
に電流源９における電圧ノイズは、入力端子１６と１７
との双方に対して「コモン争モード」であるため、差動
的な影響を及ぼすことはない、当業者には周知の如く、
１や２のようなＪＦＥＴは。
バイポーラ・トランジスタ６や７と比べて木質的により
大きなノイズを持つものである。ＪＦＥＴｌ及び２のノ
イズがバイポーラΦトランジスタ６及び７のノイズより
はるかに大きいため、ノイズ成分ノＲＭ Ｓ （ｒｏｏ
ｔ−ｍｅａｎ−ｓｑｕａｒｅ、実効値）の合計は、ＪＦ
ＥＴＩ及び２のノイズに略々等しくなる。
大きなノイズを持つものである。ＪＦＥＴｌ及び２のノ
イズがバイポーラΦトランジスタ６及び７のノイズより
はるかに大きいため、ノイズ成分ノＲＭ Ｓ （ｒｏｏ
ｔ−ｍｅａｎ−ｓｑｕａｒｅ、実効値）の合計は、ＪＦ
ＥＴＩ及び２のノイズに略々等しくなる。
ソース−フォロワであるＪＦＥＴＩ及び２は、コモンベ
ース接続されたトランジスタ６及び７の夫々のエミッタ
を駆動している。ＪＦＥＴＩ及び２のＧｍが利得とノイ
ズとの双方に与える影響は、バイポーラ・トランジスタ
６及び７のＧｍが利得とノイズとに与える影響よりはる
かに大きく、なぜならば、ＪＦＥＴＩ及び２のＧｍは一
例を挙げれば約３．３ミリアンペア／ポルト程度である
のに対し、トランジスタ６及び７のＧｍは。
ース接続されたトランジスタ６及び７の夫々のエミッタ
を駆動している。ＪＦＥＴＩ及び２のＧｍが利得とノイ
ズとの双方に与える影響は、バイポーラ・トランジスタ
６及び７のＧｍが利得とノイズとに与える影響よりはる
かに大きく、なぜならば、ＪＦＥＴＩ及び２のＧｍは一
例を挙げれば約３．３ミリアンペア／ポルト程度である
のに対し、トランジスタ６及び７のＧｍは。
−例を挙げれば約４０ミリアンペア／ボルト程度だから
である。トランジスタ６及び７のベース−コレクタ間容
量は、その値が小さいため、第１図の回路の入力Ｊ Ｆ
ＥＴのゲート−ドレイン間容量はどには、帯域幅を制約
することはない、従って、第３図の回路は、はるかに高
い周波数応答を有するものとなっている。
である。トランジスタ６及び７のベース−コレクタ間容
量は、その値が小さいため、第１図の回路の入力Ｊ Ｆ
ＥＴのゲート−ドレイン間容量はどには、帯域幅を制約
することはない、従って、第３図の回路は、はるかに高
い周波数応答を有するものとなっている。
ＪＦＥＴ入力トランジスタ１及び２は、様々な設計の演
算増幅器に必要とされているところの。
算増幅器に必要とされているところの。
高入力インピーダンスを提供している。第２図の高速回
路は、ノイズを更に付加してしまうエミッタ逆再生抵抗
器６Ａ及び７Ａを用いることを必要としている。第３図
の回路はそのようなエミッタ逆再生抵抗器を必要として
おらず、その理由は、ＪＦＥＴＩ及び２のＧｍが他を圧
倒する大きさを持っており、そのため、小さな補償用コ
ンデンサＣＭによって、高速演算増幅器にとって許容可
能な値のスリュー・レイトを達成できるようになってい
るからである。
路は、ノイズを更に付加してしまうエミッタ逆再生抵抗
器６Ａ及び７Ａを用いることを必要としている。第３図
の回路はそのようなエミッタ逆再生抵抗器を必要として
おらず、その理由は、ＪＦＥＴＩ及び２のＧｍが他を圧
倒する大きさを持っており、そのため、小さな補償用コ
ンデンサＣＭによって、高速演算増幅器にとって許容可
能な値のスリュー・レイトを達成できるようになってい
るからである。
第３図の回路は、その帯域幅とスリュー・レイトとセト
リング・タイムとは、第２図の回路のものに略々等しく
、しかもそのノイズは、第１図の回路と略々同程度に低
いことが判明している。
リング・タイムとは、第２図の回路のものに略々等しく
、しかもそのノイズは、第１図の回路と略々同程度に低
いことが判明している。
第３図の回路は、トランジスタ６．７．１０、及び１１
．並びにＪＦＥＴＩ、２，１２、及び１３について上に
例示した大きさのものを使用する場合、僅かに約５ナノ
ポル）／５ＱＲＴ （ヘルツ）の広帯域ノイズ・レベル
を持つものとなる。
．並びにＪＦＥＴＩ、２，１２、及び１３について上に
例示した大きさのものを使用する場合、僅かに約５ナノ
ポル）／５ＱＲＴ （ヘルツ）の広帯域ノイズ・レベル
を持つものとなる。
（ＳＱＲＴは ５ｑｕａｒｅ ｒｏｏｔ ｏｆ”のこと
である）、第３図の回路では、約１８メガヘルツの帯域
幅を得るために、比較的小さな値の、約２０ピコフアラ
ドの補償用コンデンサが必要とされるに過ぎない。
である）、第３図の回路では、約１８メガヘルツの帯域
幅を得るために、比較的小さな値の、約２０ピコフアラ
ドの補償用コンデンサが必要とされるに過ぎない。
第４図は、本発明の更に別の実施例を示しており、この
実施例においては、トランジスタ６と７の夫々のベース
に接続され・′るバイアス回路は、導体３０と−Ｖｃｃ
又は接地導体（不図示）との間に接続される被制御電圧
源回路５０とされている。
実施例においては、トランジスタ６と７の夫々のベース
に接続され・′るバイアス回路は、導体３０と−Ｖｃｃ
又は接地導体（不図示）との間に接続される被制御電圧
源回路５０とされている。
ＶＩＮ’が、この電圧源５０の一方の入力に接続されて
おり、また、■！１がその他方の入力に接続されている
。破線５１によって示されているように、この電圧［５
０が入力電圧Ｖ ＩＮ”とＶＩＮ−とのうちの一方に応
答することが、必須であるにすぎない、導体３０へ供給
されるその電圧は、入力コモン・モード電圧に応答する
電圧である。即ち、電圧源５０に一方の入力電圧が接続
されていさえすれば、導体３０上の電圧はその入力電圧
に応答する電圧となるのである。
おり、また、■！１がその他方の入力に接続されている
。破線５１によって示されているように、この電圧［５
０が入力電圧Ｖ ＩＮ”とＶＩＮ−とのうちの一方に応
答することが、必須であるにすぎない、導体３０へ供給
されるその電圧は、入力コモン・モード電圧に応答する
電圧である。即ち、電圧源５０に一方の入力電圧が接続
されていさえすれば、導体３０上の電圧はその入力電圧
に応答する電圧となるのである。
第５図には、ベースどうしが互いに接続された２つのＮ
ＰＮ トランジスタ６０Ａと８０Ｂとを含んでいる電圧
源回路６０を備えた、第３図の増幅器と同様の増幅器が
示されている。トランジスタ６０ＡのコレクタはＮＰＮ
トランジスタ６７のエミッタに接続されており、このト
ランジスタ６７は、そのベースがコモンベース導体３０
に接続されており、またそのコレクタが＋Ｖｃｃに接続
されている。トランジスタ６０Ｂのベースとコレクタと
は互いに接続された上で抵抗器６０Ｃの一方の端子に接
続されており、この抵抗器６０Ｃの他方の端子はトラン
ジスタ６０Ａのコレクタに接続されている。トランジス
タ６０Ｂのエミッタは抵抗器６０Ｄを介して定電流５Ｎ
ＰＮ）ランジスタロ２のコレクタと、トランジスタ６０
Ａのエミッタとに接続されている。トランジスタ６２の
コレクタはＰＮＰ）ランジスタロ１のベースに接続され
ており、このトランジスタ６１のエミッタはＪＦＥＴＩ
、１２．１３、及び２の夫々のドレインに接続されてい
る。トランジスタ６２のベースはバイアス電圧ＶＢ４に
よって駆動されるようになっている。トランジスタ６２
のエミッタは抵抗器を介して−Ｖｃｃに接続されている
。この電圧源回路６０は、トランジスタ１．１２．１３
、及び２の夫々のドレインを、それらのトランジスタの
ソース電圧よりも、約１ボルト低い電圧に保持するよう
に構成されている。
ＰＮ トランジスタ６０Ａと８０Ｂとを含んでいる電圧
源回路６０を備えた、第３図の増幅器と同様の増幅器が
示されている。トランジスタ６０ＡのコレクタはＮＰＮ
トランジスタ６７のエミッタに接続されており、このト
ランジスタ６７は、そのベースがコモンベース導体３０
に接続されており、またそのコレクタが＋Ｖｃｃに接続
されている。トランジスタ６０Ｂのベースとコレクタと
は互いに接続された上で抵抗器６０Ｃの一方の端子に接
続されており、この抵抗器６０Ｃの他方の端子はトラン
ジスタ６０Ａのコレクタに接続されている。トランジス
タ６０Ｂのエミッタは抵抗器６０Ｄを介して定電流５Ｎ
ＰＮ）ランジスタロ２のコレクタと、トランジスタ６０
Ａのエミッタとに接続されている。トランジスタ６２の
コレクタはＰＮＰ）ランジスタロ１のベースに接続され
ており、このトランジスタ６１のエミッタはＪＦＥＴＩ
、１２．１３、及び２の夫々のドレインに接続されてい
る。トランジスタ６２のベースはバイアス電圧ＶＢ４に
よって駆動されるようになっている。トランジスタ６２
のエミッタは抵抗器を介して−Ｖｃｃに接続されている
。この電圧源回路６０は、トランジスタ１．１２．１３
、及び２の夫々のドレインを、それらのトランジスタの
ソース電圧よりも、約１ボルト低い電圧に保持するよう
に構成されている。
第５図において、電流源９は、２つのＰＮＰトランジス
タから成るＰＮＰカレント・ミラーを含んでおり、それ
らのＰＮＰ ）ランジスタは、それらの夫々のベースに
適当なバイアス電圧Ｖ［１２とＶＨ２とが印加されるよ
うになっている。負荷デバイス４及び５は、ＰＮＰカレ
ント・ミラーを用いて構成されている。
タから成るＰＮＰカレント・ミラーを含んでおり、それ
らのＰＮＰ ）ランジスタは、それらの夫々のベースに
適当なバイアス電圧Ｖ［１２とＶＨ２とが印加されるよ
うになっている。負荷デバイス４及び５は、ＰＮＰカレ
ント・ミラーを用いて構成されている。
以上のような電圧源回路６０を使用しているため、コモ
ン・モード・リジェクション・レシオが改善されており
、そのわけは、ＪＦＥＴＩ及び２のソース−ドレイン電
圧が、もはや、入力コモン・モード電圧のスイングによ
って変化することがないようになっているからである。
ン・モード・リジェクション・レシオが改善されており
、そのわけは、ＪＦＥＴＩ及び２のソース−ドレイン電
圧が、もはや、入力コモン・モード電圧のスイングによ
って変化することがないようになっているからである。
従って、それらのＪ ＦＥＴの出力抵抗が揃っていなく
とも、そのことによって認識し得る程度の影響が生じる
ことはなくなっている。エミッタ逆再生抵抗器６Ａ及び
７Ａは、例えば１０オ一ム程度の小さな抵抗値のトリミ
ング可能な抵抗器とすることができ、そうすれば、回路
中に認識し得る程度のノイズを発生させることなくオフ
セット電圧を正確に調整することができ、また抵抗器１
０Ａ及びＩＩＡは、その値を、抵抗器６Ａ及び７Ａに対
する比がＮとなる倍率関係にあるようにすることができ
る。
とも、そのことによって認識し得る程度の影響が生じる
ことはなくなっている。エミッタ逆再生抵抗器６Ａ及び
７Ａは、例えば１０オ一ム程度の小さな抵抗値のトリミ
ング可能な抵抗器とすることができ、そうすれば、回路
中に認識し得る程度のノイズを発生させることなくオフ
セット電圧を正確に調整することができ、また抵抗器１
０Ａ及びＩＩＡは、その値を、抵抗器６Ａ及び７Ａに対
する比がＮとなる倍率関係にあるようにすることができ
る。
第１図は、低ノイズ動作は可能であるが、そのために低
速動作を余儀なくされている、先行技術に係る増幅器の
回路図である。 第２図は、高速動作は可能であるが、そのために回路の
差分信号経路内が高ノイズ・レベルとなることを余儀な
くされている、先行技術に係る回路の回路図である。 第３図は、本発明の簡明な構成の実施例の回路図である
。 第４図は、本発明の別実施例の回路図である。 第５図は、本発明の更に別の実施例の回路図である。 尚、図中、 ｌ、２・・・電界効果トランジスタ。 ４．５・・・負荷デバイス、 ６．７・・・バイポーラ・トランジスタ。 ８・・・バイアス回路、 ９・・・電流源、 １０．１１・・・バイポーラ舎トランジスタ、１２．１
３・・・電界効果トランジスタ、１６．１７・・・入力
端子、 ２０・・・電流源、 ３１．３２・・・出力導体、 ６０・・・電圧源回路。 （外４名）
速動作を余儀なくされている、先行技術に係る増幅器の
回路図である。 第２図は、高速動作は可能であるが、そのために回路の
差分信号経路内が高ノイズ・レベルとなることを余儀な
くされている、先行技術に係る回路の回路図である。 第３図は、本発明の簡明な構成の実施例の回路図である
。 第４図は、本発明の別実施例の回路図である。 第５図は、本発明の更に別の実施例の回路図である。 尚、図中、 ｌ、２・・・電界効果トランジスタ。 ４．５・・・負荷デバイス、 ６．７・・・バイポーラ・トランジスタ。 ８・・・バイアス回路、 ９・・・電流源、 １０．１１・・・バイポーラ舎トランジスタ、１２．１
３・・・電界効果トランジスタ、１６．１７・・・入力
端子、 ２０・・・電流源、 ３１．３２・・・出力導体、 ６０・・・電圧源回路。 （外４名）
Claims (1)
- 【特許請求の範囲】 １、（ａ）第１入力端子に接続されたゲートと、ソース
と、第１電源電圧導体に接続されたドレインとを有する
第１電界効果トランジスタ、並びに、第２入力端子に接
続されたゲートと、ソースと、前記第１電源電圧導体に
接続されたドレインとを有する第２電界効果トランジス
タ、 （ｂ）前記第１電界効果トランジスタの前記ソースに接
続されたエミッタと、ベースと、第１出力端子に接続さ
れたコレクタとを有する第１トランジスタ、並びに、前
記第２電界効果トランジスタの前記ソースに接続された
エミッタと、前記第１トランジスタの前記ベースに接続
されたベースと、第２出力端子に接続されたコレクタと
を有する第２トランジスタ、 （ｃ）第２電源電圧導体に接続された第１端子と前記第
１トランジスタの前記コレクタに接続された第２端子と
を有する第１負荷デバイス、並びに、前記第２電源電圧
導体に接続された第１端子と前記第２トランジスタの前
記コレクタに接続された第２端子とを有する第２負荷デ
バイス、（ｄ）電流源、各々ベースとコレクタとが、前
記第１トランジスタの前記ベースと前記第２トランジス
タの前記ベースと前記電流源とに接続された第３トラン
ジスタ及び第４トランジスタ、前記第３トランジスタの
エミッタに接続されたソースと前記第１入力端子に接続
されたゲートと前記第１電源電圧導体に接続されたドレ
インとを有する第３電界効果トランジスタ、及び、前記
第４トランジスタのエミッタに接続されたソースと前記
第２入力端子に接続されたゲートと前記第１電源電圧導
体に接続されたドレインとを有する第４電界効果トラン
ジスタ、を含んでいるバイアス回路、を含んでいること
を特徴とする、高速で低ノイズの差動増幅器。 ２、前記第１トランジスタ、前記第２トランジスタ、前
記第３トランジスタ、並びに前記第４トランジスタがＮ
ＰＮトランジスタであり、前記第１電界効果トランジス
タ、前記第２電界効果トランジスタ、前記第３電界効果
トランジスタ、並びに前記第４電界効果トランジスタが
Ｐチャネル形トランジスタであることを特徴とする、請
求項１記載の高速で低ノイズの差動増幅器。 ３、前記第１電界効果トランジスタ並びに前記第２電界
効果トランジスタのチャネル幅対チャネル長さ比が、互
いに等しく且つ前記第３電界効果トランジスタ並びに前
記第４電界効果トランジスタのチャネル幅対チャネル長
さ比に対してある比をもった倍率関係とされており、更
に、前記第１トランジスタ並びに前記第２トランジスタ
のエミッタ面積が、互いに等しく且つ前記第３トランジ
スタ並びに前記第４トランジスタのエミッタ面積に対し
て前記比の倍率関係とされていることを特徴とする、請
求項１記載の高速で低ノイズの差動増幅器。 ４、前記第１電界効果トランジスタ並びに前記第２電界
効果トランジスタの前記チャネル幅対チャネル長さ比が
、該第１電界効果トランジスタ並びに該第２電界効果ト
ランジスタにおいて発生するノイズ電圧が所定のレベル
以下になるようにする値とされていることを特徴とする
、請求項１記載の高速で低ノイズの差動増幅器。 ５、差分入力信号の、高速で低ノイズの増幅を達成する
方法であつて、 （ａ）第１入力電圧を第１電界効果トランジスタのゲー
ト電極へ供給し、第２入力電圧を第２電界効果トランジ
スタのゲート電極へ供給し、更に、前記第１入力電圧と
前記第２入力電圧とをバイアス回路へ供給する、ステッ
プと、 （ｂ）前記バイアス回路に、前記入力電圧に応じて第１
電流と第２電流とが流れるようにするステップであって
、該第１電流の相対的な値と該第２電流の相対的な値と
が、前記入力電圧に従って定まるものであると共に、前
記第１電流と前記第２電流とに応じてバイアス電圧を発
生させるものである、ステップと、 （ｃ）第３電流が前記第１入力電圧と前記バイアス電圧
とに応じて第１バイポーラ・トランジスタと第１負荷デ
バイスとに流れるようにし、且つ、第４電流が前記第２
入力電圧と前記バイアス電圧とに応じて第２バイポーラ
・トランジスタと第２負荷デバイスとに流れるようにし
、それにより、前記第１負荷デバイスの端子と前記第２
負荷デバイスの端子との間に出力電圧を発生させる、ス
テップと、 を含んでいることを特徴とする方法。 ６、前記第１電界効果トランジスタ並びに前記第２電界
効果トランジスタのＧｍが、該第１電界効果トランジス
タ並びに該第２電界効果トランジスタにおいて発生する
ノイズ電圧が所定のレベル以下になるようにするのに充
分な程度に高いものであることを特徴とする請求項５記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/298,116 US4901031A (en) | 1989-01-17 | 1989-01-17 | Common-base, source-driven differential amplifier |
| US298116 | 2002-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206210A true JPH02206210A (ja) | 1990-08-16 |
Family
ID=23149109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292092A Pending JPH02206210A (ja) | 1989-01-17 | 1989-11-09 | コモンベース方式のソース駆動式差動増幅器 |
Country Status (5)
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