JPH08242345A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速読み出しの可能な画像読取装置を提供す
る。 【構成】 ラインセンサ２−１〜２−１５を受光素子か
らの画像読み出し周期よりも短い所定時間だけずらして
駆動し、各ラインセンサの出力信号をＶ_out１〜１５か
ら出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主としてスキャナやファ
クシミリなどに用いられる画像読取装置に関するもので
ある。

【０００２】

【従来の技術】従来、画像読取装置の一つとして、光源
と短焦点結像素子アレイと複数のラインセンサから構成
される密着型マルチチップイメージセンサが知られてい
る。図５〜図７はこのような画像読取装置の一例であ
り、フレーム２００の上面に原稿面に接する透明ガラス
板２０１を取り付け、上記フレーム２００内に設けられ
たＬＥＤ基板２１０上に実装されたＬＥＤ２１１の出射
光２１２が上記透明ガラス板２０１の上面に接する原稿
面で反射され、原稿の読み取り面からの反射光２１３を
通す光学系２０９及び上記光学系２０９に対応して基板
１９に設けられたセンサアレイ１をフレーム２００内に
具備している。そして、上記光学系には例えば商品名
「セルホックレンズアレイ」（日本板硝子株式会社製）
で代表される上述の短焦点結像素子アレイが採用されて
いる。

【０００３】センサアレイ１は複数のラインセンサ２−
１、２−２、…、２−１５を上記基板１９上に一直線上
に並べたもので保護膜２０６で覆われている。密着型マ
ルチチップイメージセンサでは原則的に原稿からの反射
光を等倍でセンサアレイ上に結像させて読み取るので、
センサアレイ１の長さは読み取る原稿幅だけ必要にな
る。従って読み取ろうとする原稿のサイズによって必要
なセンサアレイ１の長さは変化し、センサアレイ１を構
成するラインセンサの個数も変化する。ここでは例とし
てＡ３サイズの原稿を読み取ろうとする場合を考える
と、ラインセンサ一個の長さを２０ｍｍとすれば１５個
のラインセンサでセンサアレイを構成すればよいことに
なる。

【０００４】また、上記基板１９はフレーム２００に係
合した底板２０５に支えられ、フレキ配線２０８を介し
てフレキ基板２０３に接続しており、フレキ基板２０３
上には電源、制御信号などの入出力用のコレクタ２０２
が設けられ、ねじ２０７によってフレーム２００に取り
付けられている。

【０００５】次に密着型マルチチップイメージセンサの
動作を基板上の配線を示した図１０及びタイミングチャ
ート図１１を用いて説明する。基板１９上に一直線上に
並べられた複数のラインセンサ２−１、２−２、…、２
−１５の動作はスタートパルスφＳＰによりスタート
し、シフトレジスタ３６−１が動作を開始する。ここで
各ラインセンサ内に配列されている受光素子の数を３１
６とすれば動作を開始したシフトレジスタ３６−１は順
次スイッチ３２−１−１、３２−１−２…、３２−１−
３１６を導通させるための信号を出力し、受光素子３１
−１−１、３１−１−２…、３１−１−３１６に蓄積さ
れた信号を出力線３３−１へ出力する。ラインセンサ２
−１の読み出しが行なわれている間、スイッチ３５−１
は制御信号φＳＷ１により導通しており、出力線３３−
１へ出力された信号をバッファアンプ３４−１を介して
基板１９上の共通出力端子Ｖｏｕｔへ出力する。

【０００６】ラインセンサ２−１内のシフトレジスタ３
６−１の最終段の出力信号φＥＮＤ１は基板１９上の配
線により接続され、ラインセンサ２−２のスタートパル
スφＳＴ２となり、ラインセンサ２−１の信号読み出し
が完了するとラインセンサ２−２の読み出しが開始す
る。ラインセンサ２−１と同様にシフトレジスタ３６−
２が動作を開始し、順次スイッチ３２−２−１、３２−
２−２…、３２−２−３１６を導通していき、受光素子
３１−２−１、３１−２−２…、３１−２−３１６に蓄
積された信号を出力線３３−２へ出力する。ラインセン
サ２−２の読み出しが行なわれている間、スイッチ３５
−２は制御信号φＳＷ２により導通しており、出力線３
３−２へ出力された信号はバッファアンプ３４−２を介
して共通出力端子Ｖｏｕｔへ出力される。

【０００７】同様にしてラインセンサ２−２内のシフト
レジスタ３６−２の最終段の出力信号φＥＮＤ２は基板
１９上の配線により接続されラインセンサ２−３のスタ
ートパルスφＳＴ３となり、ラインセンサ２−３の読み
出しがラインセンサ２−２に引き続き行なわれる。以下
順次、ラインセンサ２−４からラインセンサ２−１５の
信号も同様の手段で読み出されていく。

【０００８】このようにして複数のラインセンサ２−
１、２−２、…２−１５で構成されたセンサアレイ１は
一本のイメージセンサとして機能し、共通出力端子Ｖｏ
ｕｔに全受光素子の信号を順番に出力する。

【０００９】１ライン分の読みとりが終了したら副走査
方法（複数のラインセンサが並ぶ方向と垂直方向）に密
着型マルチチップイメージセンサを１ライン分ずらし、
次のラインの読み取りを行なう。この動作を原稿サイズ
分繰り返すことにより密着型マルチマップイメージセン
サを使って原稿全体の画像読み取りが完了する。

【００１０】

【発明が解決しようとしている課題】しかしながら上記
従来例では全てのセンサチップの信号を一つの出力線に
順番に出力していくため、１ライン分の信号を得るのに
時間がかかっていた。近年原稿読み取りを短時間で行な
いたいという要求が高まっているが、この構成で出力の
高速化をしようとすると受光素子からの信号を読み出す
回路及びバッファアンプ等を一層高帯域化しなければな
らず、回路構成、製造プロセスの複雑化を招いていた。
このことは必然的にコストアップにつながるが、また一
方でコストダウンも重要な課題であり大きな問題となっ
ていた。更に従来例での出力の高速化は回路設計だけで
なく、出力された信号のアナログ信号処理等、開発要素
が多く開発期間の長期化にもつながり問題であった。

【００１１】

【課題を解決するための手段】本発明は、上記問題点を
解決するためになされたものであり、請求項１に記載の
発明では、画像読取装置において、撮像光を電気信号に
変換する複数のラインセンサを長手方向に並べた画像読
取装置において、前記複数のラインセンサを同一の周波
数で駆動する駆動手段と、前記駆動手段による前記複数
のラインセンサのうち少なくとも１つのラインセンサの
駆動タイミングを他のラインセンサの駆動タイミングよ
りも前記ラインセンサ上の受光素子からの読み出し周期
よりも短い所定期間ずらすように制御する制御手段とを
有することを特徴とするものである。

【００１２】請求項２に記載の発明では、請求項１に記
載の発明において、前記制御手段は、前記複数のライン
センサのうち隣接するラインセンサの駆動タイミングが
相互にずれるように制御することを特徴とするものであ
る。

【００１３】請求項３に記載の発明では、請求項２に記
載の発明において、前記制御手段は、前記複数のライン
センサのうち奇数番目のラインセンサの駆動タイミング
と、偶数番目のラインセンサの駆動タイミングをずらす
ように制御することを特徴とするものである。

【００１４】請求項４に記載の発明では、請求項１乃至
２に記載の発明において、前記駆動タイミングのずれ
は、前記複数のラインセンサ上の受光素子の読み出し周
期をラインセンサの数で割ったものであることを特徴と
するものである。

【００１５】請求項５に記載の発明では、請求項１また
は３に記載の発明において、前記駆動タイミングのずれ
は、前記複数のラインセンサ上の受光素子の読み出し周
期の半分であることを特徴とするものである。

【００１６】請求項６に記載の発明では、請求項１乃至
５に記載の発明において、さらに前記複数のラインセン
サの出力信号を選択的に出力する選択手段と、前記選択
手段の出力信号を記憶する記憶手段とを有し、前記制御
手段は、前記記憶手段に記憶された前記ラインセンサの
出力信号を順次読み出すように制御することを特徴とす
るものである。

【００１７】

【実施例】

《実施例１》図１は実施例１の特徴を最もよく表す図面
で、画像読取装置としての密着型マルチチップイメージ
センサ内のセンサアレイを実装した基板３９の配線を示
した図である。同図においてラインセンサ２−１、２−
２、…、２−１５は従来例と全く同じものであるが、セ
ンサアレイ１を実装した基板３９上の配線は図１０にお
ける従来例の基板１９上の配線と異なり、各ラインセン
サを独立に駆動し、その信号出力を各ラインセンサ専用
の出力線に取り出せるようになっている。

【００１８】具体的には各ラインセンサの動作を開始さ
せるスタートパルスφＳＰ１〜１５及び各ラインセンサ
を駆動するクロックパルスφＣＬＫ１〜１５が全ライン
センサ２−１、２−２、…、２−１５に直接入力してお
り、また各ラインセンサの信号出力を接続する基板３９
上の出力端子もラインセンサの個数分Ｖｏｕｔ１〜１５
が用意されており、各々ラインセンサ単体の出力端子と
接続されている。

【００１９】一方上記基板３９の出力端子Ｖｏｕｔ１〜
１５に接続するデジタル信号出力回路は図２に示される
構成になっている。同図において４１は出力端子Ｖｏｕ
ｔ１〜１５に出力されたアナログ信号をデジタル信号に
変換するためのＡ／Ｄコンバータ、４６−１、４６−２
…４６−１５はラインセンサの出力端子Ｖｏｕｔ１〜１
５とＡ／Ｄコンバータ４１との接続を制御するためのス
イッチ、制御信号φＳＷＷ１〜１５はスイッチ４６−
１、４６−２…、４６−１５の開閉を制御するための信
号、４２はデジタル信号に変換された信号を一時保存し
ておくためのメモリ、制御信号Ａ０〜Ａｎは読み書きす
るデジタルデータのアドレスをメモリに与えるためのア
ドレス信号、制御信号ＷＥはメモリにデータを書き込む
タイミングを与えるためのライト・イネーブル信号、制
御信号ＯＥはメモリからデータを読み出すタイミングを
与えるためのアウトプット・イネーブル信号、Ｄｏｕｔ
はメモリ出力に接続されたデジタル出力端子、４７は読
み出し動作開始信号φＴＲ、マスタークロックパルスφ
ＭＣＬＫから各制御信号を発生するための駆動手段及び
制御手段としての制御信号発生回路である。

【００２０】図１に示すセンサアレイ１を実装した基板
上の出力線Ｖｏｕｔ１〜１５に図２のデジタル信号出力
回路を接続した本発明における密着型マルチチップイメ
ージセンサの動作を各ラインセンサからメモリ４１への
書き込み動作は図３、メモリ４１からデジタル出力端子
Ｄｏｕｔへの読み出しは図４のタイミングチャートを用
いて説明する。

【００２１】まず、ラインセンサ２−１がスタートパル
スφＳＰ１により動作を開始し、制御信号φＳＷ１によ
りラインセンサ２−１内の出力段のスイッチ３５−１が
ラインセンサ２−１が出力している間導通しているの
で、受光素子に蓄積された信号を順次出力端子Ｖｏｕｔ
１へ出力する。ラインセンサ２−２がスタートパルスφ
ＳＰ１から所定の時間だけ遅らせたスタートパルスφＳ
Ｐ２及びクロックパルスφＣＬＫ１から同じ時間だけ遅
らせたクロックパルスφＣＬＫ２によりラインセンサ２
−１から所定の時間だけ遅れて動作を開始し、制御信号
φＳＷ２によりラインセンサ２−２内の出力段のスイッ
チ３５−２もスイッチ３５−１から所定の時間だけ遅れ
て導通し始め、ラインセンサ２−２が出力している間導
通しているので、受光素子に蓄積された信号を順次出力
端子Ｖｏｕｔ２へ出力する。

【００２２】同様にしてラインセンサ２−３がラインセ
ンサ２−２から所定の時間だけ遅れて動作を開始し、受
光素子に蓄積された信号を順次出力端子Ｖｏｕｔ３へ出
力する。以下ラインセンサ２−４〜２−１５もそれぞれ
同じ時間だけ遅れて動作を開始していき、各々受光素子
に蓄積された信号を順次出力端子Ｖｏｕｔ４〜１５へ出
力する。

【００２３】このようにして各ラインセンサの１番目の
受光素子、すなわちセンサアレイ１上でそれぞれ１、３
１７、…、４４２５番目の受光素子の信号が出力端子Ｖ
ｏｕｔ１〜１５へ各々所定の時間だけずれて出力され
る。このとき各ラインセンサの出力間の遅延時間を各ラ
インセンサが一つの受光素子から信号を読み出す時間を
ラインセンサの個数で等分した時間に設定すれば、ライ
ンセンサ２−１５の１番目の受光素子の出力から同じ時
間だけ遅れてラインセンサ２−１の２番目の受光素子の
信号が出力されるようになる。従ってセンサアレイ１上
で１、３１７、…、４４２５番目の受光素子の信号に引
き続き、センサアレイ１上の２、３１８、…、４４２６
番目の受光素子の信号が各出力端子Ｖｏｕｔ１〜１５へ
各々所定の時間だけずれて出力され、以下順次各ライン
センサ内の受光素子の信号が各出力端子Ｖｏｕｔ１〜１
５へ各々所定の時間だけずれて出力されていき、最後に
３１６、６３２、…、４７４０番目の受光素子の信号が
読み出され、ほぼ１チップ分の読み出し時間で全ライン
センサの全ての受光素子の信号読み出しが完了する。

【００２４】全ラインセンサの信号読み出しを行なって
いる間、図２に示すデジタル信号出力回路ではＶｏｕｔ
１〜１５へ出力された信号を各ラインセンサ毎に所定の
時間だけずらしてスイッチ４６−１、４６−２、…、４
６−１５を順次一つづつ開閉しＡ／Ｄコンバータ４１に
接続し、アドレス信号Ａ０〜Ａｎ、ライト・イネーブル
信号ＷＥによりメモリ４２へＡ／Ｄ変換された各受光素
子の信号を一時保持しておく。

【００２５】このようにして全ラインセンサの信号読み
出しと同時にセンサアレイ１上の全受光素子の信号がメ
モリ４２に記憶される。

【００２６】全ラインセンサの信号読み出しが完了した
後、今度はメモリからの読み出し動作に入る。

【００２７】まず、アウトプット・イネーブル信号ＯＥ
によりメモリからの読み出しを可能にした後、アドレス
信号を所定のタイミングで変化させ、メモリ４２に格納
されているデータをセンサアレイ上の受光素子の配列順
に一つづつデジタル信号として高速に取り出していく。

【００２８】このように複数のラインセンサを１受光素
子の読み出し時間をラインセンサ数で等分した時間だけ
互いに位相をずらして駆動し基板上に出力された各ライ
ンセンサの出力を各ラインセンサの駆動に対応して互い
に位相をずらして一つづつＡ／Ｄ変換した後、メモリに
順次書き込むことにより１系統のＡ／Ｄコンバータとメ
モリを使って従来のほぼ１チップ分の読み出し時間でセ
ンサアレイ上の全受光素子の読み出しが可能になり、メ
モリからデジタル信号として高速に取り出すことにより
センサアレイの信号読み出し及び出力がトータルで短時
間でできるようになった。

【００２９】本実施例１では各ラインセンサ間での動作
の遅延時間を各ラインセンサ間で出力をＡ／Ｄ変換する
タイミングの遅延時間が等しいので各ラインセンサの出
力アナログ信号を各ラインセンサに入力しているクロッ
クパルスに対して同一のタイミングでＡ／Ｄ変換してい
るので、各ラインセンサ間で出力レベルに不均一性がで
ることがない。

【００３０】《実施例２》図５は本発明の実施例２にお
いてセンサアレイ１を実装した基板４０上の配線を示し
た図である。同図においてラインセンサ２−１、２−
２、…、２−１５は従来例と全く同じものである。基板
４０上の配線は奇数番目と偶数番目のラインセンサを異
なったタイミングで駆動できるようになっており、ライ
ンセンサの動作を開始させる第１のスタートパルスφＳ
ＰＯとラインセンサを駆動する第１のクロックパルスφ
ＣＬＫＯが奇数番目のラインセンサ２−１、２−３、
…、２−１５のみに、ラインセンサの動作を開始させる
第２のスタートパルスφＳＰＥとラインセンサを駆動す
る第２のクロックパルスφＣＬＫＥが偶数番目のライン
センサ２−２、２−４、…、２−１４のみに入力するよ
うになっている。また各ラインセンサの信号出力を接続
する基板４０上の出力端子は実施例１と同様にラインセ
ンサの個数分Ｖｏｕｔ１〜１５が用意されており、各々
ラインセンサ単体の出力端子と接続されている。

【００３１】図５の基板４０上の出力端子Ｖｏｕｔ１〜
１５を図２のデジタル信号出力回路に接続した密着型マ
ルチチップイメージセンサの動作を図６のタイミングチ
ャートを用いて説明する。

【００３２】まず、第１のスタートパルスφＳＰＯ及び
第１のクロックパルスφＣＬＫＯにより奇数番目のライ
ンセンサ２−１、２−３、…、２−１５が同時に動作を
開始し、制御信号φＳＷ１、３、…、１５によりライン
センサ２−１、２−３、…、２−１５の出力段のスイッ
チ３５−１、３５−３、…、３５−１５がラインセンサ
２−１、２−３、…、２−１５が出力している間導通し
ているので、奇数番目のラインセンサ２−１、２−３、
…、２−１５の１番目の受光素子に蓄積された信号を出
力端子Ｖｏｕｔ１、３、…１５へ出力する。

【００３３】第２のスタートパルスφＳＰＥ及び第２の
クロックパルスφＣＬＫＥにより偶数番目のラインセン
サ２−２、２−４、…、２−１４は奇数番目のラインセ
ンサ２−１、２−３、…、２−１５から第１のクロック
パルスφＣＬＫＯの半周期分の時間遅れて同時に動作を
開始し、制御信号φＳＷ２、４、…、１４によりライン
センサ２−２、２−４、…、２−１４内の出力段のスイ
ッチ３５−２、３５−４、…、３５−１４がラインセン
サ２−２、２−４、…、２−１４が出力している間導通
しているので、偶数番目のラインセンサ２−２、２−
４、…、２−１４の１番目の受光素子に蓄積された信号
を出力端子Ｖｏｕｔ２、４、…１４へ出力する。

【００３４】このように各ラインセンサの信号読み出し
を行なっている間、図２に示すデジタル信号出力回路で
はＶｏｕｔ１〜１５へ出力された信号を制御信号φＳＷ
Ｗ１〜１５によりスイッチ４６−１、４６−３、…、４
６−１５、４６−２、４６−４、…、４６−１４の順に
一つづつ開閉しＡ／Ｄコンバータ４１のアナログ入力端
子へ接続する。そしてアドレス信号Ａ０〜Ａｎ、ライト
・イネーブル信号ＷＥにより各々メモリ４２の所定のア
ドレスにデジタル信号を記憶させる。

【００３５】偶数番目のラインセンサ２−２、２−４、
…、２−１４は１番目の受光素子の読み出しからクロッ
クパルスφＣＬＫＯ、φＣＬＫＥの半周期分の時間遅れ
て、奇数番目のラインセンサ２−１、２−３、…、２−
１５は各々２番目の受光素子に蓄積された信号を出力端
子Ｖｏｕｔ１、３、…１５へ出力する。更にこれからク
ロックパルスφＣＬＫＯ、φＣＬＫＥの半周期分の時間
遅れて、偶数番目のラインセンサ２−２、２−４、…、
２−１４は各々２番目の受光素子に蓄積された信号を出
力端子Ｖｏｕｔ２、４、…１４へ出力する。

【００３６】このような一連の動作を繰り返すことによ
りセンサアレイ１上の全受光素子のに蓄積された信号を
従来のほぼ１チップ分の読み出し時間で読み出すことが
でき、デジタル信号としてメモリ４２上の所定のアドレ
スに書き込まれていく。

【００３７】メモリ４２からデジタル信号の取り出しは
実施例１と全く同様であり、図４に示されるタイミング
チャートに従って行なわれる。

【００３８】全受光素子の信号の読み出しが完了した後
でアウトプット・イネーブル信号ＯＥにより、メモリ４
２に格納されているデジタル信号の読み出しが可能にな
る。メモリ４２の出力端子はここでは共通デジタル出力
端子Ｄｏｕｔに直結しており、アドレス信号Ａ０〜Ａｎ
を適当なタイミングで切り換えることのみにより、セン
サアレイ１上の各受光素子に対応するデジタル信号を高
速にセンサアレイ１上の配列順に読み出すことができ
る。

【００３９】このようにセンサアレイを構成する複数の
ラインセンサを奇数番目のラインセンサと偶数番目のラ
インセンサとで互いに１受光素子の読み出し時間の半周
期だけ位相をずらして駆動し、まず奇数番目のラインセ
ンサから出力された信号を一つづつＡ／Ｄ変換してメモ
リに順次書き込み、続いて偶数番目のラインセンサから
出力された信号を一つづつＡ／Ｄ変換してメモリに順次
書き込むという動作を繰り返すことにより、受光素子か
らの信号読み出しにおける信号出力の立ち上がり、立ち
下がり等の影響を受けずに小規模の回路で効率よく受光
素子の信号をメモリに移すことができる。

【００４０】そしてメモリから全受光素子の信号をセン
サアレイ上での配列通りにデジタル信号として高速に取
り出すことによりセンサアレイの信号読み出し及び出力
がトータルで短時間でできるようになった。

【００４１】

【発明の効果】以上のように、請求項１に記載の発明で
は、画像読取装置において、撮像光を電気信号に変換す
る複数のラインセンサを長手方向に並べた画像読取装置
において、前記複数のラインセンサを同一の周波数で駆
動する駆動手段と、前記駆動手段による前記複数のライ
ンセンサのうち少なくとも１つのラインセンサの駆動タ
イミングを他のラインセンサの駆動タイミングよりも前
記ラインセンサ上の受光素子からの読み出し周期よりも
短い所定時間ずらすように制御する制御手段とを有する
ことを特徴とするものである。このように構成すること
で、簡単な回路構成でラインセンサの信号出力の高速化
が可能となった。

【００４２】請求項２に記載の発明では、請求項１に記
載の発明において、前記制御手段は、前記複数のライン
センサのうち隣接するラインセンサの駆動タイミングが
相互にずれるように制御することを特徴とするものであ
る。このように構成することで、短い期間ですべてのラ
インセンサの信号を読み出すことができるようになっ
た。

【００４３】請求項３に記載の発明では、請求項２に記
載の発明において、前記制御手段は、前記複数のライン
センサのうち奇数番目のラインセンサの駆動タイミング
と、偶数番目のラインセンサの駆動タイミングをずらす
ように制御することを特徴とするものである。このよう
に構成することで、奇数と偶数のラインセンサを交互に
出力する画像読取装置において、信号の高速読み出しが
可能となった。

【００４４】請求項４に記載の発明では、請求項１乃至
２に記載の発明において、前記駆動タイミングのずれ
は、前記複数のラインセンサ上の受光素子の読み出し周
期をラインセンサの数で割ったものであることを特徴と
するものである。このように構成することで、ほぼ単一
のラインセンサの信号読み出し期間で、すべてのライン
センサの信号を読み出すことができるようになった。

【００４５】請求項５に記載の発明では、請求項１また
は３に記載の発明において、前記駆動タイミングのずれ
は、前記複数のラインセンサ上の受光素子の読み出し周
期の半分であることを特徴とするものである。このよう
に構成することで、受光素子からの信号読み出しにおけ
る信号出力の立ち上がり、立ち下がり等の影響を受けず
に小規模の回路で効率よく信号を出力することができる
ようになった。

【００４６】請求項６に記載の発明では、請求項１乃至
５に記載の発明において、さらに前記複数のラインセン
サの出力信号を選択的に出力する選択手段と、前記選択
手段の出力信号を記憶する記憶手段とを有し、前記制御
手段は、前記記憶手段に記憶された前記ラインセンサの
出力信号を順次読み出すように制御することを特徴とす
るものである。このように構成することで、各ラインセ
ンサ間の出力レベルを均一にできるようになった。

【図面の簡単な説明】

【図１】本発明の実施例１のセンサ基板の構成図であ
る。

【図２】本発明の実施例１のデジタル出力回路の構成図
である。

【図３】本発明の実施例１の画像読み取りのタイミング
チャートである。

【図４】本発明の実施例１のメモリから読み出す際のタ
イミングチャートである。

【図５】本発明の実施例２のセンサ基板の構成図であ
る。

【図６】本発明の実施例２の画像読み取りのタイミング
チャートである。

【図７】密着型マルチチップイメージセンサの外形図で
ある。

【図８】密着型マルチチップイメージセンサの断面図で
ある。

【図９】密着型マルチチップイメージセンサのセンサ基
板の外形図である。

【図１０】従来のセンサ基板の構成図である。

【図１１】従来の画像読み取りのタイミングチャートで
ある。

【符号の説明】

１ センサアレイ ２ ラインセンサ ４２ メモリ ４７ 制御パルス発生回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 撮像光を電気信号に変換する複数のライ
   ンセンサを長手方向に並べた画像読取装置において、 前記複数のラインセンサを同一の周波数で駆動する駆動
   手段と、 前記駆動手段による前記複数のラインセンサのうち少な
   くとも１つのラインセンサの駆動タイミングを他のライ
   ンセンサの駆動タイミングよりも前記ラインセンサ上の
   受光素子からの読み出し周期よりも短い所定期間ずらす
   ように制御する制御手段と、を有することを特徴とする
   画像読取装置。
2. 【請求項２】 請求項１において、前記制御手段は、前
   記複数のラインセンサのうち隣接するラインセンサの駆
   動タイミングが相互にずれるように制御することを特徴
   とする画像読取装置。
3. 【請求項３】 請求項２において、前記制御手段は、前
   記複数のラインセンサのうち奇数番目のラインセンサの
   駆動タイミングと、偶数番目のラインセンサの駆動タイ
   ミングをずらすように制御することを特徴とする画像読
   取装置。
4. 【請求項４】 請求項１乃至２において、前記駆動タイ
   ミングをずれは、前記複数のラインセンサ上の受光素子
   の読み出し周期をラインセンサの数で割った物であるこ
   とを特徴とする画像読取装置。
5. 【請求項５】 請求項１または３において、前記駆動タ
   イミングをずれは、前記複数のラインセンサ上の受光素
   子の読み出し周期の半分であることを特徴とする画像読
   取装置。
6. 【請求項６】 請求項１乃至５において、さらに前記複
   数のラインセンサの出力信号を選択的に出力する選択手
   段と、 前記選択手段の出力信号を記憶する記憶手段とを有し、 前記制御手段は、前記記憶手段に記憶された前記ライン
   センサの出力信号を順次読み出すように制御することを
   特徴とする画像読取装置。