JPH08248926A - アクティブマトリクス型液晶表示装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 画素マトリクスと少なくとも信号線駆動回路
とが同一基板上に形成されたアクティブマトリクス型液
晶表示装置において、信号線駆動回路は、映像信号を順
次サンプルするサンプル手段と、サンプル手段によって
サンプルされた映像信号をホールドするホールド手段
と、ホールド手段によって保持された映像信号を増幅ま
たは緩衝するバッファ手段と、ホールド手段を制御する
第１の制御手段と、を有するアクティブマトリクス型液
晶表示装置。 【効果】 第１の制御手段及び第２の制御手段で生成さ
れる制御信号は殆ど遅延することなくホールド手段及び
該サンプル手段に伝達されるので、誤信号の取り込みが
未然に防止される。また制御信号は、第１の制御手段及
び第２の制御手段によって生成されており、同一基板の
外から供給する必要が無いので、実装端子数を減らすこ
とができ、実装工程数の減少や、実装工程での歩留まり
向上等の効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置及びその駆動方法に関する。

【０００２】

【従来の技術】アクティブマトリクス型液晶表示装置の
駆動方法としては種々のものが知られており、それを実
現する駆動回路の構成も多種多様である。それらのうち
現在主流である駆動回路には、大別して点順次方式と線
順次方式によるものとがある。それらは、液晶に信号を
書き込むタイミングの違いにより区別される。ある１つ
の走査線に書き込み−保持状態を制御される複数の液晶
に一斉に信号が書き込まれるものを線順次方式と称し、
該複数の液晶に順次信号が書き込まれるものを点順次方
式と称する。点順次方式の駆動回路は主に対角１０ｃｍ
以下の小型の液晶表示装置に用いられることが多く、対
角１０ｃｍ以上の中型〜大型の液晶表示装置には線順次
方式の駆動回路が用いられることが多い。線順次方式の
駆動回路は例えば、フラットパネルディスプレイ１９９
１『ドライバＬＳＩの課題は低電圧単一電源化で解決』
（１９９１年１１月２６日、日経ＢＰ社出版、ｐ１６８
〜ｐ１７２）に記されている。

【０００３】図２には、信号線駆動回路に線順次方式の
駆動回路を用いたアクティブマトリクス型液晶表示装置
の構成例を示す。ＴＦＴ−ＬＣＤパネル２０１は、信号
線駆動回路２０６と走査線駆動回路２０７と画素マトリ
クス２０２とから構成される。さらに、信号線駆動回路
はシフトレジスタＳＲＸとレベルシフタＬＳＸとサンプ
ル・ホールド回路ＳＨとから構成され、走査線駆動回路
２０７はシフトレジスタＳＲＹとレベルシフタＬＳＹと
から構成される。また、画素マトリクス２０２は、ｎ本
の走査線Ｇ１，Ｇ２・・・Ｇｎと、ｍ本の信号線Ｓ１，
Ｓ２・・・Ｓｍと、該走査線と該信号線との交点に薄膜
トランジスタ素子２０３、液晶素子２０４及び保持容量
２０５とを設けて構成される。信号線駆動回路２０６は
信号線Ｓ１，Ｓ２・・・Ｓｍに映像信号ＶＩＤＥＯを入
力する目的で設けられ、走査線駆動回路２０７は走査線
Ｇ１，Ｇ２・・・Ｇｍに接続された薄膜トランジスタ素
子２０３の導通−非導通状態を制御する目的で設けられ
ている。

【０００４】図２に示す液晶表示装置の駆動方法の一例
について説明する。まず、第１のクロックＸＣＬＫに同
期するシフトレジスタＳＲＸにより第１の信号ＸＩＮが
出力Ｂｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍに順次転送され
る。出力Ｂｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍに時系列的
に出力された信号はレベルシフタＬＳＸにより電圧のレ
ベルシフトが行われ、サンプル・ホールド回路ＳＨにお
いて映像信号ＶＩＤＥＯのサンプルのタイミングを制御
する信号として用いられる。該映像信号は、サンプル・
ホールド回路ＳＨに一旦時系列的にサンプルされた後、
出力イネーブル信号ＥＮＢＬの信号出力と同時に信号線
Ｓ１，Ｓ２・・・Ｓｍに書き込まれる。このとき走査線
駆動回路２０７は、第２のクロックＣＬＹに同期するシ
フトレジスタＳＲＹと該シフトレジスタの出力電圧をレ
ベルシフトするレベルシフタＬＳＹとにより、ある１つ
の走査線、例えば走査線Ｇ１に接続された薄膜トランジ
スタ群だけを導通状態にする選択信号を出力する。導通
状態となった該薄膜トランジスタ群は、信号線駆動回路
２０６から信号線Ｓ１，Ｓ２・・・Ｓｍに出力されてい
る該映像信号を各々の画素毎に設けられた液晶素子及び
保持容量に伝える。以下、走査線Ｇ２・・・Ｇｎについ
てこれを繰り返すことにより、各画素の液晶素子に該映
像信号を書き込むことができる。以上の方法を用いて、
さらに液晶素子の電気光学特性を利用することで任意の
表示画面を得ることができる。

【０００５】この液晶表示装置に用いるシフトレジスタ
ＳＲＸ及びＳＲＹは、例えば図５に示される回路から構
成される。図５（ａ）はＤ−フリップ・フロップを用い
たもので、図５（ｂ）はクロックド・インバータとＡＮ
Ｄゲートを用いたものである。前者のＤ−フリップ・フ
ロップを用いたシフトレジスタではクロックＣＬＫaの
１クロックで１ビット分のシフト動作が行われ、後者の
シフトレジスタではクロックＣＬＫbの１／２クロック
で１ビット分のシフト動作が行われる。前記シフトレジ
スタＳＲＸ及びＳＲＹが、ＭＯＳＦＥＴ等で構成されて
いる場合は前者の構成がよく用いられ、薄膜トランジス
タで構成されている場合は後者の構成を用いることが多
い。

【０００６】さて、図２のＴＦＴ−ＬＣＤパネル２０１
を駆動するのに必要な各制御信号または映像信号は、図
３に示すＴＦＴ−ＬＣＤユニット３０９内で生成または
変調されて得られる。ＴＦＴ−ＬＣＤユニット３０１に
は、外部クロック信号ＥＣＬＫと水平同期信号ＨSYNCと
垂直同期信号ＶSYNCと映像原信号３１０とが入力されて
いる。出力イネーブル信号ＥＮＢＬは、水平同期信号Ｈ
SYNCと第１のクロックＸＣＬＫとを用いてＥＮＢＬ生成
回路３０５で生成される。該ＥＮＢＬ生成回路は、例え
ば、該水平同期信号でリセットした後、第１のクロック
ＸＣＬＫのパルス数をカウントするカウンタ回路と、該
カウンタ回路によるカウント値が設定値に達したときパ
ルス信号を出力するパルス出力回路とから構成される。
また、前記サンプル・ホールド回路のリセット動作に必
要なリセット信号ＲＳＴも該出力イネーブル信号と同様
に生成される。

【０００７】ここで、上記の構成の液晶表示装置のうち
該信号線駆動回路を抜き出し、その動作について更に説
明を加える。図４は信号線駆動回路２０６の構成を説明
する図である。第１のクロックＸＣＬＫに同期して第１
の信号ＸＩＮを順次出力Ｂｉｔ１，Ｂｉｔ２・・・Ｂｉ
ｔｍに転送するシフトレジスタＳＲＸと、該シフトレジ
スタの出力の電圧レベルをシフトするレベルシフタＬＳ
Ｘとにより出力される信号は、アナログ・スイッチＡＳ
Ｗ1,1，ＡＳＷ2,1・・・ＡＳＷm,1の導通状態を制御す
る。このとき、該アナログ・スイッチを順次オン・オフ
することによりサンプル容量ＣSPLに、各々の信号線Ｓ
１，Ｓ２・・・Ｓｍに対応した映像信号ＶＩＤＥＯを取
り込むことができる。その後、出力イネーブル信号ＥＮ
ＢＬに選択パルスが出力されると、該出力イネーブル信
号に導通状態を制御されるアナログ・スイッチ群ＡＳＷ
1,2，ＡＳＷ2,2・・・ＡＳＷm,2が導通状態となり、該
サンプル容量にサンプルされた映像信号はホールド容量
ＣHLDに転送される。このとき、該サンプル容量から該
ホールド容量への映像信号の転送は容量結合によって行
われるため、転送前の該ホールド容量の電圧が各信号線
単位毎に異なっていたのでは正確な転送ができない。そ
こで転送前に該ホールド容量のリセットを行うため、リ
セット信号ＲＳＴに導通状態を制御されるリセット・ス
イッチ群ＲＳＷ1，ＲＳＷ2・・・ＲＳＷ3により総ての
該ホールド容量を、例えば接地電圧等の固定電圧を予め
印加しておく。さて次に、アナログ・バッファＢ１，Ｂ
２・・・Ｂｍは該ホールド容量に転送された映像信号を
バッファリングして出力する。該選択パルスの出力が終
了するとともに該アナログ・スイッチ群は不通状態とな
るため、該ホールド容量と該サンプル容量とは電気的に
絶縁される。この状態から再び該サンプル容量への映像
信号のサンプルが行われる。以降、これを繰り返すこと
によって各信号線に任意の映像信号を供給することがで
きる。

【０００８】このような駆動方法を用いることによっ
て、出力イネーブル信号の選択パルスが出力されている
期間を除く１水平走査期間の殆どの期間を信号線への映
像信号の書き込みに使うことができる。これにより、信
号線または画素の負荷に対する信号線駆動回路の駆動能
力が向上し、表示対角が３０ｃｍ以上の大面積ＴＦＴ−
ＬＣＤも実現可能となったのである。

【０００９】

【発明が解決しようとする課題】従来のアクティブマト
リクス型液晶表示装置において、出力イネーブル信号等
のラッチ信号は、画素マトリクスと同一基板上に形成さ
れる静電気保護回路によって遅延してしまい、タイミン
グを正確に決定できないことがあった。静電気保護回路
は、信号の時間的精度の面から見ると明らかに邪魔だ
が、画素マトリクスと同一基板上に形成される例えば走
査線駆動回路や信号線駆動回路等を静電気の放電による
破壊から守るという点で極めて効果の大きいものであ
る。静電気保護回路を設けない場合、製造工程での歩留
まりは顕著に減少する。

【００１０】そこで従来は、負荷駆動能力の大きい信号
源を用いて出力イネーブル信号などのラッチ信号を得て
いた。このような信号源は電流駆動能力を増したものが
多く、装置の消費電力を増やすことになる。また、駆動
能力をむやみに増すと信号波形が歪み、オーバー・シュ
ート等による誤動作の問題を引き起こす。これらから最
新のアクティブマトリクス型液晶表示装置では、出力イ
ネーブル信号等のラッチ信号の時間的精度を保証するの
が困難になりつつある。

【００１１】本発明は上記の課題を解決する。

【００１２】

【課題を解決するための手段】画素マトリクスと少なく
とも信号線駆動回路とが同一基板上に形成されたアクテ
ィブマトリクス型液晶表示装置において、該信号線駆動
回路は、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルされた該映像信号をホ
ールドするホールド手段と、該ホールド手段を制御する
第１の制御手段と、を有するアクティブマトリクス型液
晶表示装置を用いることにより上記課題を解決する。

【００１３】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路が、映
像信号を順次サンプルするサンプル手段と、該サンプル
手段によってサンプルされた該映像信号をホールドする
ホールド手段と、該ホールド手段によって保持された該
映像信号を増幅または緩衝するバッファ手段と、該ホー
ルド手段を制御する第１の制御手段と、を有するアクテ
ィブマトリクス型液晶表示装置を用いることにより上記
課題を解決する。

【００１４】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路が、映
像信号を順次サンプルするサンプル手段と、該サンプル
手段によってサンプルされた該映像信号をホールドする
ホールド手段と、該ホールド手段によって保持された該
映像信号を増幅または緩衝するバッファ手段と、少なく
とも該ホールド手段または該バッファ手段の一方をリセ
ットするリセット手段と、該ホールド手段を制御する第
１の制御手段と該リセット手段を制御する第２の制御手
段と、を有するアクティブマトリクス型液晶表示装置を
用いることにより上記課題を解決する。

【００１５】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の制御手段と、を有
し、該サンプル手段は、該映像信号をサンプルするタイ
ミングを規定するラッチ信号を生成するサンプル・ラッ
チ生成手段と、サンプルされる該映像信号を保持するサ
ンプル保持手段と、該ラッチ信号に基づいて該映像信号
を該サンプル保持手段へサンプルするサンプル・スイッ
チング手段とから構成され、該第１の制御手段は、該サ
ンプル・ラッチ生成手段と概ね等価な手段から構成され
ているアクティブマトリクス型液晶表示装置を用いるこ
とにより上記課題を解決する。

【００１６】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該バッファ手段によって増幅または緩衝された該映
像信号を断続的に該画素マトリクスの信号線に供給する
信号線出力手段と、を有するアクティブマトリクス型液
晶表示装置を用いることにより上記課題を解決する。

【００１７】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されており、該信号線駆
動回路は少なくとも、映像信号を順次サンプルするサン
プル手段と、該サンプル手段によってサンプルした該映
像信号をホールドするホールド手段と、該ホールド手段
によって保持された該映像信号を増幅または緩衝するバ
ッファ手段と、該ホールド手段を制御する第１の制御手
段と、を有し、該サンプル手段は、該映像信号をサンプ
ルするタイミングを規定するラッチ信号をクロック信号
から生成するサンプル・ラッチ生成手段と、サンプルさ
れる該映像信号を保持するサンプル保持手段と、該ラッ
チ信号に基づいて該映像信号を該サンプル容量へサンプ
ルするサンプル・スイッチング手段とから構成されるア
クティブマトリクス型液晶表示装置において、該クロッ
ク信号は周波数が可変であり、該ホールド手段を制御す
るタイミング信号は該第１の制御手段により該クロック
信号から生成されるアクティブマトリクス型液晶表示装
置を用いることにより上記課題を解決する。

【００１８】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成され、該信号線駆動回路
は、少なくとも映像信号を順次サンプルするサンプル手
段と、該サンプル手段によってサンプルした該映像信号
をホールドするホールド手段と、該ホールド手段によっ
て保持された該映像信号を増幅または緩衝するバッファ
手段と、該ホールド手段をリセットするリセット手段
と、を有するアクティブマトリクス型液晶表示装置の駆
動方法において、該ホールド手段によって該映像信号を
ホールドするのに要する時間をｔhとし、該リセット手
段によって該ホールド手段をリセットするのに要する時
間をｔrとしたとき、少なくともｔh＞ｔrなる関係が成
り立つことを特徴とするアクティブマトリクス型液晶表
示装置の駆動方法を用いることにより上記課題を解決す
る。

【００１９】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段をリセットするリセット手段と、該
リセット手段のリセット動作を終了するタイミングから
該ホールド手段のホールド動作を開始するタイミングま
での時間長を制御する遅延手段と、を有するアクティブ
マトリクス型液晶表示装置を用いることによって上記課
題を解決する。

【００２０】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の計数手段とを有
し、該サンプル手段及び該第１の計数手段には一定の周
波数の制御クロックが入力されるアクティブマトリクス
型液晶表示装置を用いることによって上記課題を解決す
る。

【００２１】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、少なくとも該ホールド手段または該バッファ手段の
一方をリセットするリセット手段と、該ホールド手段を
制御する第１の計数手段と、該リセット手段を制御する
第２の計数手段と、を有し、該サンプル手段及び該第１
の計数手段及び第２の計数手段には一定の周波数の制御
クロックが入力されるアクティブマトリクス型液晶表示
装置を用いることによって上記課題を解決する。

【００２２】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、少なくとも該ホールド手段または該バッファ手段の
一方をリセットするリセット手段と、該リセット手段の
リセット動作を終了するタイミングから該ホールド手段
のホールド動作を開始するタイミングまでの時間長を制
御する遅延手段と、該ホールド手段を制御する第１の計
数手段と、該リセット手段を制御する第２の計数手段
と、該遅延手段を制御する第３の計数手段と、を有し、
該サンプル手段及び該第１の計数手段及び第２の計数手
段及び第３の計数手段には一定の周波数の制御クロック
が入力されるアクティブマトリクス型液晶表示装置を用
いることによって上記課題を解決する。

【００２３】

【作用】画素マトリクスと少なくとも信号線駆動回路と
が同一基板上に形成されたアクティブマトリクス型液晶
表示装置において、該信号線駆動回路は、映像信号を順
次サンプルするサンプル手段と、該サンプル手段によっ
てサンプルされた該映像信号をホールドするホールド手
段と、該ホールド手段を制御する第１の制御手段と、を
有するアクティブマトリクス型液晶表示装置を用いるこ
とにより、または、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は、映
像信号を順次サンプルするサンプル手段と、該サンプル
手段によってサンプルされた該映像信号をホールドする
ホールド手段と、該ホールド手段によって保持された該
映像信号を増幅または緩衝するバッファ手段と、該ホー
ルド手段を制御する第１の制御手段と、を有するアクテ
ィブマトリクス型液晶表示装置を用いることにより、ま
たは、画素マトリクスと少なくとも信号線駆動回路とが
同一基板上に形成されたアクティブマトリクス型液晶表
示装置において、該信号線駆動回路は、映像信号を順次
サンプルするサンプル手段と、該サンプル手段によって
サンプルされた該映像信号をホールドするホールド手段
と、該ホールド手段によって保持された該映像信号を増
幅または緩衝するバッファ手段と、少なくとも該ホール
ド手段または該バッファ手段の一方をリセットするリセ
ット手段と、該ホールド手段を制御する第１の制御手段
と該リセット手段を制御する第２の制御手段と、を有す
るアクティブマトリクス型液晶表示装置を用いることに
より、該第１の制御手段から該ホールド手段までの信号
遅延及び該第２の制御手段から該リセット手段までの信
号遅延とが従来のものに比べ少なくなる。

【００２４】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の制御手段と、を有
し、該サンプル手段は、該映像信号をサンプルするタイ
ミングを規定するラッチ信号を生成するサンプル・ラッ
チ生成手段と、サンプルされる該映像信号を保持するサ
ンプル保持手段と、該ラッチ信号に基づいて該映像信号
を該サンプル保持手段へサンプルするサンプル・スイッ
チング手段とから構成され、該第１の制御手段は、該サ
ンプル・ラッチ生成手段と概ね等価な手段から構成され
ているアクティブマトリクス型液晶表示装置を用いるこ
とにより、該信号線駆動回路の最小配置が可能になる。

【００２５】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該バッファ手段によって増幅または緩衝された該映
像信号を断続的に該画素マトリクスの信号線に供給する
信号線出力手段と、を有するアクティブマトリクス型液
晶表示装置を用いることにより、信号線に該映像信号以
外の高周波成分を与えることが無い。

【００２６】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されており、該信号線駆
動回路は少なくとも、映像信号を順次サンプルするサン
プル手段と、該サンプル手段によってサンプルした該映
像信号をホールドするホールド手段と、該ホールド手段
によって保持された該映像信号を増幅または緩衝するバ
ッファ手段と、該ホールド手段を制御する第１の制御手
段と、を有し、該サンプル手段は、該映像信号をサンプ
ルするタイミングを規定するラッチ信号をクロック信号
から生成するサンプル・ラッチ生成手段と、サンプルさ
れる該映像信号を保持するサンプル保持手段と、該ラッ
チ信号に基づいて該映像信号を該サンプル容量へサンプ
ルするサンプル・スイッチング手段とから構成されるア
クティブマトリクス型液晶表示装置において、該クロッ
ク信号は周波数が可変であり、該ホールド手段を制御す
るタイミング信号は該第１の制御手段により該クロック
信号から生成されるアクティブマトリクス型液晶表示装
置を用いることにより、該ホールド手段が該映像信号を
ホールド動作を行うのに要する時間を外部で任意に変え
ることができる。

【００２７】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成され、該信号線駆動回路
は、少なくとも映像信号を順次サンプルするサンプル手
段と、該サンプル手段によってサンプルした該映像信号
をホールドするホールド手段と、該ホールド手段によっ
て保持された該映像信号を増幅または緩衝するバッファ
手段と、該ホールド手段をリセットするリセット手段
と、を有するアクティブマトリクス型液晶表示装置の駆
動方法において、該ホールド手段によって該映像信号を
ホールドするのに要する時間をｔhとし、該リセット手
段によって該ホールド手段をリセットするのに要する時
間をｔrとしたとき、少なくともｔh＞ｔrなる関係が成
り立つアクティブマトリクス型液晶表示装置の駆動方法
を用いることにより、水平帰線期間を有効に利用し、該
バッファ手段が信号線に該映像信号を増幅出力または緩
衝出力する時間を最長にすることができる。

【００２８】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段をリセットするリセット手段と、該
リセット手段のリセット動作を終了するタイミングから
該ホールド手段のホールド動作を開始するタイミングま
での時間長を制御する遅延手段と、を有するアクティブ
マトリクス型液晶表示装置を用いることにより、該リセ
ット動作と該ホールド動作とが時間的に重なることは無
くなる。

【００２９】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の計数手段とを有
し、該サンプル手段及び該第１の計数手段には一定の周
波数の制御クロックが入力されるアクティブマトリクス
型液晶表示装置を用いることにより、または、画素マト
リクスと少なくとも信号線駆動回路とが同一基板上に形
成されたアクティブマトリクス型液晶表示装置におい
て、該信号線駆動回路は少なくとも、映像信号を順次サ
ンプルするサンプル手段と、該サンプル手段によってサ
ンプルした該映像信号をホールドするホールド手段と、
該ホールド手段によって保持された該映像信号を増幅ま
たは緩衝するバッファ手段と、少なくとも該ホールド手
段または該バッファ手段の一方をリセットするリセット
手段と、該ホールド手段を制御する第１の計数手段と、
該リセット手段を制御する第２の計数手段と、を有し、
該サンプル手段及び該第１の計数手段及び第２の計数手
段には一定の周波数の制御クロックが入力されるアクテ
ィブマトリクス型液晶表示装置を用いることにより、ま
たは、画素マトリクスと少なくとも信号線駆動回路とが
同一基板上に形成されたアクティブマトリクス型液晶表
示装置において、該信号線駆動回路は少なくとも、映像
信号を順次サンプルするサンプル手段と、該サンプル手
段によってサンプルした該映像信号をホールドするホー
ルド手段と、該ホールド手段によって保持された該映像
信号を増幅または緩衝するバッファ手段と、少なくとも
該ホールド手段または該バッファ手段の一方をリセット
するリセット手段と、該リセット手段のリセット動作を
終了するタイミングから該ホールド手段のホールド動作
を開始するタイミングまでの時間長を制御する遅延手段
と、該ホールド手段を制御する第１の計数手段と、該リ
セット手段を制御する第２の計数手段と、該遅延手段を
制御する第３の計数手段と、を有し、該サンプル手段及
び該第１の計数手段及び第２の計数手段及び第３の計数
手段には一定の周波数の制御クロックが入力されるアク
ティブマトリクス型液晶表示装置を用いることにより、
該制御クロックを生成する回路の規模を縮小できる。

【００３０】

【実施例】本発明の実施例について図面を用いて説明す
る。

【００３１】（第１の実施例）図１は、第１の実施例を
用いたアクティブマトリクス型液晶表示装置を構成する
アクティブマトリクス・パネルの信号線駆動回路の一例
を説明する図である。該信号線駆動回路は画素マトリク
スと同一の基板上に形成される。

【００３２】シフトレジスタＳＲは、選択信号ＸＩＮを
Ｂｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍの各ビット出力に転
送し、サンプル・スイッチ群ＳＷ1,1，ＳＷ2,1・・・Ｓ
Ｗm,1を時系列的にオン・オフするために設ける。該シ
フトレジスタと該サンプル・スイッチ群との間にはレベ
ルシフタＬＳが介在しており、該レベルシフタは、該シ
フトレジスタのビット出力の電圧レベルまたは電流レベ
ルを該サンプル・スイッチ群がオン・オフ動作をするの
に十分なレベルに引き上げるまたは押し下げるために用
いられる。但し、該シフトレジスタのビット出力が該サ
ンプル・スイッチ群をオン・オフするのに十分なレベル
であるならば、該レベルシフタは不要である。該サンプ
ル・スイッチ群が時系列的にオン・オフすることによっ
て映像信号ＶＩＤＥＯはサンプル容量Ｃ1,1，Ｃ2,1・・
・Ｃm,1に順次サンプルされ、該サンプル容量には該映
像信号に応じた電圧値が各々保持される。このとき該サ
ンプル容量とホールド容量Ｃ1,2，Ｃ2,2・・・Ｃm,2と
の間に設けるホールド・スイッチ群ＳＷ1,2，ＳＷ2,2・
・・ＳＷm,2は、ホールド・スイッチ制御回路からの制
御信号に基づいてオフしている。該サンプル容量に保持
された電圧値は、最終的にはアナログ・バッファＢ１，
Ｂ２・・・Ｂｍにより増幅または緩衝されて信号線Ｓ
１，Ｓ２・・・Ｓｍに出力されるのだが、この過程が従
来技術と本発明とで大きく異なる。

【００３３】図４に示す従来技術によれば、ＴＦＴ−Ｌ
ＣＤパネルの外から供給される出力イネーブル信号ＥＮ
ＢＬが入力されるのに伴って、サンプル容量ＣSPLに保
持された電圧値はホールド容量ＣHLDに転送され、アナ
ログ・バッファＢ１，Ｂ２・・・Ｂｍは該ホールド容量
に転送された電圧値を増幅または緩衝して信号線に出力
する。これに対し本発明では、この出力イネーブル信号
ＥＮＢＬに相当する信号を、複雑な回路構成を必要とせ
ずにアクティブマトリクス・パネルの内部で生成するこ
とができる。以下、再び図１を用いて本発明の説明を続
ける。

【００３４】さて前述の通り、サンプル容量Ｃ1,1，Ｃ
2,1・・・Ｃm,1には該映像信号に応じた電圧値が保持さ
れ続けているものとする。シフトレジスタＳＲのシフト
動作を制御する制御クロックＣＬＫは、同時に出力スイ
ッチ制御回路１０１とリセット・スイッチ制御回路１０
２とホールド・スイッチ制御回路１０３とに入力され、
これら３つの制御回路の出力信号のタイミングを制御し
ている。これら３つの制御回路は該シフトレジスタと等
価な回路構成を有しており、さらに必要に応じて演算回
路等を組み合わせた回路構成を有している。これら３つ
の制御回路の具体的回路構成については後述する。該シ
フトレジスタは、制御クロックＣＬＫに同期して選択信
号ＸＩＮをＢｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍの各ビッ
ト出力に転送した後、該選択信号を出力スイッチ制御回
路１０１に転送する。このとき、該出力スイッチ制御回
路からは出力スイッチ群ＳＷ1,3，ＳＷ2,3・・・ＳＷm,
3をオフにする制御信号が出力され、アナログ・バッフ
ァＢ１，Ｂ２・・・Ｂｍの出力端子と信号線Ｓ１，Ｓ２
・・・Ｓｍとは電気的に絶縁される。

【００３５】次に、制御クロックＣＬＫに同期して該出
力スイッチ制御回路からリセット・スイッチ制御回路１
０２に該選択信号が転送される。このとき該リセット・
スイッチ制御回路からは、第１のリセット・スイッチ群
ＳＷ1,4，ＳＷ2,4・・・ＳＷm,4及び第２のリセット・
スイッチ群ＳＷ1,5，ＳＷ2,5・・・ＳＷm,5をオンにす
る制御信号が出力される。該第１のリセット・スイッチ
群は、リセット信号線ＲＳと該ホールド容量及び該アナ
ログ・バッファの入力端子との間の導通状態を制御する
ように設けている。また、該第２のリセット・スイッチ
群は、該リセット信号線と該アナログ・バッファの出力
端子との間の導通状態を制御するように設けている。該
第１のリセット・スイッチ群がオンすると、該ホールド
容量には該リセット信号線に印加された電圧値がほぼ瞬
時に書き込まれ、該ホールド容量は該電圧値にリセット
される。このとき同時に該ホールド容量に直結している
該アナログ・バッファの入力端子も該電圧値にリセット
される。また、該第２のリセット・スイッチ群がオンす
ると、該アナログ・バッファの出力端子には該リセット
信号線に印加された電圧値が書き込まれ、該アナログ・
バッファの出力端子は該電圧値にリセットされる。該ア
ナログ・バッファの入力端子のみならず出力端子をもリ
セットするのは、該アナログ・バッファのスルーレート
以上に高速に出力を安定化させるためである。

【００３６】該ホールド容量及び該アナログ・バッファ
の入出力端子がリセットされた後、次に、該制御クロッ
クに同期してリセット・スイッチ制御回路１０２からホ
ールド・スイッチ制御回路１０３へと該選択信号が転送
される。このとき同時に、該リセット・スイッチ制御回
路は該第１のリセット・スイッチ群及び該第２のリセッ
ト・スイッチ群をオフにする制御信号を出力する。ま
た、該ホールド・スイッチ制御回路はホールド・スイッ
チ群ＳＷ1,2，ＳＷ2,2・・・ＳＷm,2をオンにする制御
信号を出力する。これに伴って該ホールド・スイッチ群
は導通状態となり、サンプル容量Ｃ1,1，Ｃ2,1・・・Ｃ
m,1に保持された電圧値はホールド容量Ｃ2,1，Ｃ2,2・
・・Ｃm,2へとほぼ瞬時に転送される。該ホールド容量
へ転送された電圧値は、該アナログ・バッファで増幅ま
たは緩衝されて該アナログ・バッファから出力されてい
る。

【００３７】次に、該制御クロックに同期して該ホール
ド・スイッチ制御回路から出力スイッチ制御回路へと該
選択信号が転送される。このとき、該ホールド・スイッ
チ制御回路は該ホールド・スイッチ群をオフにする信号
を出力し、該サンプル容量から該ホールド容量への電圧
値の転送を終了する。一方で、該出力スイッチ制御回路
は該出力スイッチ群をオンにする制御信号を出力する。
これにより該アナログ・バッファの出力端子と該信号線
とが接続され、該アナログ・バッファで増幅または緩衝
された電圧値が信号線へ出力されるようになる。該出力
スイッチ制御回路が再びオフの制御信号を出力するまで
の期間、即ち、該シフトレジスタが新たな選択信号ＸＩ
ＮをＢｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍの各ビットに転
送して、新たな映像信号ＶＩＤＥＯを順次該サンプル容
量にサンプルし終わるまでの期間、該アナログ・バッフ
ァの出力端子と該信号線は電気的に接続された状態が保
たれ、該信号線への信号の書き込みが続けられることに
なる。以上の動作を繰り返すことにより、任意の映像信
号を各信号線に転送することができ、アクティブマトリ
クス型液晶表示装置に映像を映し出すことができる。

【００３８】本発明を用いることにより、サンプル容量
からホールド容量へ電圧値を転送するタイミングを制御
する該出力イネーブル信号ＥＮＢＬに相当する制御信号
をＴＦＴ−ＬＣＤパネルの外部で作成する必要が無くな
る。このためＴＦＴ−ＬＣＤパネルと外部回路とを接続
するために用いる実装端子の数を減らすことができるの
で、実装工程数の減少や実装時の歩留まり向上等の利点
がある。また、出力スイッチ制御回路とリセット・スイ
ッチ制御回路及びホールド・スイッチ制御回路はシフト
レジスタと等価の回路構成をしている、または、等価の
回路構成をした部分を多く含んでいるため、回路設計の
上ではシフトレジスタのビット数を多くするだけでこれ
ら３つの制御回路の殆どの部分を設計することができ
る。このため、回路のレイアウト面積を最小にすること
が可能となり、ＴＦＴ−ＬＣＤパネルの狭小化を実現で
きる。また、特殊な回路構成を付加するのに比べて設計
付加が大きく低減されるので、設計ミスの要因を予め取
り除くことができる。さらに、実装端子から出力イネー
ブル信号を供給する従来の方法では静電気による回路の
破壊を防ぐ静電気保護回路をＴＦＴ−ＬＣＤパネル上の
実装端子の近辺に設ける場合が多いが、該静電気保護回
路は極めて大きな寄生容量を有しているのが普通で、こ
れによって出力イネーブル信号が遅延することは避けら
れない。一方、本発明によれば静電気保護回路は不要な
ので、遅延の無い出力イネーブル信号を得ることができ
る。これにより、サンプル容量からホールド容量への信
号転送のタイミングが精度良く決定され、誤信号の取り
込み等を確実に防止することができる。

【００３９】また、本発明では、該出力スイッチ群と該
出力スイッチ制御回路とを用いて、該アナログ・バッフ
ァの出力が該信号線に断続的に印加されるようにしてい
る。これは、該第２のリセット・スイッチ群によって該
アナログ・バッファの出力がリセットされる際に、信号
線に該リセット信号線の電圧を印加させないために設け
ている。従来の信号線駆動回路であれば信号線もリセッ
トされるため、本来は不要な高周波が信号線に重畳され
ることになる。本発明では該出力スイッチ群及び該出力
スイッチ制御回路の機能により映像信号のみを該信号線
に印加できるので、信号線近辺に封入されている液晶の
異常配向によるドメイン発生を抑えることができ、該ド
メインからの光漏れの無い、高コントラスト比のアクテ
ィブマトリクス型液晶表示装置を実現できる。また、該
バッファ手段によって該信号線に寄生する容量が無駄に
充放電されるのを、該信号線出力手段で防ぐことができ
るため、信号線駆動回路の消費電力を少なくすることが
できる。

【００４０】以下、より具体的に本発明の第１の実施例
について説明する。まず、図１のシフトレジスタＳＲが
図５（ａ）に示すＤ−フリップフロップにより構成され
ている場合について説明する。図６は、図１の部分１０
６の具体的回路構成の一例を説明する図である。端子６
０１は、図１のシフトレジスタＳＲから転送される選択
信号を入力する端子である。配線６０２は、図１の第１
のリセット・スイッチ群ＳＷ1,4，ＳＷ2,4・・・ＳＷm,
4及び第２のリセット・スイッチ群ＳＷ1,5，ＳＷ2,5・
・・ＳＷm,5の制御端子に接続される配線である。配線
６０３は、図１のホールド・スイッチ群ＳＷ1,2，ＳＷ
2,2・・・ＳＷm,2の制御端子に接続される配線である。
配線６０４は、図１の出力スイッチ群ＳＷ1,3，ＳＷ2,3
・・・ＳＷm,3の制御端子に接続される配線である。
尚、前記配線６０２，６０３及び６０４と前記各スイッ
チ群との間にはレベルシフタＬＳを介在させて、電圧レ
ベルまたは電流レベルを引き上げるまたは押し下げるこ
とも可能である。出力スイッチ制御回路１０１は、Ｄ−
フリップフロップ６０５及び６０７とリセッタブル・Ｄ
−フリップフロップ６０６とＮＯＲゲート６０８とから
構成される。リセット・スイッチ制御回路１０２及びホ
ールド・スイッチ制御回路１０３はＤ−フリップフロッ
プそのもので構成される。この実施例では、制御クロッ
クＣＬＫに同期するＤ−フリップフロップが６０５→１
０２→１０３→６０７と並べられており、この回路構成
が図５（ａ）のシフトレジスタの回路構成と等価である
ことが明らかである。

【００４１】次に、図６の回路の動作を図８に示すタイ
ミング・チャートを用いて説明する。以下の説明中では
図１を併用する。

【００４２】まず、水平走査期間８０１のうち水平帰線
期間８０２を除いた期間では、制御クロックＣＬＫに同
期して図１のシフトレジスタＳＲは順次Ｂｉｔ１，Ｂｉ
ｔ２・・・Ｂｉｔｍの各ビットに選択パルスを出力す
る。このとき、前述の説明通り、映像信号に対応する信
号が各ビットごとに設けたサンプル容量にサンプリング
される。一方でｍ番目のビットＢｉｔｍに出力される選
択パルスは同時に端子６０１にも入力される。

【００４３】[期間８０３]該選択パルスを受け、Ｄ−フ
リップフロップ６０５の出力端子Ｑ（点Ｐ６１）は該制
御クロックの次の１クロックの間、ハイ・レベルの電圧
を出力する。これがＤ−フリップフロップ６０６のクロ
ック端子ＣＫに入力され、Ｄ−フリップフロップ６０６
の出力端子Ｑ（点Ｐ６５）はロー・レベルからハイ・レ
ベルへと変わる。ここで、Ｄ−フリップフロップ６０６
は１ビット・カウンタを構成しているので、再びクロッ
ク端子ＣＫ（点Ｐ６１）にパルス信号が入力されるか、
または、リセット端子Ｒにハイ・レベルの信号が入力さ
れるまでこの状態を維持することになる。さて、ＮＯＲ
ゲート６０８は点Ｐ６５のハイ・レベルの信号を受けて
配線６０４（点Ｐ６６）にロー・レベルの信号を出力す
る。このようにして期間８０３では、図１のアナログ・
バッファ群の出力端子と信号線との導通状態を制御する
出力スイッチ群ＳＷ1,3，ＳＷ2,3・・・ＳＷm,3をオフ
にし、該アナログ・バッファ群の出力信号が該信号線に
伝達されないようにする。

【００４４】［期間８０４］該制御クロックの次の１ク
ロックの間、リセット・スイッチ制御回路１０２を兼ね
るＤ−フリップフロップの出力端子Ｑ（点Ｐ６２）及び
配線６０２はハイ・レベルとなり、第１のリセット・ス
イッチ群ＳＷ1,4，ＳＷ2,4・・・ＳＷm,4及び第２のリ
セット・スイッチ群ＳＷ1,5，ＳＷ2,5・・・ＳＷm,5は
導通状態となる。こうして期間８０４では、該アナログ
・バッファ群の入出力端子及びホールド容量Ｃ1,2，Ｃ
2,2・・・Ｃm,2がリセット信号線ＲＳの電圧レベルにリ
セットされることになる。期間８０４が終了すると同時
に、リセット・スイッチ制御回路１０２を兼ねるＤ−フ
リップフロップの出力端子Ｑはロー・レベルとなり、該
第１のリセット・スイッチ群及び該第２のリセット・ス
イッチ群は非導通状態となる。

【００４５】［期間８０５］該制御クロックの次の１ク
ロックの間、ホールド・スイッチ制御回路１０３を兼ね
るＤ−フリップフロップの出力端子Ｑ（点Ｐ６３）及び
配線６０３はハイ・レベルとなり、ホールド・スイッチ
群ＳＷ2,1，ＳＷ2,2・・・ＳＷm,2は導通状態になる。
これによりサンプル容量Ｃ1,1，Ｃ2,1・・・Ｃm,1から
該ホールド容量へと信号が転送され、各アナログ・バッ
ファは該信号を増幅または緩衝して出力端子から出力す
る。こうして期間８０５では、該ホールド容量に信号を
書き込み、該アナログ・バッファの出力を安定化させ
る。期間８０５が終了すると同時に、ホールド・スイッ
チ制御回路を兼ねるＤ−フリップフロップの出力端子Ｑ
はロー・レベルとなり、該ホールド・スイッチ群は非導
通状態となる。これによって該サンプル容量と該ホール
ド容量とが電気的に絶縁され、該ホールド容量は再び該
第１のリセット・スイッチ群が開くまで、期間８０５終
了時の電圧値を保持し続ける。

【００４６】［期間８０６］該制御クロックの次の１ク
ロックの間、Ｄ−フリップフロップ６０７の出力端子Ｑ
（点Ｐ６４）はハイ・レベルとなり、該出力端子に接続
されたリセッタブル・Ｄ−フリップフロップ６０６のリ
セット端子Ｒにハイ・レベルが入力されるため、該リセ
ッタブル・Ｄ−フリップフロップはリセットされ出力端
子Ｑ（点Ｐ６５）はロー・レベルを出力する。このとき
該ＮＯＲゲートの２つの入力端子である点Ｐ６４と点Ｐ
６５はそれぞれハイ・レベルとロー・レベルとなり、未
だ出力（点Ｐ６６）はロー・レベルとなっているため、
該出力スイッチ群はオフのままである。

【００４７】該制御クロックの次のクロックが入力され
ると同時に、Ｄ−フリップフロップの出力端子Ｑ（点Ｐ
６４）はロー・レベルになり、該ＮＯＲゲートの２つの
入力端子は共にロー・レベルになり、出力（点Ｐ６６）
はハイ・レベルとなる。これにより該出力スイッチ群は
導通状態となり、該ホール容量に保持された信号が増幅
または緩衝されて該アナログ・バッファから該信号線に
出力される。

【００４８】以上の一連の動作が終了し、水平帰線期間
８０２が終了すると、再び該シフトレジスタによる映像
信号のサンプリングから始まる一連の動作を繰り返す。
以上の様にして、アクティブマトリクス型液晶表示装置
の信号線駆動回路の内部で各スイッチ群を制御するラッ
チ信号を得ることができる。

【００４９】図８のタイミング・チャートでは、期間８
０３〜期間８０６の各期間の長さが異なっている。これ
は、各期間で行われる上記動作が完了するのに要する時
間が各々違うためである。一般的な映像信号では水平消
去期間８０２は水平走査期間８０１の概ね２割程度の時
間しかないため、前記の各期間を該水平帰線期間内で有
効に配分する必要がある。期間８０４では、該アナログ
・バッファの入出力容量と該ホールド容量とを該リセッ
ト信号線に印加されている電圧レベルまで充放電するた
め、これら期間８０３〜８０６の中では期間８０４が最
も時間を要する。次に時間を要するのが期間８０５であ
り、期間８０５では該サンプル容量から該ホールド容量
への該映像信号の転送が行われる。該転送は、該ホール
ド・スイッチ群を介して容量結合によって行われるた
め、少なくとも期間８０４よりは短くできる。期間８０
５が短すぎる場合には該転送が十分に行われず精度の面
で問題になることがあるので、要求される精度にもよる
がある程度の時間は必要である。一方、期間８０３では
該出力スイッチ群をオフにする時間だけが要求され、期
間８０６では該出力スイッチ群をオンにする時間だけが
要求される。期間８０３及び期間８０６は該出力スイッ
チ制御回路の遅延に対してマージンを取れば良いため、
期間８０５よりも短い時間で構わない。これらから、少
なくとも期間８０４＞期間８０５の関係が成り立ち、さ
らに期間８０４＞期間８０５＞期間８０３≒期間８０６
という関係が成り立つ。この関係は絶対的な条件では無
く、期間８０３〜期間８０６に配分される時間を最小に
する条件であると考えることができる。上記条件が満た
されるということは、換言すれば、該出力スイッチがオ
ン状態になっている時間が最も長いということである。
これには該アナログ・バッファ群による該信号線への書
き込みが十分に行えるという利点がある。

【００５０】さて、上記各期間の時間は、仕様の異なる
アクティブマトリクス型液晶表示装置毎に異なってく
る。ここでは該制御クロックの周波数を可変にすること
によって、上記各期間のタイミングを可変制御してい
る。こうすると、制御クロックを生成する回路だけを可
変にしておけば良く、外部回路の汎用性が高まり、アク
ティブマトリクス型液晶表示装置の製造コストを下げる
効果がある。

【００５１】次に、図１のシフトレジスタＳＲが図５
（ｂ）に示すクロックド・インバータとＡＮＤゲートに
より構成されている場合について説明する。図９は、図
１の部分１０６の具体的回路構成の一例を説明する図で
ある。端子９０１は、シフトレジスタＳＲからの転送信
号を受ける端子である。配線９０２は、リセット・スイ
ッチ制御回路１０２と該第１のリセット・スイッチ群及
び該第２のリセット・スイッチ群の制御端子とを接続す
る配線である。配線９０３は、ホールド・スイッチ制御
回路１０３と該ホールド・スイッチ群の制御端子とを接
続する配線である。配線９０４は、出力スイッチ制御回
路１０１と該出力スイッチ群の制御端子とを接続する配
線である。９０４及び９０５はＮ型の薄膜トランジスタ
を表している。図中総てのクロックド・インバータは制
御信号がハイ・レベルのときのみインバータ動作をする
ものとする。この３つの制御回路は図９の例では主にク
ロックド・インバータから構成され、さらにそれらのう
ち該リセット・スイッチ制御回路と該ホールド・スイッ
チ制御回路は図５（ｂ）に示したシフトレジスタの回路
構成と等価であることが分かる。機能的にも図６に示し
た回路とほぼ同じである。

【００５２】次に、図１０に示すタイミング・チャート
を用いて簡単に回路動作について説明する。尚、図９に
示すようなクロックド・インバータ型のシフトレジスタ
及び制御回路の駆動には、制御クロックＣＬＫと、該制
御クロックとは排他論理の関係にある制御クロックＣＬ
Ｋ＊が必要となるので、ここでは予めインバータ等を用
いて制御クロックＣＬＫの排他論理をとり制御クロック
ＣＬＫ＊を得たものとする。

【００５３】まず水平帰線期間８０２に入る直前、端子
９０１にはｍ番目のビットＢｉｔｍの選択信号が入力さ
れている。

【００５４】［期間１２１］水平走査期間８０２に入る
と制御クロックＣＬＫがハイ・レベルになり、制御クロ
ックＣＬＫに制御されるクロックド・インバータが動作
して、該選択信号は点Ｐ９１及び点Ｐ９２へと転送され
る。点Ｐ９２はハイ・レベルとなりクロックド・インバ
ータ９０８をインバータ動作させる。このとき点Ｐ９２
はハイ・レベルであるのでＮ型薄膜トランジスタ９０５
は導通状態にあり、点Ｐ９９を接地電圧（ロー・レベ
ル）に固定している。点Ｐ９１はロー・レベルであるの
で、クロックド・インバータ９０７はインバータとして
機能していない。よって、クロックド・インバータ９０
３の出力端子である点Ｐ９８はハイ・レベルとなる。Ｎ
ＯＲゲート９０９の入力端子に接続されている点Ｐ９８
がハイ・レベルであるので、該ＮＯＲゲートはロー・レ
ベルを出力する。これにより、配線９０４に接続された
出力スイッチ群はオフとなる。

【００５５】［期間１２２］次に制御クロックＣＬＫが
ロー・レベルになるとリセット・スイッチ制御回路１０
２はハイ・レベルを点Ｐ９３に出力し、該第１のリセッ
ト・スイッチ群及び該第２のスイッチ群はオン状態とな
る。こうして前述と同様に、該ホールド容量及び該アナ
ログ・バッファ群の出力端子は該リセット信号線の電圧
に印加され、リセットされる。

【００５６】［期間１２３］次に制御クロックＣＬＫが
再びハイ・レベルになるとホールド・スイッチ制御回路
１０３はハイ・レベルを点Ｐ９４に出力し、該ホールド
・スイッチ群はオン状態となる。同時に、該第１のリセ
ット・スイッチ群及び該第２のリセットスイッチ群はオ
フ状態になり、該ホールド容量には該サンプル容量に保
持された電圧値が転送される。この一方で、該出力スイ
ッチ制御回路では点Ｐ９１がハイ・レベルになるため、
クロックド・インバータ９０７がインバータ動作を開始
する。クロックド・インバータ９０７及び９０８は双方
ともインバータ動作をしているため、この入出力端子で
ある点Ｐ９８及び点Ｐ９９は各々ハイ・レベル、ロー・
レベルで安定する。

【００５７】［期間１２４］次に制御クロックＣＬＫが
再びロー・レベルになると点Ｐ９５はロー・レベルにな
るため、Ｎ型薄膜トランジスタ９０６のゲート端子はハ
イ・レベルになり、該Ｎ型薄膜トランジスタは導通状態
となる。このとき、同時にクロックド・インバータ９０
８はインバータとして機能しなくなるため、点Ｐ９８は
接地電圧（ロー・レベル）に固定される。この時点では
ＮＯＲゲート９０９の入力端子（点Ｐ９６）がハイ・レ
ベルであるため、該ＮＯＲゲートの出力（点Ｐ９７）は
ロー・レベルのままとなる。

【００５８】次に制御クロックＣＬＫが再びハイ・レベ
ルになると、点Ｐ９５がハイ・レベルになり、点Ｐ９６
がロー・レベルになる。点Ｐ９５がハイ・レベルになる
とクロックド・インバータ９０８はインバータ動作を始
め、点Ｐ９８をロー・レベルに固定し続ける。さて、Ｎ
ＯＲゲート９０９の２つの入力端子、点Ｐ９６と点Ｐ９
８は両方ロー・レベルとなるので、該ＮＯＲゲートは配
線９０４（点Ｐ９７）にハイ・レベルを出力する。こう
して該出力スイッチ群はオン状態になり、該アナログ・
バッファ群の出力を該信号線に書き込むことができる。

【００５９】以上の一連の動作を１水平走査期間毎に行
うことによって各信号線へ任意の映像信号を書き込むこ
とができる。

【００６０】ここで、本文の説明に用いるハイ・レベル
／ロー・レベルとは回路論理動作の正／誤に対応した電
圧のレベルを指すものとする。また、以上で説明してき
た複数のスイッチ群は、制御信号がハイ・レベルのとき
導通状態（オン）になり、ロー・レベルのとき絶縁状態
（オフ）になる、Ｎ型薄膜トランジスタによるアナログ
・スイッチ等を想定している。

【００６１】次に、各スイッチ群、アナログ・バッファ
等を含む図１の部分１０７についても具体的な回路構成
を説明する。図７は、図１の部分１０７の具体的な構成
を説明する図である。図中サンプル・スイッチ群ＳＷ1,
1，ＳＷ2,1・・・とホールド・スイッチ群ＳＷ1,2，Ｓ
Ｗ2,2・・・と出力スイッチ群ＳＷ1,3，ＳＷ2,3・・・
とは、薄膜トランジスタから成る双補型トランスファー
・ゲートで構成されている。また、図中第１のリセット
・スイッチ群ＳＷ1,4，ＳＷ2,4・・・及び第２のリセッ
ト・スイッチ群ＳＷ1,5，ＳＷ2,5・・・はＮ型薄膜トラ
ンジスタから成るアナログ・スイッチで構成されてい
る。該サンプル・スイッチ群と該ホールド・スイッチ群
と第１のリセット・スイッチ群及び第２のリセット・ス
イッチ群と出力スイッチ群は、双補型トランスファー・
ゲート、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジス
タの何れで構成しても構わない。またこれらは何れも、
薄膜ダイオード等の整流素子で構成しても構わない。

【００６２】上記の第１の実施例の説明では、サンプル
手段としてシフトレジスタとサンプル・スイッチ群とサ
ンプル容量とを示し、ホールト゛手段としてホールド・ス
イッチ群とホールド容量とを示し、該サンプル手段及び
該ホールド手段を制御する制御手段として出力スイッチ
制御回路とホールド・スイッチ制御回路とサンプル・ス
イッチ制御回路とを示した。これらから、画素マトリク
スと少なくとも信号線駆動回路とが同一基板上に形成さ
れたアクティブマトリクス型液晶表示装置において、該
信号線駆動回路は、映像信号を順次サンプルするサンプ
ル手段と、該サンプル手段によってサンプルされた該映
像信号をホールドするホールド手段と、該ホールド手段
を制御する第１の制御手段と、を有することが本発明の
特徴であると言える。

【００６３】また、上記の第１の実施例の説明では、バ
ッファ手段としてアナログ・バッファを示した。これら
から、画素マトリクスと少なくとも信号線駆動回路とが
同一基板上に形成されたアクティブマトリクス型液晶表
示装置において、該信号線駆動回路は、映像信号を順次
サンプルするサンプル手段と、該サンプル手段によって
サンプルされた該映像信号をホールドするホールド手段
と、該ホールド手段によって保持された該映像信号を増
幅または緩衝するバッファ手段と、該ホールド手段を制
御する第１の制御手段と、を有することが、本発明の特
徴であると言える。

【００６４】本発明により、該制御手段で生成される制
御信号は殆ど遅延することなく該ホールド手段及び該サ
ンプル手段に伝達されるので、誤信号の取り込みが未然
に防止される。また該制御信号は該制御手段によって同
一基板上で生成されており、同一基板の外から供給する
必要が無いので、実装端子数を減らすことができる。こ
れには実装工程数の減少や、実装工程での歩留まり向上
等の効果がある。

【００６５】また、上記の第１の実施例の説明では、リ
セット手段としてリセット・スイッチ群とリセット信号
線とを示した。これらから、画素マトリクスと少なくと
も信号線駆動回路とが同一基板上に形成されたアクティ
ブマトリクス型液晶表示装置において、該信号線駆動回
路は、映像信号を順次サンプルするサンプル手段と、該
サンプル手段によってサンプルされた該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、少なくとも該ホールド手段または該バッファ手段の
一方をリセットするリセット手段と、該ホールド手段を
制御する第１の制御手段と該リセット手段を制御する第
２の制御手段と、を有することが、本発明の特徴である
と言える。本発明により、該制御手段で生成される制御
信号は殆ど遅延することなく該サンプル手段及び該ホー
ルド手段及び該リセット手段に伝達されるので、誤信号
の取り込みが未然に防止される。また従来は、該制御信
号が遅延することによって該リセット手段の制御信号と
該ホールド手段の制御信号が時間的に重なることがあ
り、折角該ホールド手段に転送した該映像信号にリセッ
ト信号が漏洩することがあった。本発明では該制御信号
の遅延が殆ど無いので、リセット信号の漏洩を未然に防
ぐことができる。

【００６６】また、上記の第１の実施例の説明では、該
映像信号をサンプルするタイミングを規定するラッチ信
号を生成するサンプル・ラッチ生成手段としてシフトレ
ジスタを示し、サンプルされる該映像信号を保持するサ
ンプル保持手段としてサンプル容量を示し、該ラッチ信
号に基づいて該映像信号を該サンプル保持手段へサンプ
ルするサンプル・スイッチング手段として双補型トラン
スファー・ゲートを示した。これらから、画素マトリク
スと少なくとも信号線駆動回路とが同一基板上に形成さ
れたアクティブマトリクス型液晶表示装置において、該
信号線駆動回路は少なくとも、映像信号を順次サンプル
するサンプル手段と、該サンプル手段によってサンプル
した該映像信号をホールドするホールド手段と、該ホー
ルド手段によって保持された該映像信号を増幅または緩
衝するバッファ手段と、該ホールド手段を制御する第１
の制御手段と、を有し、該サンプル手段は、該映像信号
をサンプルするタイミングを規定するラッチ信号を生成
するサンプル・ラッチ生成手段と、サンプルされる該映
像信号を保持するサンプル保持手段と、該ラッチ信号に
基づいて該映像信号を該サンプル保持手段へサンプルす
るサンプル・スイッチング手段とから構成され、該第１
の制御手段は、該サンプル・ラッチ生成手段と概ね等価
な手段から構成されていることが、本発明の特徴である
と言える。本発明により該制御手段は該サンプル・ラッ
チ生成手段の出力ビット数を多くするだけで構成できる
ため、回路レイアウト面積を最小にすることができ、ひ
いてはアクティブマトリクス型液晶表示装置の狭小化を
実現できる。また、該制御手段が該サンプル・ラッチ生
成手段とは全く異なる構成で設計される場合に比べ、設
計ミスの要因を少なくできるという利点もある。

【００６７】また、上記の第１の実施例の説明では、該
バッファ手段によって増幅または緩衝された該映像信号
を断続的に該画素マトリクスの信号線に供給する信号線
出力手段として、出力スイッチ群及び出力スイッチ制御
回路とを示した。これらから、画素マトリクスと少なく
とも信号線駆動回路とが同一基板上に形成されたアクテ
ィブマトリクス型液晶表示装置において、該信号線駆動
回路は少なくとも、映像信号を順次サンプルするサンプ
ル手段と、該サンプル手段によってサンプルした該映像
信号をホールドするホールド手段と、該ホールド手段に
よって保持された該映像信号を増幅または緩衝するバッ
ファ手段と、該バッファ手段によって増幅または緩衝さ
れた該映像信号を断続的に該画素マトリクスの信号線に
供給する信号線出力手段と、を有することが本発明の特
徴であると言える。本発明によれば、信号線に該映像信
号以外の高周波成分を与えることが無いので、該信号線
近辺に封入される液晶の配向状態をむやみに変えること
が無い。よって、異常配向による液晶のドメインの発生
を抑え、該ドメインによる光漏れを防くことができるの
で、高画質のアクティブマトリクス型液晶表示装置を実
現できる。また、該バッファ手段によって該信号線に寄
生する容量が無駄に充放電されるのを、該信号線出力手
段で防ぐことができるため、アクティブマトリクス型液
晶表示装置の消費電力を少なくすることができる。

【００６８】また、上記の第１の実施例の説明では、サ
ンプル手段を制御するタイミング信号として該サンプル
制御回路から出力される該サンプル・ラッチ信号を示
し、ホールド手段を制御するタイミング信号として該ホ
ールド制御回路から出力される該ホールド・ラッチ信号
を示した。これらから、画素マトリクスと少なくとも信
号線駆動回路とが同一基板上に形成されており、該信号
線駆動回路は少なくとも、映像信号を順次サンプルする
サンプル手段と、該サンプル手段によってサンプルした
該映像信号をホールドするホールド手段と、該ホールド
手段によって保持された該映像信号を増幅または緩衝す
るバッファ手段と、該ホールド手段を制御する第１の制
御手段と、を有し、該サンプル手段は、該映像信号をサ
ンプルするタイミングを規定するラッチ信号をクロック
信号から生成するサンプル・ラッチ生成手段と、サンプ
ルされる該映像信号を保持するサンプル保持手段と、該
ラッチ信号に基づいて該映像信号を該サンプル容量へサ
ンプルするサンプル・スイッチング手段とから構成され
るアクティブマトリクス型液晶表示装置において、該ク
ロック信号は周波数が可変であり、該ホールド手段を制
御するタイミング信号は該第１の制御手段により該クロ
ック信号から生成されることが、本発明の特徴であると
言える。本発明により該クロック信号の周波数を可変に
するだけでホールドするタイミングを可変にできる。本
発明の信号線駆動回路を用いた場合、異なる仕様のアク
ティブマトリクス型液晶表示装置で外部回路を共通化で
きるため、外部回路の製造コストを低減できる。また、
同じ仕様のアクティブマトリクス型液晶表示装置におい
ても特性のばらつきによるタイミングのずれを外部回路
で補償することができ、従来は不良品となっていたもの
を救済できる。

【００６９】また、上記の第１の実施例の説明では、該
ホールド手段によって該映像信号をホールドするのに要
する時間ｔhとして期間８０５及び期間１２３を、該リ
セット手段によって該ホールド手段をリセットするのに
要する時間ｔrとして期間８０４及び期間１２２を示し
た。これらから、画素マトリクスと少なくとも信号線駆
動回路とが同一基板上に形成され、該信号線駆動回路
は、少なくとも映像信号を順次サンプルするサンプル手
段と、該サンプル手段によってサンプルした該映像信号
をホールドするホールド手段と、該ホールド手段によっ
て保持された該映像信号を増幅または緩衝するバッファ
手段と、該ホールド手段をリセットするリセット手段
と、を有するアクティブマトリクス型液晶表示装置の駆
動方法において、該ホールド手段によって該映像信号を
ホールドするのに要する時間をｔhとし、該リセット手
段によって該ホールド手段をリセットするのに要する時
間をｔrとしたとき、少なくともｔh＞ｔrなる関係が成
り立つアクティブマトリクス型液晶表示装置の駆動方法
が、本発明の特徴であると言える。本発明によれば、水
平帰線期間を有効に利用し、該バッファ手段が信号線に
該映像信号を増幅出力または緩衝出力する時間を最長に
することができる。このため、該信号線への該映像信号
の書き込みが十分に行われ、高コントラストのアクティ
ブマトリクス型液晶表示装置を実現できる。

【００７０】（第２の実施例）図１１は、第２の実施例
を用いたアクティブマトリクス型液晶表示装置を構成す
るアクティブマトリクス・パネルの信号線駆動回路の一
例を説明する図である。図１１は、図１の部分１０６に
相当する回路を示している。そこで第２の実施例では、
図１の部分１０６のみを図１１の回路に置き換えたもの
として、併せて図１を説明に用いる。尚、該信号線駆動
回路は画素マトリクスと同一の基板上に形成される。

【００７１】この図では、リセット・スイッチ制御回路
１０２とホールド・スイッチ制御回路１０３との間に遅
延回路１１２を設けている。該遅延回路は、リセット・
スイッチ群とホールド・スイッチ群とが同時にオンし、
リセット信号線に印加されている電圧レベルがホールド
容量に漏洩し続け、サンプル容量からホールド容量への
映像信号の転送が正確に行われない、という現象を防ぐ
ために設けている。第１の実施例で説明した回路が設計
通りに機能した場合には該リセット・スイッチ群と該ホ
ールド・スイッチ群とが同時にオンすることは無いのだ
が、希にこうした現象が起こる。例えば、該リセット・
スイッチ制御回路を構成する薄膜トランジスタの特性が
ばらついたために該リセット・スイッチ制御回路から出
力される制御信号が遅延してしまった場合など、該リセ
ット・スイッチ群がオフするタイミングと該ホールド・
スイッチ群がオンするタイミングはほぼ同時であるの
で、これらタイミングが重なってしまうことがある。他
にも該リセット・スイッチ制御回路からリセット・スイ
ッチ群までの遅延が、該ホールド・スイッチ制御回路か
らホールド・スイッチ群までの遅延よりも大きいときに
も、こうした現象が見られる。そこで、第２の実施例で
は遅延回路１１２を設けることによって、少なくとも該
リセット・スイッチ群と該ホールド・スイッチ群とが同
時にオンすることが無い様にしているのである。

【００７２】この図１１では、該遅延回路は制御クロッ
クＣＬＫに制御されているが、必ずしも該制御クロック
に制御される必要は無い。例えば、ＣＲ積分回路を該遅
延回路として用いる場合は該制御クロックを接続する必
要が無い。

【００７３】次に、図１２及び図１３を用いて第２の実
施例の具体的な回路構成の一例について説明する。図１
２は、シフトレジスタとしてＤ−フリップフロップを用
いた場合（図５（ａ）参照）の、遅延回路１１２の具体
的回路構成を説明する図である。図１３は、図１２の動
作を説明するタイミング・チャートである。図１２の遅
延回路１１２はＤ−フリップフロップから構成されてお
り、該シフトレジスタ及びリセット・スイッチ制御回路
及びホールド・スイッチ制御回路及び出力スイッチ制御
回路と概ね等価な構成になっている。該シフトレジスタ
の出力ビット単位の回路構成から見ると、図６の回路に
僅か１ビット分を増やすだけで該遅延回路が実現される
のが分かる。このため、前記第１の実施例と同様に信号
線駆動回路の狭小化を実現できる。また、遅延回路を付
加することによって生ずる設計段階での負荷の増大は皆
無で、設計ミス等の要因を予め取り除くことができる。
動作の面から見れば、図１３と図８とを比較すれば良く
分かる様に、リセット・スイッチ群がオン状態になって
いる期間３２３（図８の期間８０４に相当）と、ホール
ド・スイッチ群がオン状態になっている期間３２５（図
８の期間８０５に相当）との間に、該遅延回路による遅
延期間３２４が設けられている。該遅延期間３２４が該
リセット・スイッチ群がオン状態からオフ状態に移行す
る時間に比べて十分に長いとき、該リセット・スイッチ
群と該ホールド・スイッチ群とが同時にオンすることは
無い。これにより、サンプル容量からホールド容量への
映像信号の転送が正確に行われるので、高精度の信号線
駆動回路を実現できる。

【００７４】さらに、図１４及び図１５を用いて第２の
実施例の具体的な回路構成の一例について説明する。図
１４は、シフトレジスタとして主にクロックド・インバ
ータを用いた場合（図５（ｂ）参照）の、遅延回路１１
２の具体的回路構成を説明する図である。図１５は、図
１４の動作を説明するタイミング・チャートである。図
１４の遅延回路１１２は主にクロックド・インバータか
ら構成されており、該シフトレジスタ及びリセット・ス
イッチ制御回路及びホールド・スイッチ制御回路及び出
力スイッチ制御回路と概ね等価な構成になっている。該
シフトレジスタの出力ビット単位の構成から見ると、図
９の回路に僅か１ビット分を増やすだけで該遅延回路が
実現されるのが分かる。このため、前記第１の実施例と
同様に信号線駆動回路の狭小化を実現できる。また、遅
延回路を付加することによって生ずる設計段階での負荷
の増大は皆無で、設計ミス等の要因を予め取り除くこと
ができる。動作の面から見れば、図１５と図１０とを比
較すれば良く分かる様に、リセット・スイッチ群がオン
状態になっている期間５１３（図１０の期間１２２に相
当）と、ホールド・スイッチ群がオン状態になっている
期間５１５（図１０の期間１２３に相当）との間に、該
遅延回路による遅延期間５１４が設けられている。遅延
期間５１４が該リセット・スイッチ群がオン状態からオ
フ状態に移行する時間に比べて十分に長いとき、該リセ
ット・スイッチ群と該ホールド・スイッチ群とが同時に
オンすることは無い。これにより、サンプル容量からホ
ールド容量への映像信号の転送が正確に行われるので、
高精度の信号線駆動回路を実現できる。

【００７５】上記第２の実施例の説明では、遅延手段と
して遅延回路を示した。これらから、画素マトリクスと
少なくとも信号線駆動回路とが同一基板上に形成された
アクティブマトリクス型液晶表示装置において、該信号
線駆動回路は少なくとも、映像信号を順次サンプルする
サンプル手段と、該サンプル手段によってサンプルした
該映像信号をホールドするホールド手段と、該ホールド
手段によって保持された該映像信号を増幅または緩衝す
るバッファ手段と、該ホールド手段をリセットするリセ
ット手段と、該リセット手段のリセット動作を終了する
タイミングから該ホールド手段のホールド動作を開始す
るタイミングまでの時間長を制御する遅延手段と、を有
することが、本発明の特徴であると言える。本発明によ
り、該リセット手段がリセット動作を行う期間と該ホー
ルド手段がホールド動作を行う期間とが重なることは無
くなり、該サンプル手段から該ホールド手段への該映像
信号の転送は高精度に行え、階調分解表示能力の優れた
アクティブマトリクス型液晶表示装置を実現できる。

【００７６】（第３の実施例）図１６は、第３の実施例
を用いたアクティブマトリクス型液晶表示装置を構成す
るアクティブマトリクス・パネルの信号線駆動回路の一
例を説明する図である。図１６は、図１の部分１０６に
相当する回路を示している。そこで第３の実施例では、
図１の部分１０６のみを図１６の回路に置き換えたもの
として、併せて図１を説明に用いる。尚、該信号線駆動
回路は画素マトリクスと同一の基板上に形成される。

【００７７】回路構成の主たる部分は前述第２の実施例
の説明に用いた図１１と変わらないが、リセット・スイ
ッチ制御回路及び遅延回路及びホールド・スイッチ制御
回路を制御する制御信号は、制御クロックＣＬＫを設定
数だけカウントするカウント回路６１０，６１１，６１
２から供給される。前記第１の実施例及び第２の実施例
では、該制御クロックの周波数を変えることによって各
制御回路の動作時間を制御していたが、第３の実施例で
はこの制御クロックＣＬＫは該シフトレジスタを動作さ
せる周波数と等しい、一定の周波数であり、該カウント
回路で該制御クロックを設定数だけ数えることにより、
各制御回路の動作時間を制御する。該カウント回路のカ
ウント終了設定数は例えば、数ビットのＲＯＭを該カウ
ント回路に併設する方法や、数ビット分のデータを外部
回路から実装端子を介して供給する方法等により得られ
る。尚、図中、該カウント回路６１０，６１１，６１２
の上側に付いている矢印はカウント開始信号を表し、右
横に付いている矢印はリセット信号を表している。

【００７８】該カウント回路を該制御クロックと各制御
回路との間に設けることによって、該制御クロックは可
変である必要は無くなる。外部回路のクロック生成回路
は一定周波数の発振回路であれば良いので、回路構成が
より単純になるため、高精度の制御クロックを生成する
ことが可能となる。また、クロック生成回路周りの回路
規模の縮小によりコストの低減及び省消費電力化が図れ
る。

【００７９】次に、第３の実施例の具体的な回路構成の
一例について説明する。図１７は、シフトレジスタにＤ
−フリップフロップを用いる場合（図５（ｂ）参照）
の、図１６の部分１０６の具体的回路構成を説明する図
である。図１８は、図１７の回路の動作を説明する図で
ある。カウント回路６１０は、出力スイッチ制御回路１
０１のＤ−フリップフロップ７１５のハイ・レベルの出
力を受け、該制御クロックＣＬＫのカウントを開始し始
める。カウント回路６１０は、該制御クロックを設定数
になるまでカウントした後、リセット・スイッチ制御回
路１０２として機能するＤ−フリップフロップのクロッ
ク端子ＣＫにクロックを出力し、該リセット・スイッチ
制御回路１０２はリセット・スイッチ群をオン状態にす
るハイ・レベル信号を配線７１２に出力する。以下同様
に、カウント回路６１１からの出力は遅延回路１１２と
して機能するＤ−フリップフロップのクロック端子ＣＫ
に入力され、カウント回路６１２からの出力はホールド
・スイッチ制御回路１０３として機能するＤ−フリップ
フロップのクロック端子ＣＫに入力される。こうして、
該リセット・スイッチ制御回路が該リセット・スイッチ
群をオンにする期間８１３と、該遅延回路により遅延さ
れる期間８１４と、該ホールド・スイッチ制御回路がホ
ールド・スイッチ群をオンにする期間８１５と、を該カ
ウント回路６１０，６１１，６１２の各設定カウント数
で制御することができる。

【００８０】上記第３の実施例では、第１の計数手段と
してカウント回路６１２を、第２の計数手段としてカウ
ント回路６１０を、第３の計数手段としてカウント回路
６１１を示した。これらから、画素マトリクスと少なく
とも信号線駆動回路とが同一基板上に形成されたアクテ
ィブマトリクス型液晶表示装置において、該信号線駆動
回路は少なくとも、映像信号を順次サンプルするサンプ
ル手段と、該サンプル手段によってサンプルした該映像
信号をホールドするホールド手段と、該ホールド手段に
よって保持された該映像信号を増幅または緩衝するバッ
ファ手段と、該ホールド手段を制御する第１の計数手段
とを有し、該サンプル手段及び該第１の計数手段には一
定の周波数の制御クロックが入力されるアクティブマト
リクス型液晶表示装置を用いることが、本発明の特徴で
あると言える。

【００８１】または、画素マトリクスと少なくとも信号
線駆動回路とが同一基板上に形成されたアクティブマト
リクス型液晶表示装置において、該信号線駆動回路は少
なくとも、映像信号を順次サンプルするサンプル手段
と、該サンプル手段によってサンプルした該映像信号を
ホールドするホールド手段と、該ホールド手段によって
保持された該映像信号を増幅または緩衝するバッファ手
段と、少なくとも該ホールド手段または該バッファ手段
の一方をリセットするリセット手段と、該ホールド手段
を制御する第１の計数手段と、該リセット手段を制御す
る第２の計数手段と、を有し、該サンプル手段及び該第
１の計数手段及び第２の計数手段には一定の周波数の制
御クロックが入力されるアクティブマトリクス型液晶表
示装置を用いることが、本発明の特徴であるといえる。

【００８２】または、画素マトリクスと少なくとも信号
線駆動回路とが同一基板上に形成されたアクティブマト
リクス型液晶表示装置において、該信号線駆動回路は少
なくとも、映像信号を順次サンプルするサンプル手段
と、該サンプル手段によってサンプルした該映像信号を
ホールドするホールド手段と、該ホールド手段によって
保持された該映像信号を増幅または緩衝するバッファ手
段と、少なくとも該ホールド手段または該バッファ手段
の一方をリセットするリセット手段と、該リセット手段
のリセット動作を終了するタイミングから該ホールド手
段のホールド動作を開始するタイミングまでの時間長を
制御する遅延手段と、該ホールド手段を制御する第１の
計数手段と、該リセット手段を制御する第２の計数手段
と、該遅延手段を制御する第３の計数手段と、を有し、
該サンプル手段及び該第１の計数手段及び第２の計数手
段及び第３の計数手段には一定の周波数の制御クロック
が入力されるアクティブマトリクス型液晶表示装置を用
いることが本発明の特徴であると言える。

【００８３】本発明によれば、該制御クロックを生成す
る回路の規模を縮小でき、高精度なクロックが得られ
る。また、回路規模の縮小によりアクティブマトリクス
型液晶表示装置を省消費電力できる。

【００８４】（第４の実施例）図１９、図２０及び図２
１は、第４の実施例を用いたアクティブマトリクス型液
晶表示装置を構成するアクティブマトリクス・パネルの
信号線駆動回路の一例を説明する図である。尚、該信号
線駆動回路は画素マトリクスと同一の基板上に形成され
る。

【００８５】図１９は、リセット・スイッチ制御回路９
２１とホールド・スイッチ制御回路９２２だけをシフト
レジスタＳＲの第ｍ番目のビットの後部に付加したもの
である。第１の実施例との違いは出力スイッチ群が無い
ことと、それを制御する出力スイッチ制御回路が無いこ
とである。第１の実施例では、この出力スイッチ群と出
力スイッチ制御回路とは、アナログ・バッファ群Ｂ１，
Ｂ２・・・Ｂｍと信号線Ｓ１，Ｓ２・・・Ｓｍとの導通
状態を制御する目的で設けていた。しかし、小型のアク
ティブマトリクス型液晶表示装置では面積的な制約が大
きく、出力スイッチ群及び出力スイッチ制御回路を配置
できないこともある。即ち、サンプル・スイッチ群とリ
セット・スイッチ群とホールド・スイッチ群とを制御す
る回路を画素マトリクスと同一の基板に最小面積で配置
するためには、信号線駆動回路の部分９２０はリセット
・スイッチ制御回路とホールド・スイッチ制御回路から
構成するのが最適である。尚、図１９の制御クロックＣ
ＬＫは周波数が可変である。

【００８６】図２１では、図１９で制御クロックの周波
数が可変であったのを一定の周波数にし、カウント回路
９２５，９２６で各々リセット・スイッチ制御回路９２
１、ホールド・スイッチ制御回路９２２を制御する。こ
の効果は第３の実施例と同様である。出力スイッチ制御
回路及び出力スイッチ群が無い分、第３の実施例よりは
回路の総面積は小さくなる。

【００８７】図２２では、リセット・スイッチ制御回路
９２１とホールド・スイッチ制御回路９２２との間に遅
延回路９２７を設ける。この効果は第２の実施例と同様
である。出力スイッチ制御回路及び出力スイッチ群が無
い分、第２の実施例よりは回路の総面積は小さくなる。

【００８８】上記第４の実施例の説明から、画素マトリ
クスと少なくとも信号線駆動回路とが同一基板上に形成
されたアクティブマトリクス型液晶表示装置において、
該信号線駆動回路は、映像信号を順次サンプルするサン
プル手段と、該サンプル手段によってサンプルされた該
映像信号をホールドするホールド手段と、該ホールド手
段によって保持された該映像信号を増幅または緩衝する
バッファ手段と、該ホールド手段を制御する第１の制御
手段と、を有することが、本発明の特徴であると言え
る。また、画素マトリクスと少なくとも信号線駆動回路
とが同一基板上に形成されたアクティブマトリクス型液
晶表示装置において、該信号線駆動回路は、映像信号を
順次サンプルするサンプル手段と、該サンプル手段によ
ってサンプルされた該映像信号をホールドするホールド
手段と、該ホールド手段によって保持された該映像信号
を増幅または緩衝するバッファ手段と、少なくとも該ホ
ールド手段または該バッファ手段の一方をリセットする
リセット手段と、該ホールド手段を制御する第１の制御
手段と該リセット手段を制御する第２の制御手段と、を
有するアクティブマトリクス型液晶表示装置を用いるこ
とが、本発明の特徴であると言える。

【００８９】本発明によれば、該第１の制御手段及び第
２の制御手段で生成される制御信号は殆ど遅延すること
なく該ホールド手段及び該サンプル手段に伝達されるの
で、誤信号の取り込みが未然に防止される。また該制御
信号は、該第１の制御手段及び第２の制御手段によって
生成されており、同一基板の外から供給する必要が無い
ので、実装端子数を減らすことができる。また、該信号
線駆動回路の総面積が小さくなるため、アクティブマト
リクス型液晶表示装置の狭小化を実現できる。

【００９０】

【発明の効果】画素マトリクスと少なくとも信号線駆動
回路とが同一基板上に形成されたアクティブマトリクス
型液晶表示装置において、該信号線駆動回路は、映像信
号を順次サンプルするサンプル手段と、該サンプル手段
によってサンプルされた該映像信号をホールドするホー
ルド手段と、該ホールド手段を制御する第１の制御手段
と、を有するアクティブマトリクス型液晶表示装置を用
いることにより、または、画素マトリクスと少なくとも
信号線駆動回路とが同一基板上に形成されたアクティブ
マトリクス型液晶表示装置において、該信号線駆動回路
は、映像信号を順次サンプルするサンプル手段と、該サ
ンプル手段によってサンプルされた該映像信号をホール
ドするホールド手段と、該ホールド手段によって保持さ
れた該映像信号を増幅または緩衝するバッファ手段と、
該ホールド手段を制御する第１の制御手段と、を有する
アクティブマトリクス型液晶表示装置を用いることによ
り、または、画素マトリクスと少なくとも信号線駆動回
路とが同一基板上に形成されたアクティブマトリクス型
液晶表示装置において、該信号線駆動回路は、映像信号
を順次サンプルするサンプル手段と、該サンプル手段に
よってサンプルされた該映像信号をホールドするホール
ド手段と、該ホールド手段によって保持された該映像信
号を増幅または緩衝するバッファ手段と、少なくとも該
ホールド手段または該バッファ手段の一方をリセットす
るリセット手段と、該ホールド手段を制御する第１の制
御手段と該リセット手段を制御する第２の制御手段と、
を有するアクティブマトリクス型液晶表示装置を用いる
ことにより、該第１の制御手段及び第２の制御手段で生
成される制御信号は殆ど遅延することなく該ホールド手
段及び該サンプル手段に伝達されるので、誤信号の取り
込みが未然に防止される。また該制御信号は、該第１の
制御手段及び第２の制御手段によって生成されており、
同一基板の外から供給する必要が無いので、実装端子数
を減らすことができる。これには実装工程数の減少や、
実装工程での歩留まり向上等の効果がある。また従来
は、該制御信号が遅延することによって該リセット手段
の制御信号と該ホールド手段の制御信号が時間的に重な
ることがあり、折角該ホールド手段に転送した該映像信
号にリセット信号が漏洩することがあったが、本発明で
は該制御信号の遅延が殆ど無いので、リセット信号の漏
洩を未然に防ぐことができる。

【００９１】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の制御手段と、を有
し、該サンプル手段は、該映像信号をサンプルするタイ
ミングを規定するラッチ信号を生成するサンプル・ラッ
チ生成手段と、サンプルされる該映像信号を保持するサ
ンプル保持手段と、該ラッチ信号に基づいて該映像信号
を該サンプル保持手段へサンプルするサンプル・スイッ
チング手段とから構成され、該第１の制御手段は、該サ
ンプル・ラッチ生成手段と概ね等価な手段から構成され
ているアクティブマトリクス型液晶表示装置を用いるこ
とにより、該第１の制御手段は該サンプル・ラッチ生成
手段の出力ビット数を多くするだけで構成できるため、
回路レイアウト面積を最小にすることができ、ひいては
アクティブマトリクス型液晶表示装置の狭小化を実現で
きる。また、該制御手段が該サンプル・ラッチ生成手段
とは全く異なる構成で設計される場合に比べ、設計負荷
や設計ミスの要因を少なくできるという利点もある。

【００９２】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該バッファ手段によって増幅または緩衝された該映
像信号を断続的に該画素マトリクスの信号線に供給する
信号線出力手段と、を有するアクティブマトリクス型液
晶表示装置を用いることにより、信号線に該映像信号以
外の高周波成分を与えることが無いので、該信号線近辺
に封入される液晶の配向状態をむやみに変えることが無
い。よって、異常配向による液晶のドメインの発生を抑
え、該ドメインによる光漏れを防くことができるので、
高画質のアクティブマトリクス型液晶表示装置を実現で
きる。また、該バッファ手段によって該信号線に寄生す
る容量が無駄に充放電されるのを、該信号線出力手段で
防ぐことができるため、アクティブマトリクス型液晶表
示装置の消費電力を少なくすることができる。

【００９３】信号線に該映像信号以外の高周波成分を与
えることが無い。

【００９４】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されており、該信号線駆
動回路は少なくとも、映像信号を順次サンプルするサン
プル手段と、該サンプル手段によってサンプルした該映
像信号をホールドするホールド手段と、該ホールド手段
によって保持された該映像信号を増幅または緩衝するバ
ッファ手段と、該ホールド手段を制御する第１の制御手
段と、を有し、該サンプル手段は、該映像信号をサンプ
ルするタイミングを規定するラッチ信号をクロック信号
から生成するサンプル・ラッチ生成手段と、サンプルさ
れる該映像信号を保持するサンプル保持手段と、該ラッ
チ信号に基づいて該映像信号を該サンプル容量へサンプ
ルするサンプル・スイッチング手段とから構成されるア
クティブマトリクス型液晶表示装置において、該クロッ
ク信号は周波数が可変であり、該ホールド手段を制御す
るタイミング信号は該第１の制御手段により該クロック
信号から生成されるアクティブマトリクス型液晶表示装
置を用いることにより、該クロック信号の周波数を可変
にするだけでホールドするタイミングを可変にできる。
本発明の信号線駆動回路を用いた場合、異なる仕様のア
クティブマトリクス型液晶表示装置で外部回路を共通化
できるため、外部回路の製造コストを低減できる。ま
た、同じ仕様のアクティブマトリクス型液晶表示装置に
おいても特性のばらつきによるタイミングのずれを補償
することができ、従来は不良品となっていたものを救済
できる。

【００９５】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成され、該信号線駆動回路
は、少なくとも映像信号を順次サンプルするサンプル手
段と、該サンプル手段によってサンプルした該映像信号
をホールドするホールド手段と、該ホールド手段によっ
て保持された該映像信号を増幅または緩衝するバッファ
手段と、該ホールド手段をリセットするリセット手段
と、を有するアクティブマトリクス型液晶表示装置の駆
動方法において、該ホールド手段によって該映像信号を
ホールドするのに要する時間をｔhとし、該リセット手
段によって該ホールド手段をリセットするのに要する時
間をｔrとしたとき、少なくともｔh＞ｔrなる関係が成
り立つアクティブマトリクス型液晶表示装置の駆動方法
を用いることにより、水平帰線期間を有効に利用し、該
バッファ手段が信号線に該映像信号を増幅出力または緩
衝出力する時間を最長にすることができる。このため、
該信号線への該映像信号の書き込みが十分に行われ、高
コントラストのアクティブマトリクス型液晶表示装置を
実現できる。

【００９６】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段をリセットするリセット手段と、該
リセット手段のリセット動作を終了するタイミングから
該ホールド手段のホールド動作を開始するタイミングま
での時間長を制御する遅延手段と、を有するアクティブ
マトリクス型液晶表示装置を用いることにより、該リセ
ット手段がリセット動作を行う期間と該ホールド手段が
ホールド動作を行う期間とが重なることは無くなり、該
サンプル手段から該ホールド手段への該映像信号の転送
は高精度に行え、階調分解表示能力の優れたアクティブ
マトリクス型液晶表示装置を実現できる。

【００９７】また、画素マトリクスと少なくとも信号線
駆動回路とが同一基板上に形成されたアクティブマトリ
クス型液晶表示装置において、該信号線駆動回路は少な
くとも、映像信号を順次サンプルするサンプル手段と、
該サンプル手段によってサンプルした該映像信号をホー
ルドするホールド手段と、該ホールド手段によって保持
された該映像信号を増幅または緩衝するバッファ手段
と、該ホールド手段を制御する第１の計数手段とを有
し、該サンプル手段及び該第１の計数手段には一定の周
波数の制御クロックが入力されるアクティブマトリクス
型液晶表示装置を用いることにより、または、画素マト
リクスと少なくとも信号線駆動回路とが同一基板上に形
成されたアクティブマトリクス型液晶表示装置におい
て、該信号線駆動回路は少なくとも、映像信号を順次サ
ンプルするサンプル手段と、該サンプル手段によってサ
ンプルした該映像信号をホールドするホールド手段と、
該ホールド手段によって保持された該映像信号を増幅ま
たは緩衝するバッファ手段と、少なくとも該ホールド手
段または該バッファ手段の一方をリセットするリセット
手段と、該ホールド手段を制御する第１の計数手段と、
該リセット手段を制御する第２の計数手段と、を有し、
該サンプル手段及び該第１の計数手段及び第２の計数手
段には一定の周波数の制御クロックが入力されるアクテ
ィブマトリクス型液晶表示装置を用いることにより、ま
たは、画素マトリクスと少なくとも信号線駆動回路とが
同一基板上に形成されたアクティブマトリクス型液晶表
示装置において、該信号線駆動回路は少なくとも、映像
信号を順次サンプルするサンプル手段と、該サンプル手
段によってサンプルした該映像信号をホールドするホー
ルド手段と、該ホールド手段によって保持された該映像
信号を増幅または緩衝するバッファ手段と、少なくとも
該ホールド手段または該バッファ手段の一方をリセット
するリセット手段と、該リセット手段のリセット動作を
終了するタイミングから該ホールド手段のホールド動作
を開始するタイミングまでの時間長を制御する遅延手段
と、該ホールド手段を制御する第１の計数手段と、該リ
セット手段を制御する第２の計数手段と、該遅延手段を
制御する第３の計数手段と、を有し、該サンプル手段及
び該第１の計数手段及び第２の計数手段及び第３の計数
手段には一定の周波数の制御クロックが入力されるアク
ティブマトリクス型液晶表示装置を用いることにより、
該制御クロックを生成する回路の規模を縮小でき、高精
度なクロックが得られる。また、回路規模の縮小により
アクティブマトリクス型液晶表示装置を省消費電力でき
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を用いたアクティブマ
トリクス型液晶表示装置の信号線駆動回路の一例を説明
する図。

【図２】 従来のＴＦＴ−ＬＣＤパネルの構成を説明す
る図。

【図３】 従来のＴＦＴ−ＬＣＤモジュールの構成を説
明する図。

【図４】 従来の信号線駆動回路を説明する図。

【図５】 シフトレジスタの回路構成を説明する図。

【図６】 本発明の第１の実施例を用いたアクティブマ
トリクス型液晶表示装置の信号線駆動回路の具体的回路
構成の一例を説明する図。

【図７】 本発明の第１の実施例を用いたアクティブマ
トリクス型液晶表示装置の信号線駆動回路の具体的回路
構成の一例を説明する図。

【図８】 図７に示した信号線駆動回路の駆動方法の一
例を説明するタイミング・チャート。

【図９】 本発明の第１の実施例を用いたアクティブマ
トリクス型液晶表示装置の信号線駆動回路の具体的回路
構成の一例を説明する図。

【図１０】 図９に示した信号線駆動回路の駆動方法の
一例を説明するタイミング・チャート。

【図１１】 本発明の第２の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の一例を説
明する図。

【図１２】 本発明の第２の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の具体的回
路構成の一例を説明する図。

【図１３】 図１３に示した信号線駆動回路の駆動方法
の一例を説明するタイミング・チャート。

【図１４】 本発明の第２の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の具体的回
路構成の一例を説明する図。

【図１５】 図１４に示した信号線駆動回路の駆動方法
の一例を説明するタイミング・チャート。

【図１６】 本発明の第３の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の一例を説
明する図。

【図１７】 本発明の第３の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の具体的回
路構成の一例を説明する図。

【図１８】 図１７に示した信号線駆動回路の駆動方法
の一例を説明するタイミング・チャート。

【図１９】 本発明の第４の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の一例を説
明する図。

【図２０】 本発明の第４の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の一例を説
明する図。

【図２１】 本発明の第４の実施例を用いたアクティブ
マトリクス型液晶表示装置の信号線駆動回路の一例を説
明する図。

【符号の説明】

ＣＬＫ ・・・ 制御クロック ＸＩＮ ・・・ 選択信号 ＶＩＤＥＯ ・・・ 映像信号 ＳＲ ・・・ シフトレジスタ ＬＳ ・・・ レベルシフタ ＳＷ1,1，ＳＷ2,1・・・ＳＷm,1 ・・・ サンプル・
スイッチ群 ＳＷ1,2，ＳＷ2,2・・・ＳＷm,2 ・・・ ホールド・
スイッチ群 ＳＷ1,3，ＳＷ2,3・・・ＳＷm,3 ・・・ 出力スイッ
チ群 ＳＷ1,4，ＳＷ2,4・・・ＳＷm,4 ・・・ 第１のリセ
ット・スイッチ群 ＳＷ1,5，ＳＷ2,5・・・ＳＷm,5 ・・・ 第２のリセ
ット・スイッチ群 Ｂｉｔ１，Ｂｉｔ２・・・Ｂｉｔｍ ・・・ ビット出
力 ＲＳ ・・・ リセット信号線 Ｂ１，Ｂ２・・・Ｂｍ ・・・ アナログ・バッファ Ｃ1,1，Ｃ2,1・・・Ｃm,1 ・・・ サンプル容量 Ｃ1,2，Ｃ2,2・・・Ｃm,2 ・・・ ホールド容量 １０１ ・・・ 出力スイッチ制御回路 １０２ ・・・ リセット・スイッチ制御回路 １０３ ・・・ ホールド・スイッチ制御回路 １０４，１０５ ・・・ 出力スイッチ制御回路の一部
分 １０６，１０７ ・・・ 信号線駆動回路の一部分 ２０１ ・・・ ＴＦＴ−ＬＣＤパネル ２０２ ・・・ ｎ行×ｍ列の画素マトリクス ２０３ ・・・ 薄膜トランジスタ ２０４ ・・・ 液晶 ２０５ ・・・ 保持容量 ２０６ ・・・ 信号線駆動回路 ２０７ ・・・ 走査線駆動回路 Ｓ１，Ｓ２・・・Ｓｍ ・・・ 信号線 Ｇ１，Ｇ２・・・Ｇｎ ・・・ 走査線 ＳＲＸ ・・・ Ｘ側シフトレジスタ ＬＳＸ ・・・ Ｘ側レベルシフタ ＳＲＹ ・・・ Ｙ側シフトレジスタ ＬＳＹ ・・・ Ｙ側レベルシフタ ＳＨ ・・・ サンプル・ホールド回路 ＣＯＭ ・・・ 対向電圧 ＸＣＬＫ ・・・ Ｘ側クロック ＸＩＮ ・・・ Ｘ側選択信号 ＶＩＤＥＯ ・・・ 映像信号 ＲＳＴ ・・・ リセット信号 ＥＮＢＬ ・・・ 出力イネーブル信号 ＹＩＮ ・・・ Ｙ側選択信号 ＹＣＬＫ ・・・ Ｙ側クロック ３０１ ・・・ 対向電圧ＣＯＭ生成回路 ３０２ ・・・ 映像信号ＶＩＤＥＯ変調回路 ３０３ ・・・ Ｘ側クロックＸＣＬＫ生成回路 ３０４ ・・・ Ｘ側選択信号ＸＩＮ生成回路 ３０５ ・・・ 出力イネーブル信号ＥＮＢＬ生成回路 ３０７ ・・・ Ｙ側選択信号ＹＩＮ生成回路 ３０８ ・・・ Ｙ側クロックＹＣＬＫ生成回路 ３０９ ・・・ ＴＦＴ−ＬＣＤユニット ３１０ ・・・ 映像原信号 ３１１ ・・・ リセット信号ＲＳＴ生成回路 ＥＣＬＫ ・・・ 外部クロック ＨSYNC ・・・ 水平同期信号 ＶSTNC ・・・ 垂直同期信号 ＡＳＷ1,1，ＡＳＷ2,1・・・ＡＳＷm,1 ・・・ アナ
ログ・スイッチ群 ＡＳＷ1,2，ＡＳＷ2,2・・・ＡＳＷm,2 ・・・ アナ
ログ・スイッチ群 ＲＳＷ1，ＲＳＷ2・・・ＲＳＷm ・・・ リセット・
スイッチ群 ＣSPL ・・・ サンプル容量 ＣHLD ・・・ ホールド容量 ５０１ ・・・ Ｄ−フリップフロップ ５０２ ・・・ クロックド・インバータ ５０３ ・・・ インバータ ５０４ ・・・ ＡＮＤゲート ＣＬＫａ，ＣＬＫｂ，ＣＬＫｂ＊ ・・・ クロック ＤＩＮ ・・・ 選択信号 ６０１ ・・・ 端子 ６０２，６０３，６０４ ・・・ 配線 ６０５，６０７ ・・・ Ｄ−フリップフロップ ６０６ ・・・ リセッタブル・Ｄ−フリップフロップ ６０８ ・・・ ＮＯＲゲート Ｐ６１〜Ｐ６６ ・・・ 点Ｐ６１〜Ｐ６６ ７０１，７０２ ・・・ ビット出力からの配線 ７０３ ・・・ ホールド・スイッチ制御回路からの配
線 ７０４ ・・・ リセット・スイッチ制御回路からの配
線 ７０５ ・・・ 出力スイッチ制御回路からの配線 ７０６，７０７ ・・・ 信号線への配線 ８０１ ・・・ 水平走査期間 ８０２ ・・・ 水平帰線期間 ８０３，８０４，８０５，８０６ ・・・ 期間 ９０１ ・・・ 端子 ９０２ ・・・ 第１のリセット・スイッチ群及び第２
のリセット・スイッチ群への配線 ９０３ ・・・ ホールド・スイッチ群への配線 ９０４ ・・・ 出力スイッチ群への配線 ９０５，９０６ ・・・ Ｎ型薄膜トランジスタ ９０７，９０８ ・・・ クロックド・インバータ ９０９ ・・・ ＮＯＲゲート Ｐ９１〜Ｐ９９ ・・・ 点Ｐ９１〜Ｐ９９ ＣＬＫ，ＣＬＫ＊ ・・・ 制御クロック １２１，１２２，１２３，１２４ ・・・ 期間 １１１ ・・・ 端子 １１２ ・・・ 遅延回路 ２１１ ・・・ 端子 ２１２，２１３，２１４ ・・・ 配線 ２１５，２１７ ・・・ Ｄ−フリップフロップ ２１６ ・・・ リセッタブル・Ｄ−フリップフロップ ２１８ ・・・ ＮＯＲゲート Ｐ２１〜Ｐ２６ ・・・ 点Ｐ２１〜Ｐ２６ ３２０ ・・・ 水平走査期間 ３２１ ・・・ 水平帰線期間 ３２２，３２３，３２４，３２５ ・・・ 期間 ４０１ ・・・ 端子 ４０２，４０３，４０４ ・・・ 配線 ４０５，４０６ ・・・ クロックド・インバータ ４０７、４０８ ・・・ Ｎ型薄膜トランジスタ ４０９ ・・・ インバータ Ｐ４１〜Ｐ４９ ・・・ 点Ｐ４１〜Ｐ４９ ５１０ ・・・ 水平走査期間 ５１１ ・・・ 水平帰線期間 ５１２，５１３，５１５，５１６ ・・・ 期間 ５１４ ・・・ 遅延期間 ６１０，６１１，６１２ ・・・ カウント回路 ７１１ ・・・ 端子 ７１２，７１３，７１４ ・・・ 配線 ７１５，７１７ ・・・ Ｄ−フリップフロップ ７１６ ・・・ リセッタブル・Ｄ−フリップフロップ ７１８ ・・・ ＮＯＲゲート Ｐ７１〜Ｐ７７ ・・・ 点Ｐ７１〜Ｐ７７ ８１０ ・・・ 水平走査期間 ８１１ ・・・ 水平帰線期間 ８１２，８１３，８１５，８１６ ・・・ 期間 ８１４ ・・・ 遅延期間 ９２０ ・・・ 部分 ９２１ ・・・ リセット・スイッチ制御回路 ９２２ ・・・ ホールド・スイッチ制御回路 ９２５，９２６ ・・・ カウント回路 ９２７ ・・・ 遅延回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は、映像信
   号を順次サンプルするサンプル手段と、該サンプル手段
   によってサンプルされた該映像信号をホールドするホー
   ルド手段と、該ホールド手段を制御する制御手段と、を
   有することを特徴とするアクティブマトリクス型液晶表
   示装置。
2. 【請求項２】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は、映像信
   号を順次サンプルするサンプル手段と、該サンプル手段
   によってサンプルされた該映像信号をホールドするホー
   ルド手段と、該ホールド手段によって保持された該映像
   信号を増幅または緩衝するバッファ手段と、該ホールド
   手段を制御する制御手段と、を有することを特徴とする
   アクティブマトリクス型液晶表示装置。
3. 【請求項３】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は、映像信
   号を順次サンプルするサンプル手段と、該サンプル手段
   によってサンプルされた該映像信号をホールドするホー
   ルド手段と、該ホールド手段によって保持された該映像
   信号を増幅または緩衝するバッファ手段と、少なくとも
   該ホールド手段または該バッファ手段の一方をリセット
   するリセット手段と、該ホールド手段を制御する第１の
   制御手段と該リセット手段を制御する第２の制御手段
   と、を有することを特徴とするアクティブマトリクス型
   液晶表示装置。
4. 【請求項４】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は少なくと
   も、映像信号を順次サンプルするサンプル手段と、該サ
   ンプル手段によってサンプルした該映像信号をホールド
   するホールド手段と、該ホールド手段によって保持され
   た該映像信号を増幅または緩衝するバッファ手段と、該
   ホールド手段を制御する制御手段と、を有し、該サンプ
   ル手段は、該映像信号をサンプルするタイミングを規定
   するラッチ信号を生成するサンプル・ラッチ生成手段
   と、サンプルされる該映像信号を保持するサンプル保持
   手段と、該ラッチ信号に基づいて該映像信号を該サンプ
   ル保持手段へサンプルするサンプル・スイッチング手段
   とから構成され、該制御手段は、該サンプル・ラッチ生
   成手段と概ね等価な手段から構成されていることを特徴
   とするアクティブマトリクス型液晶表示装置。
5. 【請求項５】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は少なくと
   も、映像信号を順次サンプルするサンプル手段と、該サ
   ンプル手段によってサンプルした該映像信号をホールド
   するホールド手段と、該ホールド手段によって保持され
   た該映像信号を増幅または緩衝するバッファ手段と、該
   ホールド手段を制御する制御手段と、を有し、該サンプ
   ル手段は、該映像信号をサンプルするタイミングを規定
   するラッチ信号を生成するサンプル・ラッチ生成手段
   と、サンプルされる該映像信号を保持するサンプル保持
   手段と、該ラッチ信号に基づいて該映像信号を該サンプ
   ル保持手段へサンプルするサンプル・スイッチング手段
   とから構成され、該制御手段は、該サンプル・ラッチ生
   成手段と概ね等価な手段から構成されていることを特徴
   とする請求項１乃至請求項３記載のアクティブマトリク
   ス型液晶表示装置。
6. 【請求項６】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は少なくと
   も、映像信号を順次サンプルするサンプル手段と、該サ
   ンプル手段によってサンプルした該映像信号をホールド
   するホールド手段と、該ホールド手段によって保持され
   た該映像信号を増幅または緩衝するバッファ手段と、該
   バッファ手段によって増幅または緩衝された該映像信号
   を断続的に該画素マトリクスの信号線に供給する信号線
   出力手段と、を有することを特徴とするアクティブマト
   リクス型液晶表示装置。
7. 【請求項７】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されたアクティブマトリクス
   型液晶表示装置において、該信号線駆動回路は少なくと
   も、映像信号を順次サンプルするサンプル手段と、該サ
   ンプル手段によってサンプルした該映像信号をホールド
   するホールド手段と、該ホールド手段によって保持され
   た該映像信号を増幅または緩衝するバッファ手段と、該
   バッファ手段によって増幅または緩衝された該映像信号
   を断続的に該画素マトリクスの信号線に供給する信号線
   出力手段と、を有することを特徴とする請求項１乃至請
   求項５記載のアクティブマトリクス型液晶表示装置。
8. 【請求項８】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されており、該信号線駆動回
   路は少なくとも、映像信号を順次サンプルするサンプル
   手段と、該サンプル手段によってサンプルした該映像信
   号をホールドするホールド手段と、該ホールド手段によ
   って保持された該映像信号を増幅または緩衝するバッフ
   ァ手段と、該ホールド手段を制御する制御手段と、を有
   し、該サンプル手段は、該映像信号をサンプルするタイ
   ミングを規定するラッチ信号をクロック信号から生成す
   るサンプル・ラッチ生成手段と、サンプルされる該映像
   信号を保持するサンプル保持手段と、該ラッチ信号に基
   づいて該映像信号を該サンプル容量へサンプルするサン
   プル・スイッチング手段とから構成されるアクティブマ
   トリクス型液晶表示装置において、該クロック信号は周
   波数が可変であり、該ホールド手段を制御するタイミン
   グ信号は該制御手段により該クロック信号から生成され
   ることを特徴とするアクティブマトリクス型液晶表示装
   置。
9. 【請求項９】 画素マトリクスと少なくとも信号線駆動
   回路とが同一基板上に形成されており、該信号線駆動回
   路は少なくとも、映像信号を順次サンプルするサンプル
   手段と、該サンプル手段によってサンプルした該映像信
   号をホールドするホールド手段と、該ホールド手段によ
   って保持された該映像信号を増幅または緩衝するバッフ
   ァ手段と、該サンプル手段と該ホールド手段とを制御す
   る制御手段と、を有し、該サンプル手段は、該映像信号
   をサンプルするタイミングを規定するラッチ信号をクロ
   ック信号から生成するサンプル・ラッチ生成手段と、サ
   ンプルされる該映像信号を保持するサンプル保持手段
   と、該ラッチ信号に基づいて該映像信号を該サンプル容
   量へサンプルするサンプル・スイッチング手段とから構
   成されるアクティブマトリクス型液晶表示装置におい
   て、該クロック信号は周波数が可変であり、該ホールド
   手段を制御するタイミング信号は該ホールド制御手段に
   より該クロック信号から生成されることを特徴とする請
   求項１乃至請求項８記載のアクティブマトリクス型液晶
   表示装置。
10. 【請求項１０】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成され、該信号線駆動回路
    は、少なくとも映像信号を順次サンプルするサンプル手
    段と、該サンプル手段によってサンプルした該映像信号
    をホールドするホールド手段と、該ホールド手段によっ
    て保持された該映像信号を増幅または緩衝するバッファ
    手段と、該ホールド手段をリセットするリセット手段
    と、を有するアクティブマトリクス型液晶表示装置の駆
    動方法において、該ホールド手段によって該映像信号を
    ホールドするのに要する時間をｔhとし、該リセット手
    段によって該ホールド手段をリセットするのに要する時
    間をｔrとしたとき、少なくともｔh＞ｔrなる関係が成
    り立つことを特徴とするアクティブマトリクス型液晶表
    示装置の駆動方法。
11. 【請求項１１】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成されたアクティブマトリク
    ス型液晶表示装置において、該信号線駆動回路は少なく
    とも、映像信号を順次サンプルするサンプル手段と、該
    サンプル手段によってサンプルした該映像信号をホール
    ドするホールド手段と、該ホールド手段によって保持さ
    れた該映像信号を増幅または緩衝するバッファ手段と、
    該ホールド手段をリセットするリセット手段と、該リセ
    ット手段のリセット動作を終了するタイミングから該ホ
    ールド手段のホールド動作を開始するタイミングまでの
    時間長を制御する遅延手段と、を有することを特徴とす
    るアクティブマトリクス型液晶表示装置。
12. 【請求項１２】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成されたアクティブマトリク
    ス型液晶表示装置において、該信号線駆動回路は少なく
    とも、映像信号を順次サンプルするサンプル手段と、該
    サンプル手段によってサンプルした該映像信号をホール
    ドするホールド手段と、該ホールド手段によって保持さ
    れた該映像信号を増幅または緩衝するバッファ手段と、
    該ホールド手段をリセットするリセット手段と、該リセ
    ット手段のリセット動作を終了するタイミングから該ホ
    ールド手段のホールド動作を開始するタイミングまでの
    時間長を制御する遅延手段と、を有することを特徴とす
    る請求項３記載のアクティブマトリクス型液晶表示装
    置。
13. 【請求項１３】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成されたアクティブマトリク
    ス型液晶表示装置において、該信号線駆動回路は少なく
    とも、映像信号を順次サンプルするサンプル手段と、該
    サンプル手段によってサンプルした該映像信号をホール
    ドするホールド手段と、該ホールド手段によって保持さ
    れた該映像信号を増幅または緩衝するバッファ手段と、
    該ホールド手段を制御する第１の計数手段とを有し、該
    サンプル手段及び該第１の計数手段には一定の周波数の
    制御クロックが入力されることを特徴とするアクティブ
    マトリクス型液晶表示装置。
14. 【請求項１４】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成されたアクティブマトリク
    ス型液晶表示装置において、該信号線駆動回路は少なく
    とも、映像信号を順次サンプルするサンプル手段と、該
    サンプル手段によってサンプルした該映像信号をホール
    ドするホールド手段と、該ホールド手段によって保持さ
    れた該映像信号を増幅または緩衝するバッファ手段と、
    少なくとも該ホールド手段または該バッファ手段の一方
    をリセットするリセット手段と、該ホールド手段を制御
    する第１の計数手段と、該リセット手段を制御する第２
    の計数手段と、を有し、該サンプル手段及び該第１の計
    数手段及び第２の計数手段には一定の周波数の制御クロ
    ックが入力されることを特徴とする請求項１３記載のア
    クティブマトリクス型液晶表示装置。
15. 【請求項１５】 画素マトリクスと少なくとも信号線駆
    動回路とが同一基板上に形成されたアクティブマトリク
    ス型液晶表示装置において、該信号線駆動回路は少なく
    とも、映像信号を順次サンプルするサンプル手段と、該
    サンプル手段によってサンプルした該映像信号をホール
    ドするホールド手段と、該ホールド手段によって保持さ
    れた該映像信号を増幅または緩衝するバッファ手段と、
    少なくとも該ホールド手段または該バッファ手段の一方
    をリセットするリセット手段と、該リセット手段のリセ
    ット動作を終了するタイミングから該ホールド手段のホ
    ールド動作を開始するタイミングまでの時間長を制御す
    る遅延手段と、該ホールド手段を制御する第１の計数手
    段と、該リセット手段を制御する第２の計数手段と、該
    遅延手段を制御する第３の計数手段と、を有し、該サン
    プル手段及び該第１の計数手段及び第２の計数手段及び
    第３の計数手段には一定の周波数の制御クロックが入力
    されることを特徴とする請求項１３または請求項１４記
    載のアクティブマトリクス型液晶表示装置。