JP2000214828A

JP2000214828A - 液晶表示装置

Info

Publication number: JP2000214828A
Application number: JP11013431A
Authority: JP
Inventors: Koyu Cho; 宏勇張; Yuichi Miwa; 裕一三輪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-01-21
Filing date: 1999-01-21
Publication date: 2000-08-04
Anticipated expiration: 2019-01-21
Also published as: JP4557325B2

Abstract

(57)【要約】【課題】本発明は、高品質な液晶表示を行う液晶表示装
置を提供することを課題とする。【解決手段】ブロックＢ１のアナログスイッチ３２がオ
ン状態となると、表示領域２５のブロックＢ１にブロッ
ク制御時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジ
タルドライバＬＳＩ２２から表示信号Ｄが与えられる。
ブロックＢ１に表示信号Ｄが与えられると、次に、図示
しないタイミング生成回路からリセット回路２６にリセ
ット信号Ｒが供給され、共通信号線Ｄ１〜Ｄｎの電位が
リセット電位Ｖｒｓとされる。また、１水平走査期間が
終了すると、ブランキング期間Ｔｂｋとなる。ブランキ
ング期間Ｔｂｋの終了の際には、タイミング生成回路か
らリセット回路２８にリセット信号Ｒが供給される。こ
の結果、リセット回路２８が動作して、信号線４６の電
位がリセット電位Ｖｒｓとされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、所定の周期で信号線の電位を基準電位にリセ
ットするリセット回路を備える液晶表示装置に関する。
近年、より高品質な液晶表示を行い得る液晶表示装置が
望まれている。

【０００２】

【従来の技術】図１は、従来のアクティブ型の液晶表示
装置１０の基本構成図である。図１に示すように、液晶
表示装置１０は、信号線部１２と画素セル部１４を有す
る。また、画素セル部１４は、画素ＴＦＴ（Thin Film
Transistor）１６、液晶Ｃ_LC及び蓄積容量Ｃｓを有す
る。

【０００３】液晶表示時には、図示しないゲートドライ
バから走査線に走査信号Ｇが与えられる。そして、走査
信号Ｇが画素ＴＦＴ１６のゲート電極に入力することに
より、画素ＴＦＴ１６がオンとなる。一方、信号線部１
２には、図示しないデータドライバから入力部１８を介
して表示信号Ｄが与えられる。表示信号Ｄは、オン状態
の画素ＴＦＴ１６を通過すると、液晶Ｃ_LCと蓄積容量Ｃ
_Sに書き込まれる。そして、表示信号Ｄが液晶Ｃ_LCと蓄
積容量Ｃｓに書き込まれることによって発生する画素電
位Ｖｓと、図示しない対向電極の電位との電位差に基づ
き液晶表示が行われる。書き込まれた表示信号Ｄは、再
び走査信号Ｇが画素ＴＦＴ１６に供給されるまで保持さ
れる。この表示信号Ｄが保持されている期間を信号保持
期間とする。なお、図１において、Ｒ_SL、Ｃ_SLは、それ
ぞれ信号線部１２の抵抗値及び電気容量を示す。

【０００４】液晶Ｃ_LCに長時間にわたって直流電圧が供
給され続けると、液晶Ｃ_LCの材料特性が変化して液晶Ｃ
_LCが劣化してしまう。そこで、従来より液晶表示装置１
０は、電圧の極性を所定の周期で反転させた交流電圧に
よって駆動されている。図２及び図３は、液晶表示装置
１０の画素セル部１４に供給される走査信号Ｇ及び表示
信号Ｄの波形図である。図２は、液晶表示装置１０が備
える表示パネルの上側に配置された画素セル部１４に供
給される走査信号Ｇ及び表示信号Ｄの波形を示す。ま
た、図３は、液晶表示装置１０が備える表示パネルの下
側に配置された画素セル部１４に供給される走査信号Ｇ
及び表示信号Ｄの波形を示す。

【０００５】図２及び図３に示すように、１フレームは
第１及び第２フィールドに分割されている。そして、液
晶表示装置１０が有する表示パネル内の各画素セル部１
４に対して、第１フィールドでは、＋Ｖｍａｘ（例え
ば、＋５Ｖ）から＋Ｖｍｉｎ（例えば、＋２Ｖ）の範囲
の電位の表示信号Ｄが供給され、第２フィールドでは、
−Ｖｍａｘ（例えば、−５Ｖ）から−Ｖｍｉｎ（例え
ば、−２Ｖ）の範囲の電位の表示信号Ｄが供給される。
ここで、表示信号Ｄの振幅の中心値はＶｃｏｍ（例え
ば、０Ｖ）である。

【０００６】図２に示すように、表示パネルの上側の画
素ＴＦＴ１６に供給される走査信号Ｇの電位は、第１及
び第２フィールドの開始直後に−Ｖｇ（例えば、−８
Ｖ）から＋Ｖｇ（例えば、＋８Ｖ）になる。この時、表
示パネルの上側に配列された画素ＴＦＴ１６がオンとさ
れ、表示信号Ｄが書き込まれる。一方、図３に示すよう
に、表示パネルの下側の画素ＴＦＴ１６に供給される走
査信号Ｇの電位は、第１及び第２フィールドの終了間際
に−Ｖｇから＋Ｖｇになる。この時、表示パネルの下側
に配列された画素ＴＦＴ１６がオンとされ、表示信号Ｄ
が書き込まれる。

【０００７】なお、図２及び図３において、Ｖｇｓは、
液晶表示装置１０が有する画素ＴＦＴ１６のゲート・ソ
ース間電圧を示し、Ｖｄｓは、画素ＴＦＴ１６のソース
・ドレイン間電圧を示す。例えば、Ｖｍａｘ＝５Ｖ、Ｖ
ｍｉｎ＝２Ｖ、Ｖｇ＝８Ｖの場合、図２に示すように、
表示パネルの上側に配置された画素ＴＦＴ１６における
電圧Ｖｇｓ、Ｖｄｓは、それぞれ３Ｖ、０．５Ｖであ
る。また、図３に示すように、表示パネルの下側に配置
された画素ＴＦＴ１６における電圧Ｖｇｓ、Ｖｄｓは、
それぞれ１３Ｖ、１０Ｖである。このように液晶表示装
置１０が有する表示パネルにおける画素ＴＦＴ１６の上
下の配置位置によって画素ＴＦＴ１６の電圧Ｖｇｓ、Ｖ
ｄｓが異なる。

【０００８】図４は、画素ＴＦＴ１６のドレイン電流Ｉ
ｄとゲート電極の電圧Ｖｇとの関係を示す図である。図
４に示すように、画素ＴＦＴ１６に対する表示信号Ｄの
書き込み時の充電電流であるオン電流と、電荷保持時の
リーク電流であるオフ電流の大きさは、画素ＴＦＴ１６
に印可されている電圧Ｖｄｓ及び電圧Ｖｇｓによって異
なる。ここで、図２及び図３を用いて説明したように液
晶表示装置１０が有する表示パネルにおける画素ＴＦＴ
１６の上下の配置位置によって画素ＴＦＴ１６の電圧Ｖ
ｇｓ、Ｖｄｓが異なる。つまり、液晶表示装置１０が備
える表示パネルの上側と下側では、画素ＴＦＴ１６のオ
ン電流およびオフ電流の大きさが異なる。

【０００９】

【発明が解決しようとする課題】図５は、図１に示した
信号線部１２の電位Ｖ_SLのイニシャル電位Ｖ_SL0と、表
示信号Ｄが与えられることによって、画素電位が電位Ｖ
ｓまで立ち上がるのに要する立ち上がり時間Ｔｒとの関
係を示す図である。図５に示すように、例えば、イニシ
ャル電位Ｖ_SL0がＶ１の場合、画素電位が電位Ｖｓに立
ち上がるまでには時間Ｔｒ１を要する。また、イニシャ
ル電位Ｖ_SL ₀がＶ２の場合、画素電位が電位Ｖｓに立ち
上がるまでには、時間Ｔｒ２を要する。また、イニシャ
ル電位Ｖ_SL0がＶ３の場合、画素電位が電位Ｖｓに立ち
上がるまでには、時間Ｔｒ３を要する。ここで、図５に
示すように、電位Ｖ１、Ｖ２、Ｖ３の大小関係は、Ｖ１
＞Ｖ２＞Ｖ３である。そして、立ち上がり時間Ｔｒ１、
Ｔｒ２、Ｔｒ３の大小関係は、Ｔｒ１＜Ｔｒ２＜Ｔｒ３
である。このように、画素電位が電位Ｖｓになるまでに
要する立ち上がり時間Ｔｒは、信号線部１２のイニシャ
ル電位Ｖ_SL0の大きさに応じて異なる。

【００１０】ここで、従来の液晶表示装置１０では、走
査信号Ｇが与えられる前の信号線部１２のイニシャル電
位Ｖ_SL0が信号線によって異なっていた。このため、画
素電位の立ち上がり時間Ｔｒも信号線によって異なり、
表示信号Ｄの書き込み時間にばらつきが生じていた。表
示信号Ｄの書き込み時間にばらつきがあるため、従来の
液晶表示装置１０では、均一な液晶表示が困難であっ
た。

【００１１】また、図２〜図４を用いて説明したよう
に、液晶表示装置１０が備える表示パネルの上側に配置
された画素ＴＦＴ１６のオフ電流に比して表示パネルの
下側に配置された画素ＴＦＴ１６のオフ電流の方が遥か
に大きい。このため、表示パネルの下側に配置された画
素ＴＦＴ１６の画素電圧の低下率が表示パネルの上側に
配置された画素ＴＦＴ１６の画素電圧の低下率よりも大
きく、表示パネルにおいて輝度が不均一となる上下傾斜
表示が発生していた。具体的には、例えば、液晶表示装
置１０が黒色の液晶表示を行う場合、表示パネルの下側
の黒色表示が薄くなっていた。

【００１２】本発明は、上記点に鑑みてなされたもので
あり、所定の周期で信号線電位を基準電位にリセットす
ることで、画素電位の立ち上がり時間Ｔｒ及び画素ＴＦ
Ｔ１６のオフ電流を均一にして高品質な液晶表示を行う
液晶表示装置を提供することを課題とする。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、以下の各手段を講じたことを特徴とす
るものである。請求項１記載の発明では、表示パネル内
にマトリクス状に配置された画素セルと、前記画素セル
に接続された複数の信号線及び走査線と、前記信号線に
表示信号を与えるドライバと、所定の周期で前記信号線
の電位を所定の電位にリセットするリセット回路とを有
することを特徴とする。

【００１４】請求項２記載の発明では、表示パネル内に
マトリクス状に配置された画素セルと、前記画素セルに
接続された複数の信号線及び走査線と、前記信号線に接
続されたアナログスイッチと、共通信号線を介して前記
アナログスイッチと接続され、オン状態のアナログスイ
ッチを介して前記信号線に表示信号を与えるドライバ
と、所定の周期で前記信号線の電位を所定の電位にリセ
ットするリセット回路とを有することを特徴とする。

【００１５】請求項３記載の発明では、請求項１又は２
記載の液晶表示装置において、前記リセット回路は、前
記信号線に接続されていることを特徴とする。請求項４
記載の発明では、請求項１又は２記載の液晶表示装置に
おいて、前記リセット回路は、前記ドライバの出力部に
接続されていることを特徴とする。請求項５記載の発明
では、請求項１又は２記載の液晶表示装置において、前
記リセット回路は、前記信号線に接続された第１のリセ
ット回路と、前記ドライバの出力部に接続された第２の
リセット回路とを有することを特徴とする。

【００１６】請求項６記載の発明では、請求項２記載の
液晶表示装置において、前記リセット回路は、前記共通
信号線に接続されていることを特徴とする。請求項７記
載の発明では、請求項２記載の液晶表示装置において、
前記リセット回路は、前記信号線に接続された第３のリ
セット回路と、前記ドライバの出力部と前記共通信号線
の何れか一方に接続された第４のリセット回路とを有す
ることを特徴とする。

【００１７】請求項１〜７記載の発明によれば、リセッ
ト回路によって信号線等の電位が所定の周期で所定の電
位にリセットされる。このため、表示信号の書き込み時
の画素セルの電位の立ち上がり時間が均一となり、表示
信号の書き込み時間が全ての画素セルで等しくなる。ま
た、信号線等の電位が所定の周期で所定の電位にリセッ
トされることによって、信号保持期間の各画素セルにお
けるオフ電流も等しくなる。従って、表示パネルにおけ
る輝度が均一な高品質の液晶表示が実現する。なお、液
晶表示装置が備えるリセット回路の数や配置位置は、液
晶表示装置内の回路構成等を考慮して、信号線電位を短
時間で確実に所定の電位にリセットできるように決定さ
れるものとする。

【００１８】請求項８記載の発明では、請求項１〜７い
ずれか１項記載の液晶表示装置において、前記リセット
回路は、１水平走査のブランキング期間中にリセット信
号が与えられることによって前記信号線の電位を前記所
定の電位にリセットすることを特徴とする。請求項８記
載の発明によれば、１水平走査のブランキング期間中に
信号線の電位が所定の電位にリセットされる。このた
め、全ての信号線のイニシャル電位が確実に均一にな
る。従って、表示信号の書き込み時の画素セルの電位の
立ち上がり時間が確実に均一となる。

【００１９】請求項９記載の発明では、複数のブロック
に分割された表示パネル内にマトリクス状に配置された
画素セルと、前記画素セルに接続された複数の信号線及
び走査線と、前記信号線に接続されたアナログスイッチ
と、共通信号線を介して前記アナログスイッチと接続さ
れ、ブロック制御信号によって順次活性化されるブロッ
ク内の信号線に表示信号を与えるドライバと、所定の周
期で前記信号線の電位を所定の電位にリセットするリセ
ット回路とを有することを特徴とする。

【００２０】請求項９記載の発明によれば、ブロック選
択順次駆動される表示パネル内の信号線等の電位がリセ
ット回路によって、所定の周期で所定の電位にリセット
される。このため、表示信号の書き込み時の画素セルの
電位の立ち上がり時間が均一となり、表示信号の書き込
み時間が全ての画素セルで等しくなる。また、信号線等
の電位が所定の周期で所定の電位にリセットされること
によって、信号保持期間の各画素セルにおけるオフ電流
も等しくなる。従って、表示パネルにおける輝度が均一
な高品質の液晶表示が実現する。

【００２１】請求項１０記載の発明では、請求項９記載
の液晶表示装置において、前記リセット回路は、１ブロ
ック走査又は１水平走査のブランキング期間毎にリセッ
ト信号が与えられることによって前記信号線の電位を前
記所定の電位にリセットすることを特徴とする。請求項
１０記載の発明によれば、１ブロック又は１水平走査の
ブランキング期間中に信号線の電位が所定の電位にリセ
ットされる。このため、全ての信号線のイニシャル電位
が確実に均一になる。従って、表示信号の書き込み時の
画素セルの電位の立ち上がり時間が確実に均一となる。

【００２２】請求項１１記載の発明では、請求項１〜１
０いずれか１項記載の液晶表示装置において、前記所定
の電位の極性は、交流信号である前記表示信号に同期し
て反転することを特徴とする。請求項１２記載の発明で
は、表示信号を生成する内部ＬＳＩ回路と、ＯＰアンプ
と、外部への表示信号の出力部の電位を所定の電位にリ
セットするリセット回路とを有することを特徴とする。

【００２３】

【発明の実施の形態】先ず、本発明の原理を図６を用い
て説明する。図６は、本発明の原理を説明するための液
晶表示装置２０の基本構成図である。図６に示すよう
に、液晶表示装置２０は、表示パネル２４を有する。ま
た、表示パネル２４は、信号線部１２及び画素セル部１
４等を備える。なお、図１に示した液晶表示装置１０と
同一の構成部には同一の符号を付している。

【００２４】液晶表示装置２０において、信号線部１２
は複数の信号線４６を有し、信号線４６にはリセット回
路２６、２８が接続されている。リセット回路２６は、
表示パネル２４外で信号線４６に接続されており、リセ
ット回路２８は、表示パネル２４内で信号線４６に接続
されている。リセット回路２６、２８は、所定の周期で
信号保持期間中に図示しないタイミング生成回路からリ
セット信号Ｒが供給されてオン状態となる。リセット回
路２６、２８がオン状態となることで、表示パネル２４
外に設けられた図示しないリセット電圧発生源と信号線
４６が導通し、信号線４６の電位がリセット電位（基準
電位）Ｖｒｓとされる。

【００２５】上記のようにリセット回路２６、２８によ
って、表示信号Ｄが書き込まれる前の信号線４６のイニ
シャル電位Ｖ_SLOが同一のリセット電位Ｖｒｓとされる
ので、各画素ＴＦＴ１６における電位の立ち上がり時間
Ｔｒが均一となる。このため、表示信号Ｄの書き込み時
間が全ての画素ＴＦＴ１６で等しくなる。また、リセッ
ト回路２６、２８によって信号線４６の電位がリセット
電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６
のオフ電流も等しくなる。従って、液晶表示装置２０で
は、輝度が均一な高品質の液晶表示が行われる。なお、
図６において、Ｒ_SL、Ｃ_SLは、それぞれ信号線４６の抵
抗値と電気容量を示す。

【００２６】図７は、液晶表示装置３０の基本構成図で
ある。本発明の原理は、図７に示すようなアナログスイ
ッチ３２を有する液晶表示装置３０に適用してもよい。
なお、上述の液晶表示装置１０、２０と同一の構成部に
は同一の符号を付している。液晶表示装置３０では、ア
ナログスイッチ制御信号Ａが供給されることによってオ
ン状態となったアナログスイッチ３２を介して共通信号
線Ｄ１〜Ｄｎと画素ＴＦＴ１６が導通する。この時、デ
ジタルドライバＬＳＩ２２からオン状態のアナログスイ
ッチ３２を介してオン状態の画素ＴＦＴ１６に表示信号
Ｄが供給される。このように、液晶表示装置３０では、
アナログスイッチ３２を制御することによって、表示信
号Ｄを与える画素ＴＦＴ１６を選択することができる。

【００２７】液晶表示装置３０において、リセット回路
２６は共通信号線Ｄ１〜Ｄｎに接続されている。また、
リセット回路２８は信号線４６に接続されている。リセ
ット回路２６は、信号保持期間中に図示しないタイミン
グ生成回路からリセット信号Ｒが供給されると共通信号
線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにする。ま
た、リセット回路２８は、信号保持期間中にタイミング
生成回路からリセット信号Ｒが供給されると、信号線４
６の電位をリセット電位Ｖｒｓにする。

【００２８】上記のようにリセット回路２６、２８によ
って、表示信号Ｄが書き込まれる前の共通信号線Ｄ１〜
Ｄｎ及び信号線４６のイニシャル電位Ｖ_SLOが同一のリ
セット電位Ｖｒｓとされるので、各画素ＴＦＴ１６にお
ける電位の立ち上がり時間Ｔｒが均一となる。このた
め、表示信号Ｄの書き込み時間が全ての画素ＴＦＴ１６
で等しくなる。また、リセット回路２６、２８によって
共通信号線Ｄ１〜Ｄｎ及び信号線４６の電位がリセット
電位Ｖｒｓにリセットされることで、各画素ＴＦＴ１６
のオフ電流も等しくなる。従って、液晶表示装置３０で
は、輝度が均一な高品質の液晶表示が行われる。なお、
図７において、Ｒ_SL、Ｃ_SLは、それぞれ共通信号線Ｄ１
〜Ｄｎの抵抗値及び電気容量を示し、Ｒ_L、Ｃ_Lは、そ
れぞれ信号線４６の抵抗値及び電気容量を示す。

【００２９】図６及び図７に示すリセット回路２６、２
８は、例えば、図８及び図９に示すような構成とされ
る。図８は、ＮＭＯＳ型のリセット回路２６、２８の構
成例を示す図である。また、図９は、ＣＭＯＳ型のリセ
ット回路２６、２８の構成例を示す図である。リセット
回路２６、２８を図８に示すようなＮＭＯＳ型にすれ
ば、簡単な構成のリセット回路２６、２８を実現するこ
とができる。また、リセット回路２６、２８を図９に示
すようなＣＭＯＳ型にすれば、リセット回路２６、２８
の駆動能力を大きくすることができる。この場合、信号
線４６のリセット時間を短縮化することができる。な
お、リセット回路２６、２８をＰＭＯＳ型にしてもよ
い。また、リセット回路２６、２８をダブルゲートのＮ
ＭＯＳ型、ＣＭＯＳ型としてもよい。この場合、信号保
持期間中の画素ＴＦＴ１６のリーク電流をより小さくす
ることができる。

【００３０】なお、信号線４６に表示信号Ｄを供給する
デジタルドライバＬＳＩ２２内にリセット回路２６を配
置してもよい。図１０は、内部にリセット回路２６を有
するデジタルドライバＬＳＩ２２のリセット信号出力部
の等価回路図である。図１０に示すように、デジタルド
ライバＬＳＩ２２は、内部ＬＳＩ回路３４、リセット回
路２６、ＯＰアンプ３６、保護素子３８、３９等を有す
る。内部ＬＳＩ回路３４の出力信号である表示信号Ｄ
は、ＯＰアンプ３４を介して図示しない表示パネル２４
側に供給される。信号線４６の電位のリセット時には、
図示しないタイミング生成回路からリセット回路２６に
リセット信号Ｒが供給される。この結果、リセット回路
２６により内部ＬＳＩ回路３４とＯＰアンプ３６との間
のリセットポイント４０がリセット電位Ｖｒｓとされ
る。

【００３１】続いて、上記本発明の原理が適用された液
晶表示装置の実施例について説明する。図１１は、本発
明の第１実施例である液晶表示装置４０の構成図であ
る。図１１に示すように、液晶表示装置４０は、デジタ
ルドライバＬＳＩ２２、ブロック制御線ＢＬ１〜ＢＬ
ｎ、表示パネル２４等を有する。また、表示パネル２４
内には、表示領域２５、共通信号線Ｄ１〜Ｄｎ、複数の
アナログスイッチ３２、ゲート側周辺駆動回路４２、リ
セット回路２６、２８等が設けられている。液晶表示装
置４０では、液晶表示が行われる表示領域２５とゲート
側周辺駆動回路４２等の周辺回路とが表示パネル２４に
一体形成されており、液晶表示装置４０の小型化が図ら
れている。なお、上述の液晶表示装置１０、２０、３０
と同一の構成部には、同一の符号を付している。

【００３２】表示領域２５は、ｎ個のブロックＢ１〜Ｂ
ｎに分割されており、各ブロックＢ１〜Ｂｎには、マト
リクス状に走査線４４と信号線４６が配列されている。
そして、走査線４４と信号線４６の各交点には、画素セ
ル部１４が設けられている。画素セル部１４は、画素Ｔ
ＦＴ１６、液晶Ｃ_LC、蓄積容量Ｃｓ等から構成されてい
る。また、ｐ−ＳｉＴＦＴである画素ＴＦＴ１６のゲー
ト電極は走査線４４に接続され、ソース電極は信号線４
６に接続され、ドレイン電極は液晶Ｃ_LC及び蓄積容量Ｃ
ｓに接続されている。

【００３３】複数のアナログスイッチ３２は、各ブロッ
クＢ１〜Ｂｎ毎にｎ個ずつ配置されている。共通信号線
Ｄ１〜Ｄｎは、各ブロック毎にそれぞれ対応して配置さ
れたアナログスイッチ３２を介して表示パネル２４内の
信号線４６に接続されている。表示パネル２４内におい
て、リセット回路２６は、共通信号線Ｄ１〜Ｄｎに接続
されており、リセット回路２８は、信号線４６に接続さ
れている。なお、リセット回路２６、２８の配置場所
は、図１１に示す位置に限らない。例えば、リセット回
路２６を表示パネル２４外に設けたデジタルドライバＬ
ＳＩ２２の表示信号出力部に接続してもよい。

【００３４】図１１に示すように、デジタルドライバＬ
ＳＩ２２は、共通信号線Ｄ１〜Ｄｎに接続されている。
また、デジタルドライバＬＳＩ２２は、図示しない外部
データドライバからデジタル信号を受け取ると、アナロ
グ変換して表示信号Ｄを出力する。表示信号Ｄは、デジ
タルドライバＬＳＩ２２から時分割で各ブロック毎に共
通信号線Ｄ１〜Ｄｎを介して表示パネル２４側へ送信さ
れる。なお、デジタルドライバＬＳＩ２２を表示パネル
２４内に設けてもよい。

【００３５】アナログスイッチ３２には、ブロック制御
線ＢＬ１〜ＢＬｎを介してアナログスイッチ３２をオン
状態とするブロック制御信号ＢＬが与えられる。液晶表
示装置４０の駆動時には、まず、ゲート側周辺駆動回路
４２から走査線４４に走査信号Ｇが与えられる。そし
て、走査信号Ｇが画素ＴＦＴ１６のゲート電極に入力す
ることで画素ＴＦＴ１６がオン状態とされる。一方、信
号線４６には、ブロック制御信号ＢＬによってオン状態
とされたアナログスイッチ３２を介して共通信号線Ｄ１
〜Ｄｎから表示信号Ｄが与えられる。そして、表示信号
Ｄがオン状態の画素ＴＦＴ１６に入力することで、液晶
表示が行なわれる。

【００３６】共通信号線Ｄ１〜Ｄｎの電位は、リセット
回路２６によって所定の周期で基準電位Ｖｒｓにリセッ
トされ、信号線４６の電位は、リセット回路２８によっ
て所定の周期で基準電位Ｖｒｓにリセットされる。次
に、図１１及び図１２を用いて液晶表示装置４０の動作
説明を行う。図１２は、液晶表示装置４０に与えられる
表示信号Ｄ、走査信号Ｇ、ブロック制御信号ＢＬ及びリ
セット信号Ｒのタイミング図である。

【００３７】図１２に示すように、ゲート側周辺駆動回
路４２から表示領域２５にハイレベルの走査信号Ｇが与
えられると、先ず、１ブロック制御期間Ｔｂ分だけハイ
レベルのブロック制御信号ＢＬがブロックＢ１のアナロ
グスイッチ３２に与えられて該アナログスイッチ３２を
オン状態とする。この時、表示領域２５のブロックＢ１
に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介してデジタル
ドライバＬＳＩ２２から表示信号Ｄが与えられる。

【００３８】ブロックＢ１に表示信号Ｄが与えられる
と、次に、表示パネル２４外に設けられた図示しないタ
イミング生成回路からリセット回路２６にリセット信号
Ｒが供給される。この結果、リセット回路２６が動作し
て、共通信号線Ｄ１〜Ｄｎの電位がリセット電位Ｖｒｓ
（例えば、Ｖｃｏｍ）とされる。そして、次に、時間Ｔ
ｂだけハイレベルのブロック制御信号ＢＬがブロックＢ
２のアナログスイッチ３２に与えられて、ブロックＢ２
のアナログスイッチ３２をオン状態とする。この時、ブ
ロックＢ２に時間Ｔｂだけ共通信号線Ｄ１〜Ｄｎを介し
てデジタルドライバＬＳＩ２２から表示信号Ｄが与えら
れる。ブロックＢ２に表示信号Ｄが与えられると、次
に、タイミング生成回路からリセット回路２６にリセッ
ト信号Ｒが供給される。この結果、リセット回路２６が
動作して、共通信号線Ｄ１〜Ｄｎの電位がリセット電位
Ｖｒｓとされる。

【００３９】上記のような動作が繰り返され、ブロック
Ｂｎにも表示信号Ｄが与えられ、共通信号線Ｄ１〜Ｄｎ
の電位がリセット回路２６によってリセット電位Ｖｒｓ
とされると、次に、ブランキング期間Ｔｂｋとなる。こ
のブランキング期間Ｔｂｋの開始後、時間Ｔｂが経過す
ると、表示領域２５に入力する走査信号Ｇはロウレベル
とされる。そして、ブランキング期間Ｔｂｋが終了の際
には、タイミング発生回路からリセット回路２８にリセ
ット信号Ｒが供給される。この結果、リセット回路２８
が動作して、信号線４６の電位がリセット電位Ｖｒｓと
される。そして、１水平走査期間Ｔｈが終了となる。１
水平走査期間Ｔｈが終了すると、次の走査線４４の走査
が行なわれ、再び、ブロックＢ１からブロックＢｎまで
順次表示信号Ｄが与えられていく。

【００４０】ここで、図１２に示すＴｏｎ及びＴｏｆｆ
は、それぞれ走査信号Ｇの立ち上がり時間と立ち下がり
時間を示す。また、ブランキング期間Ｔｂｋは、ブロッ
ク制御期間Ｔｂより十分に長く、Ｔｂｋ＞Ｔｂ＋Ｔｏｎ
＋Ｔｏｆｆとする。なお、液晶表示装置４０において、
１水平走査期間Ｔｈ中にブロックＢ１〜Ｂｎのアナログ
スイッチ３２が全て同時にオン状態とするように、ブロ
ック制御信号ＢＬがアナログスイッチ３２に与えられる
構成としてもよい。

【００４１】上記のように、液晶表示装置４０では、ブ
ロック選択順次駆動が行なわれる。図１２に示すよう
に、ブロック選択順次駆動を行なう液晶表示装置４０の
１ブロック当たりの表示信号Ｄの書き込み時間（ブロッ
ク制御期間）Ｔｂは、Ｔｂ＝（Ｔｈ−Ｔｂｋ）／ｎであ
る。従って、液晶表示装置４０のブロック数ｎが少ない
程、１ブロック当たりの表示信号Ｄの書き込み時間Ｔｂ
をより長くすることができる。そして、１ブロック当た
りの書き込み時間Ｔｂが長くなると、画素ＴＦＴ１６の
特性のばらつきに起因する走査信号Ｇの立ち上がり時間
Ｔｏｎ及び立ち下がり時間Ｔｏｆｆの変動分が表示信号
Ｄの書き込み時間Ｔｂに占める割合が小さくなる。この
ため、各ブロックへの表示信号Ｄの書き込み時間Ｔｂが
十分に確保され、表示信号Ｄの書き込み時間Ｔｂのばら
つきによるレーザスキャン縞模様及び縦縞模様のような
表示不良モードが防止される。

【００４２】また、リセット回路２６が１ブロック走査
終了毎に共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖ
ｒｓにリセットし、リセット回路２８が１水平走査終了
毎に信号線４６の電位をリセット電位Ｖｒｓにリセット
するので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔ
ｒが統一され、画素ＴＦＴ１６の電位の立ち上がり時間
Ｔｒのばらつきに起因する表示信号Ｄの書き込み時間の
ばらつきが防止される。更に、信号線４６の電位が所定
の周期でリセット電位Ｖｒｓにリセットされることによ
って、表示パネル２４の上側と下側の画素ＴＦＴ１６の
オフ電流に差がなくなるので、液晶表示装置４０では、
輝度が均一で高品質の液晶表示が行われる。

【００４３】なお、液晶表示装置４０では、リセット回
路２６、２８のいずれか一方のみを設ける構成としても
よい。また、リセット回路２６、２８にリセット信号Ｒ
が与えられるタイミングは、図１２に示すタイミングに
限らず、本発明の原理を満たす範囲で他のタイミングで
もよいものとする。図１３は、ブロック制御信号ＢＬと
リセット信号Ｒと信号線電位の関係を示すタイミング図
である。

【００４４】図１３に示すように、例えば、ブロックＢ
１の制御期間中は、ブロックＢ１に対応する信号線４６
の電位がＶｓとなる。そして、ブロックＢ１の制御期間
終了直後にリセット回路２６にリセット信号Ｒが供給さ
れ、ブロックＢ１に対応する信号線４６の電位がリセッ
ト電位（基準電位）であるＶｃｏｍとされる。同様に、
ブロックＢ２の制御期間終了直後にリセット回路２６に
リセット信号Ｒが供給され、ブロックＢ２に対応する信
号線４６の電位がリセット電位（基準電位）であるＶｃ
ｏｍとされ、ブロックＢｎの制御期間終了直後にリセッ
ト回路２６にリセット信号Ｒが供給され、ブロックＢｎ
に対応する信号線４６の電位がリセット電位（基準電
位）であるＶｃｏｍとされる。なお、リセット電位Ｖｒ
ｓは、Ｖｃｏｍに限らず、他の値でもよい。

【００４５】リセット電位ＶｒｓがＶｃｏｍの場合、表
示信号Ｄの書き込み期間以外には、表示パネル２４の上
側及び下側に配置された画素ＴＦＴ１６のソース電極の
電位は、共に、Ｖｃｏｍとされる。この時、表示パネル
２４の上側及び下側に配置された画素ＴＦＴ１６におけ
るオフ電流がほぼ同じとなるため、上下画面の画素ＴＦ
Ｔ１６の実行電圧がほぼ同じとなり、表示パネル２４に
おける上下傾斜表示が防止される。

【００４６】液晶表示装置４０では、図１４に示すよう
に、表示信号Ｄの極性の変化に応じてリセット電位Ｖｒ
ｓの極性を変化させてもよい。図１４では、表示信号Ｄ
の極性の変化とリセット電位Ｖｒｓの極性の変化は同一
とされている。例えば、表示信号Ｄの電位の範囲が±Ｖ
ｍｉｎ〜±Ｖｍａｘの場合、リセット電位Ｖｒｓの範囲
は、Ｖｒｓ＝±Ｖｍｉｎとされる。

【００４７】図１５および図１６は、リセット電位Ｖｒ
ｓの極性が変化する場合の表示信号Ｄの電位変化を示す
図である。図１５は、リセット電位ＶｒｓがＶｒｓ＝±
Ｖｍｉｎである場合の表示信号Ｄの電位変化を示す。ま
た、図１６は、リセット電位ＶｒｓがＶｒｓ＝±１／２
ΔＶｓである場合の表示信号Ｄの電位変化を示す。図１
５及び図１６に示すように、リセット電位Ｖｒｓを±Ｖ
ｍｉｎや±１／２ΔＶｓとすることで、表示信号Ｄの書
き込み時に電位Ｖｃｏｍからの立ち上がり時間分の時間
が短縮される。また、所定の周期で共通信号線Ｄ１〜Ｄ
ｎ及び信号線４６をリセットすることで、液晶表示装置
４０が有するアナログスイッチ３２の特性バラツキに起
因する表示信号Ｄの立ち上がり時間Ｔｒのバラツキが防
止される。更に、リセット電位Ｖｒｓを±Ｖｍｉｎや±
１／２ΔＶｓとすると、アナログスイッチ３２に予備バ
イアスがかけられることになるため、表示信号Ｄの書き
込み時に信号線４６を流れる初期の充電電流が大きくな
り、表示信号Ｄを早く画素ＴＦＴ１６に書き込むことが
できる。図１６に示すように、リセット電位ＶｒｓをＶ
ｒｓ＝±１／２ΔＶｓに設定すると、表示信号Ｄのレベ
ルによらず、表示信号Ｄの立ち上がり時間がほぼ一定と
なる。

【００４８】図１７（ａ）、（ｂ）は、リセット電位が
フィールド反転される液晶表示装置４０におけるリセッ
ト電位Ｖｒｓの極性を示す図である。図１７（ａ）に示
すように、正フィールドの時は、表示領域２５内の全信
号線４６が正のリセット電位＋Ｖｒｓとされる。また、
図１７（ｂ）に示すように、負フィールドの時は、表示
領域２５内の全信号線４６が負のリセット電位−Ｖｒｓ
とされる。図１８は、リセット電位がフィールド反転さ
れる液晶表示装置４０における表示信号Ｄ、リセット信
号Ｒ及びリセット電位Ｖｒｓのタイミング図である。

【００４９】図１９（ａ）、（ｂ）は、リセット電位Ｖ
ｒｓがＨ／Ｖライン（ドット）反転される液晶表示装置
４０におけるリセット電位Ｖｒｓの極性を示す図であ
る。図１９（ａ）に示すように、正フィールドの時は、
例えば、偶数信号線４６のリセット電位Ｖｒｓ１が正の
リセット電位＋Ｖｒｓとされ、奇数信号線４６のリセッ
ト電位Ｖｒｓ２が負のリセット電位−Ｖｒｓとされる。
また、図１９（ｂ）に示すように、負フィールドの時
は、偶数信号線４６のリセット電位−Ｖｒｓ１が負のリ
セット電位−Ｖｒｓとされ、奇数信号線４６のリセット
電位＋Ｖｒｓ２が正のリセット電位Ｖｒｓとされる。リ
セット電位Ｖｒｓ１、Ｖｒｓ２の極性はフィールドに応
じてライン毎に変化する。図２０は、リセット電位Ｖｒ
ｓ１、Ｖｒｓ２がＨ／Ｖライン反転される液晶表示装置
４０における表示信号Ｄ、走査信号Ｇ、リセット信号Ｒ
及びリセット電位Ｖｒｓ１、Ｖｒｓ２のタイミング図で
ある。

【００５０】ところで、本発明の原理は、ブロック選択
順次駆動の液晶表示装置４０に限らず、以下に示すよう
な点順次駆動の液晶表示装置５０や線順次駆動の液晶表
示装置６０、７０に適用してもよい。図２１は、本発明
の第２実施例である液晶表示装置５０の構成図である。
液晶表示装置５０は、点順次駆動される。

【００５１】図２１に示すように、液晶表示装置５０
は、共通信号線Ｄ１〜Ｄｎ、ｐ−ＳｉＴＦＴアナログス
イッチ３２、ゲート側周辺駆動回路４２、表示領域２
５、シフトレジスタ回路５２、バッファ回路５４等を有
する。なお、上述の液晶表示装置１０、２０、３０、４
０と同一の構成部には、同一の符号を付している。液晶
表示装置５０が備えるシフトレジスタ回路５２及びバッ
ファ回路５４は、アナログスイッチ３２を制御するアナ
ログスイッチ制御信号Ａの発生回路である。また、シフ
トレジスタ回路５２には、スタートパルスＳＰ及びクロ
ック信号ＣＬ、／ＣＬが入力する。ここで、シフトレジ
スタ回路５２の動作周波数は、例えば、０．５ＭＨｚ程
度である。

【００５２】表示領域２５には、マトリクス状に複数の
走査線４４と信号線４６が配列されている。そして、走
査線４４と信号線４６の各交点には、画素セル部１４が
設けられている。画素セル部１４は、画素ＴＦＴ１６、
液晶Ｃ_LC、蓄積容量Ｃ_S等から構成される。また、ｐ−
ＳｉＴＦＴである画素ＴＦＴ１６のゲート電極は走査線
４４に接続され、ソース電極は信号線４６に接続され、
ドレイン電極は液晶Ｃ _LC及び蓄積容量Ｃ接続されてい
る。共通信号線Ｄ１〜Ｄｎは、アナログスイッチ３２を
介して信号線４６に接続可能とされている。

【００５３】シフトレジスタ回路５２とバッファ回路５
４からは、アナログスイッチ３２をオン状態とするアナ
ログスイッチ制御信号Ａが与えられる。液晶表示装置５
０の駆動時には、まず、ゲート側周辺駆動回路４２から
走査線４４に走査信号Ｇが与えられる。そして、走査信
号Ｇが対応する画素ＴＦＴ１６のゲート電極に入力する
ことで画素ＴＦＴ１６がオン状態とされる。一方、信号
線４６には、共通信号線Ｄ１〜Ｄｎからアナログスイッ
チ制御信号Ａによってオン状態とされたアナログスイッ
チ３２を介して表示信号ＲＧＢが与えられる。そして、
表示信号ＲＧＢがオン状態の画素ＴＦＴ１６に入力し
て、カラー液晶表示が行なわれる。

【００５４】リセット回路２６は、所定の周期で図示し
ないタイミング生成回路からリセット信号Ｒが供給され
ると共通信号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓ
（例えば、Ｖｃｏｍ）にリセットする。また、リセット
回路２８は、所定の周期でタイミング生成回路からリセ
ット信号Ｒが供給されると信号線４６の電位をリセット
電位Ｖｒｓにリセットする。

【００５５】上記のように、リセット回路２６が共通信
号線Ｄ１〜Ｄｎの電位をリセット電位Ｖｒｓにリセット
し、リセット回路２８が信号線４６の電位をリセット電
位Ｖｒｓにリセットするので、各画素ＴＦＴ１６の電位
の立ち上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の
電位の立ち上がり時間Ｔｒのばらつきに起因する表示信
号Ｄの書き込み時間のばらつきが防止される。更に、信
号線４６の電位が所定の周期でリセット電位Ｖｒｓにリ
セットされることによって、液晶表示装置５０が有する
画素ＴＦＴ１６のオフ電流に差がなくなるので、液晶表
示装置５０では、輝度が均一で高品質の液晶表示が行わ
れる。

【００５６】図２２は、本発明の第３実施例である液晶
表示装置６０の構成図である。液晶表示装置６０は、線
順次駆動される。図２２に示すように、液晶表示装置６
０は、デジタルドライバＬＳＩ２２、表示領域２５、リ
セット回路２６、２８、ゲート側周辺駆動回路４２、Ｏ
Ｐアンプ６２等を有する。なお、上述の液晶表示装置１
０、２０、３０、４０、５０と同一の構成部には、同一
の符号を付している。

【００５７】リセット回路２６は、デジタルドライバＬ
ＳＩ２２とＯＰアンプ６２との間の信号線４６上に設け
られている。液晶表示装置６０の駆動時には、まず、ゲ
ート側周辺駆動回路４２から走査線４４に走査信号Ｇが
与えられる。そして、走査信号Ｇが対応するｐ−ＳｉＴ
ＦＴである画素ＴＦＴ１６のゲート電極に入力すること
で画素ＴＦＴ１６がオン状態とされる。一方、信号線４
６には、デジタルドライバＬＳＩ２２から表示信号Ｄが
与えられる。そして、表示信号Ｄがオン状態の画素ＴＦ
Ｔ１６に入力して、液晶表示が行なわれる。

【００５８】リセット回路２６は、所定の周期で図示し
ないタイミング生成回路からリセット信号Ｒが供給され
るとデジタルドライバＬＳＩ２２とＯＰアンプ６２との
間の信号線４６の電位をリセット電位Ｖｒｓ（例えば、
Ｖｃｏｍ）にリセットする。また、リセット回路２８
は、所定の周期で図示しないタイミング生成回路からリ
セット信号Ｒが供給されると信号線４６の電位をリセッ
ト電位Ｖｒｓにリセットする。

【００５９】上記のように、リセット回路２６、２８が
信号線４６の電位をリセット電位Ｖｒｓにリセットする
ので、各画素ＴＦＴ１６の電位の立ち上がり時間Ｔｒが
均一になり、画素ＴＦＴ１６の電位の立ち上がり時間Ｔ
ｒのばらつきに起因する表示信号Ｄの書き込み時間のば
らつきが防止される。更に、信号線４６の電位が所定の
周期でリセット電位Ｖｒｓにリセットされることによっ
て、液晶表示装置６０が有する画素ＴＦＴ１６のオフ電
流に差がなくなるので、液晶表示装置６０では、輝度が
均一で高品質の液晶表示が行われる。

【００６０】なお、液晶表示装置６０において、ＯＰア
ンプ６２の替わりにアナログスイッチ３２を用いてもよ
い。図２３は、本発明の第４実施例である液晶表示装置
７０の構成図である。液晶表示装置７０は、線順次駆動
される。図２３に示すように、液晶表示装置７０は、デ
ジタルドライバＬＳＩ７２、表示領域２５、リセット回
路２８、ゲート側ドライバＬＳＩ７４等を有する。な
お、上述の液晶表示装置１０、２０、３０、４０、５
０、６０と同一の構成部には、同一の符号を付してい
る。

【００６１】液晶表示装置７０の駆動時には、まず、ゲ
ート側ドライバＬＳＩ７４から走査線４４に走査信号Ｇ
が与えられる。そして、走査信号Ｇが対応するａ−Ｓｉ
ＴＦＴである画素ＴＦＴ１６のゲート電極に入力するこ
とで画素ＴＦＴ１６がオン状態とされる。一方、信号線
４６には、デジタルドライバＬＳＩ７２から表示信号Ｄ
が与えられる。そして、表示信号Ｄがオン状態の画素Ｔ
ＦＴ１６に入力して、液晶表示が行なわれる。

【００６２】リセット回路２８は、所定の周期で図示し
ないタイミング生成回路からリセット信号Ｒが供給され
ると信号線４６の電位をリセット電位Ｖｒｓ（例えば、
Ｖｃｏｍ）にリセットする。上記のように、リセット回
路２８が信号線４６の電位をリセット電位Ｖｒｓにリセ
ットすることによって、各画素ＴＦＴ１６の電位の立ち
上がり時間Ｔｒが均一になり、画素ＴＦＴ１６の電位の
立ち上がり時間Ｔｒのばらつきに起因する表示信号Ｄの
書き込み時間のばらつきが防止される。更に、信号線４
６の電位が所定の周期でリセット電位Ｖｒｓにリセット
されることによって、液晶表示装置７０が有する画素Ｔ
ＦＴ１６のオフ電流に差がなくなるので、液晶表示装置
７０では、輝度が均一で高品質の液晶表示が行われる。

【００６３】なお、デジタルドライバＬＳＩ７２に対し
て液晶表示装置４０が有するリセット回路２６を接続し
て、所定の周期で信号線４６の電位をリセット電位Ｖｒ
ｓにリセットする構成としてもよい。また、デジタルド
ライバＬＳＩ７２やゲート側ドライバＬＳＩ７４の数
は、液晶表示装置７０内の走査線４４及び信号線４６の
本数やデジタルドライバＬＳＩ７２及びゲート側ドライ
バＬＳＩ７４の駆動能力等に応じて適宜決定されるもの
とする。

【００６４】上記実施例において、デジタルドライバＬ
ＳＩ２２が特許請求の範囲に記載のドライバ及びデータ
ドライバＬＳＩに相当する。また、リセット回路２８が
特許請求の範囲に記載の第１及び第３のリセット回路に
相当し、リセット回路２６が特許請求の範囲に記載の第
２及び第４のリセット回路に相当する。更に、リセット
電位Ｖｒｓが特許請求の範囲に記載の所定の電位に相当
する。

【００６５】

【発明の効果】上記のように、請求項１〜１２記載の発
明によれば、リセット回路によって信号線等の電位が所
定の周期で所定の電位にリセットされる。このため、表
示信号の書き込み時の画素セルの電位の立ち上がり時間
が均一となり、表示信号の書き込み時間が全ての画素セ
ルで等しくなる。また、信号線等の電位が所定の周期で
所定の電位にリセットされることによって、信号保持期
間の各画素セルにおけるオフ電流も等しくなる。従っ
て、表示パネルにおける輝度が均一な高品質の液晶表示
が実現する。

【図面の簡単な説明】

【図１】従来の液晶表示装置の基本構成図である。

【図２】画素セル部に供給される走査信号及び表示信号
の波形を示す図である。

【図３】画素セル部に供給される走査信号及び表示信号
の波形を示す図である。

【図４】画素ＴＦＴのドレイン電流とゲート電極の電圧
との関係を示す図である。

【図５】信号線部のイニシャル電位と画素電位の立ち上
がり時間との関係を示す図である。

【図６】本発明の原理を説明するための液晶表示装置の
基本構成図である。

【図７】アナログスイッチを備えた本発明の液晶表示装
置の基本構成図である。

【図８】ＮＭＯＳ型のリセット回路の構成図である。

【図９】ＣＭＯＳ型のリセット回路の構成図である。

【図１０】内部にリセット回路を有するデジタルドライ
バＬＳＩのリセット信号出力部の等価回路図である。

【図１１】本発明の第１実施例である液晶表示装置の構
成図である。

【図１２】本発明の液晶表示装置に与えられる表示信
号、走査信号、ブロック制御信号及びリセット信号のタ
イミング図である。

【図１３】ブロック制御信号とリセット信号と信号線電
位との関係を示す図である。

【図１４】リセット電位の極性の変化を示す図である。

【図１５】表示信号の電位変化を示す図である。

【図１６】リセット電位が±１／２ΔＶｓである場合の
表示信号の電位変化を示す図である。

【図１７】フィールド反転される液晶表示装置における
リセット電位の極性を示す図である。

【図１８】フィールド反転される液晶表示装置における
表示信号、リセット信号及びリセット電位のタイミング
図である。

【図１９】Ｈ／Ｖライン反転される液晶表示装置におけ
るリセット電位の極性を示す図である。

【図２０】Ｈ／Ｖライン反転される液晶表示装置におけ
る表示信号、リセット信号、リセット電位のタイミング
図である。

【図２１】本発明の第２実施例である液晶表示装置の構
成図である。

【図２２】本発明の第３実施例である液晶表示装置の構
成図である。

【図２３】本発明の第４実施例である液晶表示装置の構
成図である。

【符号の説明】

１０、２０、３０、４０、５０、６０、７０液晶表示
装置１２信号線部１４画素セル部１６画素ＴＦＴ１８入力部２２デジタルドライバＬＳＩ２４表示パネル２５表示領域２６、２８リセット回路３２アナログスイッチ３４内部ＬＳＩ回路３６、６２ＯＰアンプ３８、３９保護素子４２ゲート側周辺駆動回路４４走査線４６信号線５２シフトレジスタ回路５４バファ−回路７２デジタルドライバＬＳＩ７４ゲート側ドライバＬＳＩＤ１〜Ｄｎ共通信号線Ｂ１〜ＢｎブロックＢＬ１〜ＢＬｎブロック制御線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H093 NA16 NA34 NA80 NC13 NC16 NC25 NC26 NC34 NC90 ND05 ND09 ND15 ND36 ND37 ND52 NF05 5C006 AC11 AF42 AF50 AF71 AF73 BB16 BC03 BC06 BC12 BC20 BF03 BF25 EB05 FA22 FA25 5C058 AA08 BA06 BB25 5C080 AA10 BB05 DD05 EE28 FF11 JJ02 JJ04 JJ05

Claims

【特許請求の範囲】

【請求項１】表示パネル内にマトリクス状に配置され
た画素セルと、前記画素セルに接続された複数の信号線及び走査線と、前記信号線に表示信号を与えるドライバと、所定の周期で前記信号線の電位を所定の電位にリセット
するリセット回路とを有することを特徴とする液晶表示
装置。
【請求項２】表示パネル内にマトリクス状に配置され
た画素セルと、前記画素セルに接続された複数の信号線及び走査線と、前記信号線に接続されたアナログスイッチと、共通信号線を介して前記アナログスイッチと接続され、
オン状態のアナログスイッチを介して前記信号線に表示
信号を与えるドライバと、所定の周期で前記信号線の電位を所定の電位にリセット
するリセット回路とを有することを特徴とする液晶表示
装置。
【請求項３】請求項１又は２記載の液晶表示装置にお
いて、前記リセット回路は、前記信号線に接続されてい
ることを特徴とする液晶表示装置。
【請求項４】請求項１又は２記載の液晶表示装置にお
いて、前記リセット回路は、前記ドライバの出力部に接
続されていることを特徴とする液晶表示装置。
【請求項５】請求項１又は２記載の液晶表示装置にお
いて、前記リセット回路は、前記信号線に接続された第
１のリセット回路と、前記ドライバの出力部に接続され
た第２のリセット回路とを有することを特徴とする液晶
表示装置。
【請求項６】請求項２記載の液晶表示装置において、
前記リセット回路は、前記共通信号線に接続されている
ことを特徴とする液晶表示装置。
【請求項７】請求項２記載の液晶表示装置において、
前記リセット回路は、前記信号線に接続された第３のリ
セット回路と、前記ドライバの出力部と前記共通信号線
の何れか一方に接続された第４のリセット回路とを有す
ることを特徴とする液晶表示装置。
【請求項８】請求項１〜７いずれか１項記載の液晶表
示装置において、前記リセット回路は、１水平走査のブランキング期間中
にリセット信号が与えられることによって前記信号線の
電位を前記所定の電位にリセットすることを特徴とする
液晶表示装置。
【請求項９】複数のブロックに分割された表示パネル
内にマトリクス状に配置された画素セルと、前記画素セルに接続された複数の信号線及び走査線と、前記信号線に接続されたアナログスイッチと、共通信号線を介して前記アナログスイッチと接続され、
ブロック制御信号によって順次活性化されるブロック内
の信号線に表示信号を与えるドライバと、所定の周期で前記信号線の電位を所定の電位にリセット
するリセット回路とを有することを特徴とする液晶表示
装置。
【請求項１０】請求項９記載の液晶表示装置において、前記リセット回路は、１ブロック走査又は１水平走査の
ブランキング期間毎にリセット信号が与えられることに
よって前記信号線の電位を前記所定の電位にリセットす
ることを特徴とする液晶表示装置。
【請求項１１】請求項１〜１０いずれか１項記載の液晶
表示装置において、前記所定の電位の極性は、交流信号
である前記表示信号に同期して反転することを特徴とす
る液晶表示装置。
【請求項１２】表示信号を生成する内部ＬＳＩ回路と、
ＯＰアンプと、外部への表示信号の出力部の電位を所定
の電位にリセットするリセット回路とを有することを特
徴とする液晶表示パネル駆動用のデータドライバＬＳ
Ｉ。