JPH08249891A - 不揮発性メモリ - Google Patents

Abstract

(57)【要約】 【目的】 使用環境に応じてメモリブロックのサイズを
変えることができる不揮発性メモリを提供することを目
的とする。 【構成】 外部から供給されるアドレス信号（Ａ４〜Ａ
７）を基にメモリセルを選択するための選択信号（ＷＬ
１〜ＷＬ１６）を生成する不揮発性メモリであって、ア
ドレス信号を基に生成される選択信号の組み合わせを変
更設定して記憶することができる組合せ設定手段と、ア
ドレス信号を基に前記組合せ設定手段の設定に応じた組
み合わせで選択信号を生成する選択信号生成手段とを有
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリに関
し、特にアドレス指定によりメモリセルが選択される不
揮発性メモリに関する。

【０００２】

【従来の技術】フラッシュメモリは、不揮発性のメモリ
であり、複数のブロックから構成される。ブロックと
は、データ消去を行う最小単位のメモリブロックであ
る。ブロックのサイズは、フラッシュメモリのデバイス
構成により決定されるものであり、統一されていない。

【０００３】フラッシュメモリにおいて、データ消去
は、メモリセルに記憶されているデータを消去する際の
他、メモリセルに記憶されているデータを書き換える際
にも行われる。メモリセルがフローティングゲートを有
する性質上、データの書き換えを行うには、１度データ
消去を行った後にメモリセルのデータ書き込みを行う必
要がある。

【０００４】例えば、画像データをフラッシュメモリに
記憶させる場合には、１フレームの画像データを単位と
して、データの読み出しまたは書き込みが行われる。１
フレームの画像データは、例えば８Ｋバイトの一定サイ
ズに符号化される。この場合には、８Ｋバイトの画像デ
ータを単位として毎回アクセスされる。

【０００５】例えば、消去単位であるブロックのサイズ
が４Ｋバイトであるとすると、４Ｋバイトを最小単位の
大きさとしてデータ消去が行われる。８Ｋバイトの画像
データを書き換えるには、まず２ブロック分のデータ消
去を行う必要がある。２ブロックのデータ消去を行うに
は、２つのブロックアドレスを指定する必要がある。８
Ｋバイトの画像データを書き換えるには、まず、２ブロ
ックのデータ消去を行い、その後、新たな８Ｋバイトの
画像データを書き込む。

【０００６】

【発明が解決しようとする課題】フラッシュメモリに記
憶するデータの単位が一定量であるときには、常に同じ
ブロック数のデータ消去を行えばよい。しかし、ブロッ
クサイズは、フラッシュメモリのデバイス仕様により決
まるものであるので、画像データのサイズに合ったブロ
ックサイズを指定することは難しい。

【０００７】ブロックサイズより大きなデータ量を消去
したいときには、複数のブロックアドレスを指定しなけ
ればならないので、データ消去に長時間を要する。本発
明の目的は、使用環境に応じてメモリブロックのサイズ
を変えることができる不揮発性メモリを提供することで
ある。

【０００８】

【課題を解決するための手段】本発明の不揮発性メモリ
は、外部から供給されるアドレス信号を基にメモリセル
を選択するための選択信号を生成する不揮発性メモリで
あって、アドレス信号を基に生成される選択信号の組み
合わせを変更設定して記憶することができる組合せ設定
手段と、アドレス信号を基に組合せ設定手段の設定に応
じた組み合わせで選択信号を生成する選択信号生成手段
とを有する。

【０００９】

【作用】所定の組み合わせで選択信号線を選択すること
ができるので、外部からアドレス信号を指定すると、使
用環境に応じて異なる大きさのメモリセル領域を特定す
ることができる。例えば、データ消去を行う場合には、
常に１本の選択信号線を選択するように設定すれば所定
の１メモリブロックが特定され、２本の選択信号線を同
時選択するように指定すれば所定の２メモリブロックが
特定される。

【００１０】

【実施例】図２は、本発明の実施例による不揮発性メモ
リの構成を示す概略図である。メモリセルアレイ１は、
２次元のメモリセルマトリックスである。各メモリセル
は、データ“１”または“０”を記憶することができ、
外部から供給されるアドレスＡ０〜Ａ７により特定され
る。Ａ０は最下位ビットを示し、Ａ７は最上位ビットを
示す。

【００１１】アドレスＡ０〜Ａ３は、列アドレスであ
り、アドレスＡ４〜Ａ７は行アドレスである。２次元メ
モリセルアレイ１の各メモリセルは、行アドレスＡ４〜
Ａ７と列アドレスＡ０〜Ａ３により、マトリックス指定
される。

【００１２】列アドレスＡ０〜Ａ３は、列デコーダ３に
入力される。列デコーダ３は、４ライン・１６ラインデ
コーダであり、４ラインのアドレス信号線Ａ０〜Ａ３を
入力し、どれか１ラインのみがハイレベルとなる１６ラ
インのビットラインＢＬにデコードした信号を出力す
る。

【００１３】行アドレスＡ４〜Ａ７は、行デコーダ２に
入力される。行デコーダ２は、４ライン・１６ラインデ
コーダである。行デコーダ２により、４ラインのアドレ
スＡ４〜Ａ７は、１６ラインのうちのいずれか１ライン
のみがハイレベルとなるワードラインＷＬ１〜ＷＬ１６
上の信号にデコードされる。メモリセルアレイ１は、ハ
イレベルになるワードラインＷＬとビットラインＢＬに
より特定される。

【００１４】フラッシュメモリの場合、通常１ワードラ
インに接続されるメモリセルを単位として、データの書
き込みまたは読み出しが行われる。１ワードラインに
は、１６ラインのビットラインＢＬが接続されるので、
読み書きの単位は、１６バイトとなる。実際には、２５
６バイト程度であるが、説明を分かりやすくするために
１６バイトの場合について以後説明する。

【００１５】また、メモリブロックＢＡ１は、データ消
去の最小単位である。ここでは、データの消去単位と読
み書きの単位と同じである場合について説明する。デー
タ消去単位と読み書き単位は、同じである必要はなく、
一般的にはデータ消去単位の方が大きく、４Ｋバイト程
度であるが、以後は、データ消去単位であるメモリブロ
ックＢＡ１が１６バイトであり、読み書き単位も同じ１
６バイトである場合について説明する。

【００１６】データ消去は、メモリブロックを単位とし
て行われる。例えば、行デコーダ２により、ワードライ
ンＷＬ１が選択されると、メモリブロックＢＡ１がデー
タ消去される。同様にして、１６ラインのワードライン
ＷＬ１〜ＷＬ１６の選択により、対応するメモリブロッ
クＢＡ１〜ＢＡ１６が消去される。

【００１７】従来は、メモリブロックを単位としてしか
データ消去を行うことができなかった。本実施例では、
メモリブロックの２倍または４倍等の大きさを消去単位
に指定して、データ消去を行うことができる。

【００１８】図１は、本実施例による不揮発性メモリの
消去単位を示す概念図である。図１（Ａ）は全メモリ領
域を１６分割、図１（Ｂ）は全メモリ領域を８分割、図
１（Ｃ）は全メモリ領域を４分割して、それぞれの分割
領域を単位にデータ消去を行う不揮発性メモリを示す。

【００１９】図１（Ａ）は、全メモリの１／１６を消去
単位とする不揮発性メモリである。全メモリを１／１６
に分割することにより、１６個の消去単位ＢＡ１〜ＢＡ
１６が生成される。消去単位ＢＡ１〜ＢＡ１６の大きさ
は、メモリブロック（１６バイト）と同じであり、最小
の消去単位である。メモリブロックよりも小さな消去単
位を作ることはできない。

【００２０】４ラインの行アドレスＡ４〜Ａ７は、前述
のように、行デコーダ２により、１６ラインのワード信
号ＷＬＡ１〜ＷＬＡ１６にデコードされる。ワード信号
ＷＬＡ１〜ＷＬＡ１６のうちのいずれか１つをハイレベ
ルにすることにより、メモリセルを特定する。例えば、
ワード信号ＷＬＡ１をハイレベルにすれば、消去単位Ｂ
Ａ１が特定され、１６バイトのデータ消去が行われる。

【００２１】図１（Ｂ）は、全メモリの１／８を消去単
位とする不揮発性メモリである。全メモリを１／８に分
割することにより、８個の消去単位ＢＢ１〜ＢＢ８が生
成される。消去単位ＢＢ１〜ＢＢ８は、メモリブロック
の２倍の大きさ（３２バイト）である。

【００２２】実際には、４ラインの行アドレスＡ４〜Ａ
７が行デコーダ２に入力されるが、そのうち上位３ビッ
トの行アドレスＡ５〜Ａ７を基にして、８ラインのワー
ド信号ＷＬＢ１〜ＷＬＢ８にデコードする。ワード信号
ＷＬＢ１〜ＷＬＢ８のうちのいずれか１つをハイレベル
にすることにより、メモリセルを特定する。例えば、ワ
ード信号ＷＬＢ１をハイレベルにすれば、消去単位ＢＢ
１が特定され、３２バイトのデータ消去が行われる。

【００２３】図１（Ｃ）は、全メモリの１／４を消去単
位とする不揮発性メモリである。全メモリを１／４に分
割することにより、４個の消去単位ＢＣ１〜ＢＣ４が生
成される。消去単位ＢＣ１〜ＢＣ４は、メモリブロック
の４倍の大きさ（６４バイト）である。

【００２４】行デコーダ２には、実際４ラインの行アド
レスＡ４〜Ａ７が入力されるが、上位２ビットの行アド
レスＡ６〜Ａ７を基にして、４ラインのワード信号ＷＬ
Ｃ１〜ＷＬＣ４にデコードする。ワード信号ＷＬＣ１〜
ＷＬＣ４のうちのいずれか１つをハイレベルにすること
により、メモリセルを特定する。例えば、ワードライン
ＷＬＣ１をハイレベルにすれば、消去単位ＢＣ１が特定
され、６４バイトのデータ消去が行われる。

【００２５】図３は、本実施例による不揮発性メモリの
消去単位を示す概念図である。全メモリを１６分割する
ことにより、１６個の消去単位ＢＡ１〜ＢＡ１６が生成
される。消去単位ＢＡ１〜ＢＡ１６は、メモリブロック
と同じ大きさ（１６バイト）である。

【００２６】全メモリを８分割、４分割、２分割、１分
割すると、それぞれ８個の消去単位ＢＢ１〜ＢＢ８、４
個の消去単位ＢＣ１〜ＢＣ４、２個の消去単位ＢＤ１〜
ＢＤ２、１個の消去単位ＢＥ１が生成される。消去単位
ＢＢ１〜ＢＢ８、ＢＣ１〜ＢＣ４、ＢＤ１〜ＢＤ２、Ｂ
Ｅ１は、それぞれ３２バイト、６４バイト、１２８バイ
ト、２５６バイトの大きさを有する。

【００２７】不揮発性メモリの通常の使用状態では、メ
モリブロックが消去単位となり、１６個の消去単位ＢＡ
１〜ＢＡ１６が設定されていることになる。データ消去
を行う際の行アドレスＡ４〜Ａ７と消去単位ＢＡ１〜Ｂ
Ａ１６の関係を次に示す。ただし、各アドレス信号Ａ４
〜Ａ７は、ハイレベルを“Ｈ”で表し、ローレベルを
“Ｌ”で表す。

【００２８】

【表１】

【００２９】次に、消去単位を８個に設定する場合につ
いて説明する。８個の消去単位ＢＢ１〜ＢＢ８を設定す
るには、アドレスＡ４〜Ａ７にかかわらず、アドレス信
号Ａ４を“Ｈ”に固定する。これにより、ＢＡ１とＢＡ
２は、消去単位ＢＢ１として同時に特定される。同様
に、ＢＡ３とＢＡ４、ＢＡ５とＢＡ６、ＢＡ７とＢＡ
８、ＢＡ９とＢＡ１０、ＢＡ１１とＢＡ１２、ＢＡ１３
とＢＡ１４、ＢＡ１５とＢＡ１６は、それぞれ組みで消
去単位ＢＢ２、ＢＢ３、ＢＢ４、ＢＢ５、ＢＢ６、ＢＢ
７、ＢＢ８として特定される。

【００３０】４個の消去単位ＢＣ１〜ＢＣ４を設定する
には、アドレスＡ４〜Ａ７に関係なく、アドレス信号Ａ
４，Ａ５を“Ｈ”に固定する。これにより、ＢＢ１とＢ
Ｂ２は、消去単位ＢＣ１として同時に特定される。同様
に、ＢＢ３とＢＢ４、ＢＢ５とＢＢ６、ＢＢ７とＢＢ８
は、それぞれ組みで消去単位ＢＣ２、ＢＣ３、ＢＣ４と
して特定される。

【００３１】２個の消去単位ＢＤ１，ＢＤ２を設定する
には、アドレスＡ４〜Ａ７に関係なく、アドレス信号Ａ
４，Ａ５，Ａ６を“Ｈ”に固定する。これにより、ＢＣ
１とＢＣ２、ＢＣ３とＢＣ４は、それぞれ組みで消去単
位ＢＤ１、ＢＤ２として特定される。

【００３２】１個の消去単位ＢＥ１を設定するには、ア
ドレスＡ４〜Ａ７に関係なく、アドレスラインＡ４，Ａ
５，Ａ６，Ａ７を“Ｈ”に固定する。これにより、ＢＤ
１とＢＤ２は、組みで消去単位ＢＥ１として特定され
る。

【００３３】以上のように、本実施例によれば、外部か
ら供給される行アドレスＡ４〜Ａ７に関係なく、アドレ
ス信号Ａ４〜Ａ７の下位から任意ビットを“Ｈ”に固定
することにより、１６分割から１分割までの任意の消去
単位に設定することができる。外部から行アドレスＡ４
〜Ａ７が供給されたときには、任意の大きさの領域のデ
ータ消去を行うことができる。また、使用環境により、
消去単位の大きさを所望の値に変更することができる。

【００３４】以上の不揮発性メモリを実現するための回
路構成を次に説明する。図４は、不揮発性メモリの全体
構成を示すブロック図である。昇圧回路５は、昇圧を行
うことにより、高電圧を生成する。書き込み／消去制御
回路６は、昇圧回路５と接続され、外部から供給される
制御信号ＣＴＬと書き込みデータＤｉｎを入力する。制
御信号ＣＴＬは、データの読み出し、書き込み、消去等
の指示を行うための信号である。

【００３５】アドレスＡ０〜Ａ７は、アドレスバッファ
４に記憶される。列アドレスＡ０〜Ａ３は列デコーダ３
に供給され、行アドレスＡ４〜Ａ７は行デコーダ２に供
給される。列デコーダ３は、ビットラインＢＬを選択す
るため、トランジスタ１２を制御するための１６ライン
の信号線を出力する。トランジスタ１２は、ｎチャネル
ＭＯＳトランジスタである。トランジスタ１２をオン状
態にすることにより、ドレイン−ソース間が導通状態と
なり、ビットラインＢＬの選択を行うことができる。

【００３６】行デコーダ２は、コントロールゲートブー
スタ回路８を介して、メモリセル１３を制御する１６ラ
インの信号を出力し、ワードラインＷＬを選択する。メ
モリセル１３は、メモリセルアレイ１内に配列されるメ
モリセルであり、ＥＥＰＲＯＭである。

【００３７】行デコーダ２には、制御信号ＣＴＬが入力
される。コントロールゲートブースタ回路８には、昇圧
回路５から高電圧が入力され、行デコーダ２のデコード
に応じて、メモリセルのコントールゲートに高電圧を供
給し、書き込み等を行う。また、列デコーダ３にも、昇
圧回路５から高電圧が供給され、外部から制御信号ＣＴ
Ｌが供給される。

【００３８】書き込み／消去制御回路６は、制御信号Ｃ
ＴＬに応じて、ｎチャネルＭＯＳトランジスタ１１のゲ
ートを制御する。例えば、書き込みデータＤｉｎが
“０”であれば、トランジスタ１１をオンに、書き込み
データＤｉｎが“１”であれば、トランジスタ１１をオ
フに制御する。

【００３９】トランジスタ１１は、トランジスタ１２に
接続される。トランジスタ１２は、列デコーダ３により
制御され、書き込みデータＤｉｎは、所定のメモリセル
１３に供給される。メモリセル１３への書き込み方法に
ついては、後に説明する。

【００４０】センス増幅回路７は、トランジスタ１１の
ソース／ドレインに接続され、メモリセル１３に記憶さ
れているデータを増幅して、外部に読み出しデータＤｏ
ｕｔとして出力する。

【００４１】図５は、図４の行デコーダ２の構成を示す
回路図である。行デコーダ２は、消去単位の大きさを決
めるための分割数設定回路２０を有する。分割数設定回
路２０内のトランジスタＴｒ１に書き込みを行うか否か
により、全メモリの分割数を設定することができる。

【００４２】また、行デコーダ２は、制御信号発生回路
２３を有する。制御信号発生回路２３は、制御信号ＣＴ
Ｌを入力し、信号−Ｅ，Ｍ，−Ｂ，−ＰＥを出力する。
制御信号ＣＴＬは、読み出し、書き込み、消去を指示す
る信号を含む。

【００４３】制御信号発生回路２３は、制御信号ＣＴＬ
の種類に応じて、以下の信号レベルを出力する。ただ
し、ハイレベルは、例えば５Ｖであり、“Ｈ”で表す。
ローレベルは、例えば０Ｖであり、“Ｌ”で表す。“Ｈ
／Ｌ”は、ハイレベルでもローレベルでもよく、任意の
レベルでよいことを示す。

【００４４】

【表２】

【００４５】行アドレスの信号線Ａ４〜Ａ７は、それぞ
れエンハンスメント型ｎチャネルトランジスタＴｒａ４
〜Ｔｒａ７のソース／ドレインを介して、信号線Ａ４’
〜Ａ７’に接続される。

【００４６】また、行アドレスの信号線Ａ４〜Ａ７は、
それぞれＮＯＴ（否定）回路ＬＤ４〜ＬＤ７によりレベ
ル反転され、それぞれ信号線−Ａ４〜−Ａ７に接続され
る。信号線−Ａ４〜−Ａ７は、エンハンスメント型ｎチ
ャネルトランジスタＴｒｂ４〜Ｔｒｂ７のソース／ドレ
インを介して、信号線−Ａ４’〜−Ａ７’に接続され
る。

【００４７】トランジスタＴｒａ４〜Ｔｒａ７とトラン
ジスタＴｒｂ４〜Ｔｒｂ７のゲートには、全て上記の制
御信号発生回路２３で生成される信号−ＰＥが入力され
る。信号線Ａ４’〜Ａ７’，−Ａ４’〜−Ａ７’は、所
定の組み合わせで１６個のＮＡＮＤ回路ＬＡ１〜ＬＡ１
６の入力端子に接続される。

【００４８】ＮＡＮＤ回路ＬＡ１には、信号−Ａ４’，
−Ａ５’，−Ａ６’，−Ａ７’が入力される。ＮＡＮＤ
回路ＬＡ１は、アドレス信号Ａ４〜Ａ７＝“００００”
であるときのみ、“Ｌ”を出力する。それ以外のときに
は、“Ｈ”を出力する。なお、“００００”は、左から
右に向かうほど上位のビット信号を示し、右端が信号Ａ
７である。

【００４９】ＮＡＮＤ回路ＬＡ２には、信号Ａ４’，−
Ａ５’，−Ａ６’，−Ａ７’が入力される。ＮＡＮＤ回
路ＬＡ２は、アドレス信号Ａ４〜Ａ７＝“１０００”で
あるときのみ、“Ｌ”を出力し、それ以外のときには、
“Ｈ”を出力する。ただし、“１０００”は、Ａ４＝
“１”、Ａ５〜Ａ７＝“０”を示す。

【００５０】ＮＡＮＤ回路ＬＡ１６には、信号Ａ４’，
Ａ５’，Ａ６’，Ａ７’が入力される。ＮＡＮＤ回路Ｌ
Ａ１６は、アドレス信号Ａ４〜Ａ７＝“１１１１”であ
るときのみ、“Ｌ”を出力し、それ以外のときには、
“Ｈ”を出力する。上記以外のＮＡＮＤ回路ＬＡ３〜Ｌ
Ａ１５にも、同様に所定の組み合わせの４本の信号が入
力される。

【００５１】以上のように、アドレス信号Ａ４〜Ａ７に
応じて、１６個のＮＡＮＤ回路ＬＡ１〜ＬＡ１６のうち
いずれか１つだけが“Ｌ”を出力する。それ以外は、
“Ｈ”を出力する。

【００５２】ＮＡＮＤ回路ＬＡ１〜ＬＡ１６の出力端子
は、それぞれＮＯＴ回路ＬＢ１〜ＬＢ１６の入力端子に
接続される。ＮＯＴ回路ＬＢ１〜ＬＢ１６の出力端子
は、それぞれデプレッション型ｎチャネルトランジスタ
ＬＣ１〜ＬＣ１６のソース／ドレインを介して、ワード
ラインＷＬ１〜ＷＬ１６に接続される。ワードラインＷ
Ｌ１〜ＷＬ１６は、メモリセルアレイ１に接続される。

【００５３】次に、分割数設定回路２０の説明をする。
分割数設定回路２０は、図ではトランジスタＴｒ４を挟
んで信号線−Ａ４，−Ａ４’に接続されたもののみを図
示しているが、同様な回路２０が他の７個のトランジス
タＴｒａ４〜Ｔｒａ７，Ｔｒｂ５〜Ｔｒｂ７に対応する
信号線にも接続されている。

【００５４】８個の分割数設定回路２０は、全て同じ回
路構成を有するので、トランジスタＴｒｂ４に接続され
ている部分を例に説明する。分割数設定回路２０のノー
ドＮ２は、信号線−Ａ４に接続され、ノードＮ４は、信
号線−Ａ４’に接続される。

【００５５】信号−Ｅ，Ｍ，−Ｂは、前述の制御信号発
生回路２３により生成される信号であり、制御信号ＣＴ
Ｌの種類に応じて、表２のようなレベルに設定される。
信号−Ｅは、ノードＮ１に供給される。ノードＮ１は、
ｎチャネルトランジスタＴｒ２と不揮発性トランジスタ
Ｔｒ１を介して接地端子に接続される。不揮発性トラン
ジスタＴｒ１は、ＥＥＰＲＯＭである。信号Ｍは、トラ
ンジスタＴｒ２のゲートに供給される。信号−Ｂは、ト
ランジスタＴｒ１のゲートに供給される。

【００５６】ノードＮ１とノードＮ２は、ＮＯＲ回路２
１の入力端子に接続される。ＮＯＲ回路２１の出力端子
は、ノードＮ３である。ノードＮ３は、ＮＯＴ回路２２
の入力端子に接続される。ノードＮ４は、ＮＯＴ回路２
２の出力端子である。

【００５７】トランジスタＴｒ１は、消去単位の大きさ
を決める分割数を設定するためのトランジスタである。
トランジスタＴｒ１は、分割数設定回路２０が全部で８
個あるので、それに対応して８個設けられている。分割
数の設定は、各トランジスタＴｒ１に書き込みを行うか
否かにより設定を行う。

【００５８】Ｔｒ１への書き込みは、以下のような信号
設定により行う。 Ｍ＝“Ｌ” −Ｂ＝２０Ｖ 信号Ｍを“Ｌ”に設定することにより、トランジスタＴ
ｒ２はオフになる。信号−Ｂを約２０Ｖの高電圧に設定
すると、トランジスタＴｒ１のフローティングゲートに
電子が注入され、書き込み状態となる。

【００５９】一方、Ｔｒ１のデータ消去は、以下のよう
な信号設定により行う。 Ｍ＝“Ｌ” −Ｂ＝“Ｌ” Ｔｒ１の基板＝２０Ｖ 信号Ｍを“Ｌ”に設定することにより、トランジスタＴ
ｒ２はオフになる。信号−Ｂを“Ｌ”に設定し、トラン
ジスタＴｒ１の基板（またはウェル）に約２０Ｖの高電
圧を印加すると、トランジスタＴｒ１のフローティング
ゲートから電子が放出され、消去状態となる。

【００６０】以下に、分割数とトランジスタＴｒ１の関
係を示す。分割数は、アドレス信号線Ａ４〜Ａ７，−Ａ
４〜−Ａ７に対応して設けられる８個のトランジスタＴ
ｒ１の書き込み状態により決まる。○印は、トランジス
タＴｒ１が書き込まれている状態を示し、×印は、トラ
ンジスタＴｒ１が書き込まれていない状態を示す。

【００６１】

【表３】

【００６２】次に、分割数設定回路２０の動作を、制御
信号ＣＴＬの種類に分けて説明する。

【００６３】図６は、読み出しおよび書き込み時の分割
数設定回路２０の動作を説明するための図である。表２
に示したように、読み出し時と書き込み時はいずれの場
合でも、信号−Ｅ＝“Ｌ”、信号Ｍ＝“Ｌ”に設定され
る。トランジスタＴｒ２は、ゲートに供給される信号Ｍ
が“Ｌ”であるのでオフになる。トランジスタＴｒ２が
オフであると、図示していないがトランジスタＴｒ１の
書き込み状態に関係なく、ノードＮ１は、信号−Ｅと同
じ“Ｌ”になる。

【００６４】ノードＮ２は、入力アドレス信号Ａ４の反
転信号−Ａ４と同じレベルであり、“Ｌ”または“Ｈ”
のいずれかのレベルをとる。ＮＯＲ回路２１の入力端子
には、ノードＮ１とノードＮ２が接続される。ノードＮ
１は、レベルが“Ｌ”に固定されており、ノードＮ２
は、レベルが変化しうるノードである。ノードＮ３は、
ＮＯＲ回路２１の出力端子であり、ノードＮ２と逆のレ
ベルをとる。

【００６５】ノードＮ３は、ＮＯＴ回路２２の入力端子
に接続される。ノードＮ４は、ＮＯＴ回路２２の出力端
子であり、ノードＮ３と逆のレベルをとる。つまり、ノ
ードＮ４は、ノードＮ２と同じレベルをとる。

【００６６】以上のレベル変化をまとめて示す。ノード
Ｎ３，Ｎ４は、ノードＮ２（信号−Ａ４）のレベルに応
じて、以下のレベルをとる。ただし、ノードＮ１は、
“Ｌ”に固定される。

【００６７】

【表４】

【００６８】次に、図５において、読み出し時および書
き込み時の説明を行う。表４に示したように、トランジ
スタＴｒ１の状態に関係なく、ノードＮ２とノードＮ４
は、常に同じレベルになる。また、トランジスタＴｒｂ
４がオンしてもオフしても、ノードＮ２とノードＮ４は
同じレベルである。したがって、トランジスタＴｒｂ４
を制御する信号−ＰＥは、考慮しなくてもよい。ただ
し、信号−ＰＥは、後述するデータ消去時に重要な意味
をもつ。

【００６９】ノードＮ４とノードＮ２が同じレベルであ
るので、信号線−Ａ４（ノードＮ２）と信号線−Ａ４’
（ノードＮ４）は、同じレベルである。読み出し時およ
び書き込み時には、以下の関係が成り立つ。

【００７０】 Ａ４’＝ Ａ４ −Ａ４’＝−Ａ４ Ａ５’＝ Ａ５ −Ａ５’＝−Ａ５ Ａ６’＝ Ａ６ −Ａ６’＝−Ａ６ Ａ７’＝ Ａ７ −Ａ７’＝−Ａ７

【００７１】したがって、入力アドレス信号Ａ４〜Ａ７
に応じて、前述のように、ＮＡＮＤ回路ＬＡ１〜ＬＡ１
６のうちのいずれか１つのみが“Ｌ”となる。読み出し
時と書き込み時で異なるのは、トランジスタＬＣ１〜Ｌ
Ｃ１６のゲートに入力される信号−ＰＥのレベルであ
る。表２に示したように、信号−ＰＥは、読み出し時に
は“Ｈ”に設定され、書き込み時には“Ｌ”に設定され
る。

【００７２】まず、読み出し時について説明する。例え
ば、ＮＡＮＤ回路ＬＡ１のみが“Ｌ”を出力した場合、
ＮＯＴ回路ＬＢ１は“Ｈ”を出力する。トランジスタＬ
Ｃ１のソース／ドレインには“Ｈ”が供給される。トラ
ンジスタＬＣ１のゲートには、信号−ＰＥ＝“Ｈ”が供
給されるので、トランジスタＬＣ１はオンする。トラン
ジスタＬＣ１がオンすると、ＮＯＴ回路ＬＢ１の出力＝
“Ｈ”がワードラインＷＬ１に伝わる。ワードラインＷ
Ｌ１は、メモリセルのゲートに接続されるので、ワード
ラインＷＬ１が“Ｈ”になると、メモリセルからデータ
を読み出すことができる。

【００７３】一方、読み出し時において、ＮＡＮＤ回路
ＬＡ１が“Ｈ”になったときには、ＮＯＴ回路ＬＢ１の
出力が“Ｌ”になり、ワードラインＷＬ１が“Ｌ”にな
る。ワードラインＷＬ１が“Ｌ”になると、メモリセル
はオフであるので、データは読み出されない。

【００７４】次に、書き込み時について説明する。例え
ば、ＮＡＮＤ回路ＬＡ１のみが“Ｌ”を出力した場合、
ＮＯＴ回路ＬＢ１は“Ｈ”を出力する。トランジスタＬ
Ｃ１のゲートには、信号−ＰＥ＝“Ｌ”が供給される。
図４で説明したように、ワードラインＷＬには、書き込
み時に昇圧回路５で生成される約１７Ｖの高電圧が印加
される。ＮＯＴ回路ＬＢ１の出力は“Ｈ”（約５Ｖ）で
ある。トランジスタＬＣ１は、ゲートが“Ｌ”（＝−Ｐ
Ｅ）であり、ソースがＮＯＴ回路ＬＢ１の出力と同じく
“Ｈ”になるので、オフする。トランジスタＬＣ１がオ
フであると、ワードラインＷＬ１の高電位が維持され
る。メモリセルは、ドレインが“Ｈ”になっているの
で、ワードラインＷＬ１が接続されるコントロールゲー
トに高電圧が印加されると、メモリセルにデータ書き込
みが行われる。

【００７５】一方、書き込み時において、ＮＡＮＤ回路
ＬＡ１が“Ｈ”になったときには、ＮＯＴ回路ＬＢ１の
出力が“Ｌ”（約０Ｖ）になる。デプレッション型のト
ランジスタＬＣ１は、ゲートが“Ｌ”（＝−ＰＥ）であ
るが、ソースがＮＯＴ回路ＬＢ１の出力と同じく“Ｌ”
になるので、オンする。トランジスタＬＣ１は、ゲート
が“Ｌ”であるとき、ソースが“Ｈ”であればオフにな
り、ソースが“Ｌ”であればオンになる。トランジスタ
ＬＣ１がオンになり、ドレイン電流が流れると、ワード
ラインＷＬ１の電位は、“Ｌ”になる。ワードラインＷ
Ｌ１が“Ｌ”であるときには、ワードラインＷＬ１が接
続されるメモリセルに書き込みは行われない。

【００７６】以上は、データの読み出し時および書き込
み時について説明した。次は、メモリセルのデータ消去
時について説明する。図７は、データ消去時の分割数設
定回路２０の動作を説明するための図である。図７
（Ａ）は、トランジスタＴｒ１が未書き込みの状態を示
し、図７（Ｂ）は、トランジスタＴｒ１が書き込まれた
状態を示す。

【００７７】図７（Ａ）において、表２に示したよう
に、消去時は、信号−Ｅ＝“Ｈ”、信号Ｍ＝“Ｈ”が設
定される。トランジスタＴｒ２は、ゲートに供給される
信号Ｍが“Ｈ”であるのでオンする。トランジスタＴｒ
１は、未書き込みの状態であり、フローティングゲート
ＦＧに電子が蓄積されていなので、コントロールゲート
ＣＧに信号−Ｂ＝“Ｈ”が供給されるとオンする。トラ
ンジスタＴｒ１とＴｒ２が共にオンすると、信号−Ｅ＝
“Ｈ”が供給されても、ノードＮ１は“Ｌ”になる。

【００７８】ノードＮ２は、入力アドレス信号Ａ４の反
転信号−Ａ４と同じレベルであり、“Ｌ”または“Ｈ”
のいずれかのレベルをとる。ＮＯＲ回路２１の入力端子
には、ノードＮ１とノードＮ２が接続される。ノードＮ
１は、“Ｌ”に固定されており、ノードＮ２は、レベル
が変化しうるノードである。ノードＮ３は、ＮＯＲ回路
２１の出力端子であり、ノードＮ２と逆のレベルをと
る。

【００７９】ノードＮ３は、ＮＯＴ回路２２の入力端子
に接続される。ＮＯＴ回路２２の出力端子であるノード
Ｎ４は、ノードＮ３と逆のレベルをとる。つまり、ノー
ドＮ４は、ノードＮ２と同じレベルをとる。

【００８０】以上のレベル変化をまとめて示す。ノード
Ｎ３，Ｎ４は、ノードＮ２（信号−Ａ４）のレベルに応
じて、以下のレベルをとる。ただし、ノードＮ１は、
“Ｌ”に固定される。

【００８１】

【表５】

【００８２】図７（Ｂ）において、消去時は、図７
（Ａ）と同様に、信号−Ｅ＝“Ｈ”、信号Ｍ＝“Ｈ”が
設定される。トランジスタＴｒ２は、ゲートに供給され
る信号Ｍが“Ｈ”であるのでオンする。トランジスタＴ
ｒ１は、書き込みの状態であり、フローティングゲート
ＦＧに電子が蓄積されているので、コントロールゲート
ＣＧに信号−Ｂ＝“Ｈ”が供給されてもオフである。ト
ランジスタＴｒ１がオフであると、ノードＮ１は信号−
Ｅと同じく“Ｈ”になる。

【００８３】ノードＮ２は、入力アドレス信号Ａ４の反
転信号−Ａ４と同じレベルであり、“Ｌ”または“Ｈ”
のいずれかのレベルをとる。ＮＯＲ回路２１の入力端子
には、ノードＮ１とノードＮ２が接続される。ノードＮ
３は、ＮＯＲ回路２１の出力端子であり、ノードＮ１が
“Ｈ”に固定されているので、ノードＮ２のレベルとは
無関係に“Ｌ”になる。ＮＯＴ回路２２の出力端子であ
るノードＮ４は、ノードＮ３が“Ｌ”であるので、
“Ｈ”に固定される。

【００８４】以上のレベル変化をまとめて示す。ノード
Ｎ３，Ｎ４は、ノードＮ２（信号−Ａ４）のレベルに応
じて、以下のレベルをとる。ただし、ノードＮ１は、
“Ｈ”に固定される。

【００８５】

【表６】

【００８６】以上は、消去時における分割数設定回路２
０の構成を説明した。次に、図５の行デコーダ２におい
て、消去時の説明を行う。消去時では、トランジスタＴ
ｒ１が未書き込みの状態か書き込みの状態かによって、
動作が異なる。

【００８７】トランジスタＴｒ１が未書き込み状態であ
るときには、表５に示したように、読み出し時および書
き込み時と同様、ノードＮ２とノードＮ４は、常に同じ
レベルになる。トランジスタＴｒｂ４は、ゲート信号−
ＰＥが“Ｌ”であるので（表２）、オフする。ノードＮ
４とノードＮ２が同じレベルであると、読み出し時およ
び書き込み時と同様に、以下の関係が成り立つ。

【００８８】−Ａ４’＝−Ａ４ ８個の分割数設定回路２０に対応する８個のトランジス
タＴｒ１が全て未書き込みの状態のときには、以下の関
係が成り立ち、入力アドレス信号Ａ４〜Ａ７に応じて、
ＮＡＮＤ回路ＬＡ１〜ＬＡ１６のうちのいずれか１つの
みが“Ｌ”となり、消去単位が１６個になる。

【００８９】 Ａ４’＝ Ａ４ −Ａ４’＝−Ａ４ Ａ５’＝ Ａ５ −Ａ５’＝−Ａ５ Ａ６’＝ Ａ６ −Ａ６’＝−Ａ６ Ａ７’＝ Ａ７ −Ａ７’＝−Ａ７

【００９０】一方、トランジスタＴｒ１が書き込み状態
であるときには、表６に示したように、ノードＮ２のレ
ベルに関係なく、ノードＮ４は常に“Ｈ”になる。トラ
ンジスタＴｒｂ４は、ゲート信号−ＰＥが“Ｌ”である
ので（表２）、オフになり、信号線−Ａ４と信号線−Ａ
４’は切断される。ノードＮ４は常に“Ｈ”であるの
で、信号線−Ａ４’は信号線−Ａ４のレベルにかかわら
ず“Ｈ”になる。 −Ａ４’＝“Ｈ”

【００９１】信号線Ａ４，−Ａ４に対応する２個のトラ
ンジスタＴｒ１のみを書き込み状態にすると、表３に示
すように、以下の関係が成り立ち、消去単位が８個にな
る。

【００９２】 Ａ４’＝“Ｈ” −Ａ４’＝“Ｈ” Ａ５’＝ Ａ５ −Ａ５’＝−Ａ５ Ａ６’＝ Ａ６ −Ａ６’＝−Ａ６ Ａ７’＝ Ａ７ −Ａ７’＝−Ａ７

【００９３】次に、図５において、データ消去時の説明
を行う。消去時において、例えば、ＮＡＮＤ回路ＬＡ１
のみが“Ｌ”を出力した場合、ＮＯＴ回路ＬＢ１は
“Ｈ”を出力する。消去時は、表２に示したように、信
号−ＰＥが“Ｌ”に設定される。トランジスタＬＣ１
は、ゲートに信号−ＰＥ＝“Ｌ”が供給され、ソースに
ＮＯＴ回路ＬＢ１から“Ｈ”が供給されるので、オフす
る。消去時には、ワードラインＷＬに昇圧回路５（図
４）で生成される約１７Ｖの高電圧が印加される。トラ
ンジスタＬＣ１は、オフであるので、ワードラインＷＬ
１の高電位が維持される。メモリセルは、ドレインが
“Ｌ”になっているので、ワードラインＷＬ１が接続さ
れるコントロールゲートに高電圧が印加されると、メモ
リセルはデータ消去される。

【００９４】一方、ＮＡＮＤ回路ＬＡ１が“Ｈ”になっ
たときには、ＮＯＴ回路ＬＢ１の出力が“Ｌ”（約０
Ｖ）になる。トランジスタＬＣ１は、ゲートに信号−Ｐ
Ｅ＝“Ｌ”が供給されるが、ソースにＮＯＴ回路ＬＢ１
から“Ｌ”が供給されるので、オンする。トランジスタ
ＬＣ１がオンになると、ドレイン電流が流れ、ワードラ
インＷＬ１の電位は、“Ｌ”になる。ワードラインＷＬ
１が“Ｌ”であるときには、ワードラインＷＬ１が接続
されるメモリセルのデータ消去は行われない。

【００９５】以上のように、８個のトランジスタＴｒ１
を未書き込み状態または書き込み状態にすることによ
り、消去単位の大きさを変えることができる。ただし、
消去単位の大きさを変えても、読み出し単位および書き
込み単位の大きさは、変わらない。消去単位の大きさを
自由に設定することができるので、常に複数のメモリブ
ロックを消去する場合には、複数のメモリブロックのア
ドレスを設定する必要がなく、消去時間の短縮を図るこ
とができる。

【００９６】以上は、アドレス信号Ａ４〜Ａ７にかかわ
らず、アドレス信号Ａ４〜Ａ７の下位の任意ビットを所
定の信号レベルに固定することにより、消去単位の大き
さを決定する場合について説明した。

【００９７】次は、消去単位に含まれるメモリブロック
の数を指定することより、消去単位の大きさを決めるこ
とができる行デコーダについて説明する。図８は、消去
単位に含まれるメモリブロックの数を外部から指定する
ことができる行デコーダを示す回路図である。

【００９８】行デコーダ２’は、アドレス信号Ａ４〜Ａ
７と制御信号ＣＴＬの他に、消去単位を構成するメモリ
ブロックの数ＮＮを外部から受けて、ブロック数設定回
路２５に入力する。

【００９９】ブロック数設定回路２５は、制御信号ＣＴ
Ｌが読み出しまたは書き込みを示すときには、先の実施
例と同様に、信号Ａ４〜Ａ７をそのまま信号Ａ４’〜Ａ
７’として出力し、信号Ａ４〜Ａ７の反転信号を信号−
Ａ４’〜−Ａ７’として出力する。

【０１００】また、制御信号ＣＴＬがデータ消去を示す
ときには、ブロック数ＮＮに応じて、信号Ａ４〜Ａ７を
基に信号Ａ４’〜Ａ７’と−Ａ４’〜−Ａ７’を生成す
る。ブロック数ＮＮが１であるときには、上記の読み出
し時または書き込み時と同様にして信号Ａ４’〜Ａ７’
と−Ａ４’〜−Ａ７’を生成する。ブロック数ＮＮが２
であるときには、信号Ａ４’と−Ａ４’を“Ｈ”に固定
する。

【０１０１】同様に、ブロック数ＮＮが４、８、１６で
あるときには、それぞれ信号Ａ４’〜Ａ５’と−Ａ４’
〜−Ａ５’、信号Ａ４’〜Ａ６’と−Ａ４’〜−Ａ
６’、信号Ａ４’〜Ａ７’と−Ａ４’〜−Ａ７’をそれ
ぞれ“Ｈ”に固定する。

【０１０２】以上により生成される信号Ａ４’〜Ａ７’
と−Ａ４’〜−Ａ７’は、先の実施例と同様にＮＡＮＤ
回路ＬＡ１〜ＬＡ１６、ＮＯＴ回路ＬＢ１〜ＬＢ１６、
トランジスタＬＣ１〜ＬＣ１６を介して、ワード信号Ｗ
Ｌ１〜ＷＬ１６に変換される。

【０１０３】ワード信号ＷＬ１〜ＷＬ１６は、読み出し
時および書き込み時にはいずれか１つのみが選択され
る。データ消去時には、ブロック数ＮＮの数だけ同時に
選択され、ＮＮ個のメモリブロックが１つの消去単位と
して特定される。ユーザは、外部から消去単位を構成す
るメモリブロックの数ＮＮを指定することにより、消去
単位の大きさを自由に設定することができる。

【０１０４】なお、以上は消去単位の大きさを変える場
合について説明したが、消去単位の大きさを変えるのと
同様にして、読み出し単位または書き込み単位を変える
こともできる。また、行デコーダに限らず、列デコーダ
に用いることもできる。

【０１０５】また、読み出し単位、書き込み単位および
消去単位は、それぞれ同じ大きさである必要はない。例
えば、消去単位は、書き込み単位の８倍の大きさであっ
てもよい。

【０１０６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
選択信号線を所定の組み合わせで選択することができる
ので、例えば、データ消去を行う場合には、アドレス信
号を１回指定するだけで、複数のメモリブロックを同時
に特定することができ、データ消去時間を短縮すること
ができる。

【図面の簡単な説明】

【図１】本実施例による不揮発性メモリの消去単位を示
す概念図である。図１（Ａ）は全メモリ領域を１６分
割、図１（Ｂ）は全メモリ領域を８分割、図１（Ｃ）は
全メモリ領域を４分割して、それぞれの分割領域を単位
にデータ消去を行う不揮発性メモリを示す図である。

【図２】本実施例による不揮発性メモリの構成を示す概
略図である。

【図３】本実施例による不揮発性メモリの消去単位を示
す概念図である。

【図４】本実施例による不揮発性メモリの全体構成を示
すブロック図である。

【図５】図４に示す行デコーダの構成を示す回路図であ
る。

【図６】読み出しおよび書き込み時の分割数設定回路の
動作を説明するための図である。

【図７】データ消去時の分割数設定回路の動作を説明す
るための図である。図７（Ａ）は、トランジスタＴｒ１
が未書き込みの状態を示し、図７（Ｂ）は、トランジス
タＴｒ１が書き込まれた状態を示す図である。

【図８】消去単位に含まれるメモリブロックの数を外部
から指定することができる行デコーダを示す回路図であ
る。

【符号の説明】

１ メモリセルアレイ ２，２’ 行デコーダ ３ 列デコーダ ４ アドレスバッファ ５ 昇圧回路 ６ 書き込み／消去制御回路 ７ センス増幅回路 ８ コントロールゲートブースタ回路 １１，１２ ＭＯＳトランジスタ １３ メモリセル ２０ 分割数設定回路 ２１ ＮＯＲ回路 ２２ ＮＯＴ回路 ２３ 制御信号発生回路 ２５ ブロック数設定回路 Ｔｒ１ ＥＥＰＲＯＭ Ｔｒ２ ＭＯＳトランジスタ ＬＡ ＮＡＮＤ回路 ＬＢ ＮＯＴ回路 ＬＣ デプレッション型ＭＯＳトランジスタ ＬＤ ＮＯＴ回路 ＢＡ メモリブロック ＷＬ ワードライン ＢＬ ビットライン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から供給されるアドレス信号（Ａ４
   〜Ａ７）を基にメモリセルを選択するための選択信号
   （ＷＬ１〜ＷＬ１６）を生成する不揮発性メモリであっ
   て、 アドレス信号を基に生成される選択信号の組み合わせを
   変更設定して記憶することができる組合せ設定手段と、 アドレス信号を基に前記組合せ設定手段の設定に応じた
   組み合わせで選択信号を生成する選択信号生成手段とを
   有する不揮発性メモリ。
2. 【請求項２】 前記選択信号生成手段は、アドレス信号
   と該アドレス信号の反転信号の組み合わせを入力とする
   ＮＡＮＤ回路を用いて選択信号を生成する請求項１記載
   の不揮発性メモリ。
3. 【請求項３】 前記組合せ設定手段は、メモリセルのデ
   ータ消去を行う際の選択信号の組合せを設定記憶する手
   段であり、 前記選択信号生成手段は、メモリセルのデータ読み出し
   時および書き込み時には、固定された組み合わせの選択
   信号を生成し、メモリセルのデータ消去時には、前記組
   合せ設定手段の設定に応じた組み合わせで選択信号を生
   成する請求項１または２記載の不揮発性メモリ。
4. 【請求項４】 外部から供給されるアドレス信号（Ａ４
   〜Ａ７）を基にメモリセルを選択するための選択信号
   （ＷＬ１〜ＷＬ１６）を選択信号線上に生成する不揮発
   性メモリであって、 選択信号線のうちで同時に選択される選択信号線の数
   （ＮＮ）を変更設定することができる選択数設定手段
   と、 アドレス信号を基に前記選択信号設定手段の設定に応じ
   た数だけ同時選択する選択信号を生成する選択信号生成
   手段とを有する不揮発性メモリ。
5. 【請求項５】 前記選択数設定手段は、メモリセルのデ
   ータ消去を行う際の選択信号線の同時選択数を設定する
   手段であり、 前記選択信号生成手段は、メモリセルのデータ読み出し
   時および書き込み時には、一定数の選択信号線を同時選
   択する選択信号を生成し、メモリセルのデータ消去時に
   は、前記選択数設定手段の設定に応じた数の選択信号線
   を同時選択する選択信号を生成する請求項４記載の不揮
   発性メモリ。
6. 【請求項６】 外部から供給されるアドレス信号（Ａ４
   〜Ａ７）を基にメモリセルを選択するための選択信号
   （ＷＬ１〜ＷＬ１６）を選択信号線上に生成するメモリ
   セル選択方法であって、 アドレス信号を基に、メモリセルのデータ読み出し時お
   よび書き込み時には一定数の選択信号線を選択し、メモ
   リセルのデータ消去時には可変数の選択信号線を選択す
   る工程を含む不揮発性メモリのメモリセル選択方法。