JPH08250705A - Ｍｉｓ制御型サイリスタ - Google Patents
Ｍｉｓ制御型サイリスタInfo
- Publication number
- JPH08250705A JPH08250705A JP4993895A JP4993895A JPH08250705A JP H08250705 A JPH08250705 A JP H08250705A JP 4993895 A JP4993895 A JP 4993895A JP 4993895 A JP4993895 A JP 4993895A JP H08250705 A JPH08250705 A JP H08250705A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- layer
- type
- contact
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 オン時の抵抗損失が小さく、大電流化に的し
たＭＩＳ制御サイリスタを提供する。 【構成】 サイリスタのｎエミッタ層（ｎ２＋層７）の
一部をｐ３＋層１０で置き換え、ｎ−層１からサイリス
タのｐベース層（ｐ２層１１）を通って流れる電流に対
する抵抗値を低くするようにする。 【効果】 サイリスタのｎエミッタ層とｐベース層によ
り絶縁ゲートＧ下に形成されるｐｎ接合に印加される逆
電圧が低下し、大電流スイッチングが可能になるととも
に、ｐベース層を低不純物濃度で構成でき、サイリスタ
のオン電圧を低くできる。
たＭＩＳ制御サイリスタを提供する。 【構成】 サイリスタのｎエミッタ層（ｎ２＋層７）の
一部をｐ３＋層１０で置き換え、ｎ−層１からサイリス
タのｐベース層（ｐ２層１１）を通って流れる電流に対
する抵抗値を低くするようにする。 【効果】 サイリスタのｎエミッタ層とｐベース層によ
り絶縁ゲートＧ下に形成されるｐｎ接合に印加される逆
電圧が低下し、大電流スイッチングが可能になるととも
に、ｐベース層を低不純物濃度で構成でき、サイリスタ
のオン電圧を低くできる。
Description
【０００１】
【産業上の利用分野】本発明は複合半導体装置に係り、
とくにＭＩＳゲートでオン、オフでき、低損失でかつ大
電流をスイッチング可能なＭＩＳ制御型サイリスタに関
する。
とくにＭＩＳゲートでオン、オフでき、低損失でかつ大
電流をスイッチング可能なＭＩＳ制御型サイリスタに関
する。
【０００２】
【従来の技術】インバータ装置を始めとする電力変換器
の高性能化の要求から、高速、低損失、大容量の半導体
スイッチング素子の開発が行われている。近年これに応
える半導体スイッチング素子として、ＭＩＳ（Metal In
sulator Semiconductor）ゲートでサイリスタを制御す
る素子（ＭＩＳ制御サイリスタ）が注目されている。Ｍ
ＩＳ制御型サイリスタは、MISゲートでバイポーラトラ
ンジスタを制御する素子であるＩＧＢＴ(Insulated Gat
e Bipolar Transistor)に比べてそのオン電圧（順方向
電圧降下）が低くできるため、オン時の抵抗損失が小さ
く高耐圧化に適している。
の高性能化の要求から、高速、低損失、大容量の半導体
スイッチング素子の開発が行われている。近年これに応
える半導体スイッチング素子として、ＭＩＳ（Metal In
sulator Semiconductor）ゲートでサイリスタを制御す
る素子（ＭＩＳ制御サイリスタ）が注目されている。Ｍ
ＩＳ制御型サイリスタは、MISゲートでバイポーラトラ
ンジスタを制御する素子であるＩＧＢＴ(Insulated Gat
e Bipolar Transistor)に比べてそのオン電圧（順方向
電圧降下）が低くできるため、オン時の抵抗損失が小さ
く高耐圧化に適している。
【０００３】このＭＩＳ制御型サイリスタは、基本的に
次の２つのタイプに分類される。一つはサイリスタと直
列にＭＩＳＦＥＴを接続し、このＭＩＳＦＥＴのオン、
オフによりサイリスタの電流経路を遮断してスイッチン
グするもので、もう一方はサイリスタのゲート抵抗をＭ
ＩＳＦＥＴにより制御することでスイッチングするもの
である。この内、特に前者は、直列接続されたＭＩＳＦ
ＥＴの限流作用があるために、素子を集積化し並列動作
させた場合にも、一つの素子への電流集中が起こりにく
く大電流化に適している。このようなタイプの従来例と
しては、例えば、アイ・エス・ピー・エス・ディー(199
3年)第７１頁−第７６頁(Proceedings of 1993 Interna
tional Conference on Power Semiconductor Device an
d IC's,Tokyo, pp.71-76)において論じられている。
次の２つのタイプに分類される。一つはサイリスタと直
列にＭＩＳＦＥＴを接続し、このＭＩＳＦＥＴのオン、
オフによりサイリスタの電流経路を遮断してスイッチン
グするもので、もう一方はサイリスタのゲート抵抗をＭ
ＩＳＦＥＴにより制御することでスイッチングするもの
である。この内、特に前者は、直列接続されたＭＩＳＦ
ＥＴの限流作用があるために、素子を集積化し並列動作
させた場合にも、一つの素子への電流集中が起こりにく
く大電流化に適している。このようなタイプの従来例と
しては、例えば、アイ・エス・ピー・エス・ディー(199
3年)第７１頁−第７６頁(Proceedings of 1993 Interna
tional Conference on Power Semiconductor Device an
d IC's,Tokyo, pp.71-76)において論じられている。
【０００４】図４にその断面構造を示す。これは１つの
セルを示していて、ｎ−基板（ｎ−層）１の裏面にｎ１
層２及びｐ１＋層３が形成されている。表面には絶縁膜
４とゲート電極５からなる絶縁ゲートＧが形成され、絶
縁ゲートＧ下に達するようにｎ１＋層６、ｎ２＋層７
が、主表面から形成されている。ｎ１＋層６に接して不
純物濃度の高いｐ２＋層８がｎ−層１に達するように主
表面から形成され、ｎ１＋層６を取り囲むようにｐ１層
９が設けられている。ｎ２＋層７を取り囲むように、ｐ
２層１１が設けられている。ｎ１＋層６とｐ２＋層８に
接触してエミッタ電極Ｅが設けられ、また裏面にはコレ
クタ電極Ｃがｐ１＋層３に接触して設けられている。
セルを示していて、ｎ−基板（ｎ−層）１の裏面にｎ１
層２及びｐ１＋層３が形成されている。表面には絶縁膜
４とゲート電極５からなる絶縁ゲートＧが形成され、絶
縁ゲートＧ下に達するようにｎ１＋層６、ｎ２＋層７
が、主表面から形成されている。ｎ１＋層６に接して不
純物濃度の高いｐ２＋層８がｎ−層１に達するように主
表面から形成され、ｎ１＋層６を取り囲むようにｐ１層
９が設けられている。ｎ２＋層７を取り囲むように、ｐ
２層１１が設けられている。ｎ１＋層６とｐ２＋層８に
接触してエミッタ電極Ｅが設けられ、また裏面にはコレ
クタ電極Ｃがｐ１＋層３に接触して設けられている。
【０００５】図５に本半導体複合装置の等価回路を示
す。本装置は、ｐ１＋層３、ｎ−層１、ｐ２層１１から
成るｐｎｐトランジスタＱ１とｎ−層１、ｐ２層１１、
ｎ２＋層７から成るｎｐｎトランジスタＱ２により構成
されるサイリスタＴｈ１を含んでいる。このサイリスタ
Ｔｈ１はｎ２＋層７の横方向抵抗Ｒ３、ｎ−層１、ｐ２
層１１、ｎ２＋層７の絶縁ゲートＧに近い部分で形成さ
れるｎチャネルＭＩＳＦＥＴ Ｍ２、及びｎ１＋層６、
ｐ１層９、ｎ−層１からなるｎチャネルＭＩＳＦＥＴ
Ｍ１を介してエミッタ電極Ｅに接続される。さらにトラ
ンジスタＱ１は、ｐ２層１１の横方向抵抗Ｒ２、ｐ１層
９、ｎ−層１、ｐ２層１１から成るｐチャネルＭＩＳＦ
ＥＴ Ｍ３、及びｐ２＋層８の横方向抵抗Ｒ６を介して
エミッタ電極Ｅに接続される。更にＭＩＳＦＥＴ Ｍ１
及びｐ１＋層３、ｎ−層１、ｐ１層９から成るｐｎｐト
ランジスタＱ３から成るＩＧＢＴ領域がある。更に本装
置には、ｎ−層１、ｐ１層９、ｎ１＋層６から成るｎｐ
ｎトランジスタＱ４と、トランジスタＱ３からなる寄生
サイリスタが存在する。また図中Ｒ４、Ｒ５はｎ−層１
の縦方向抵抗である。このように本装置は、ＩＧＢＴと
サイリスタが複合されている素子と見ることができる。
す。本装置は、ｐ１＋層３、ｎ−層１、ｐ２層１１から
成るｐｎｐトランジスタＱ１とｎ−層１、ｐ２層１１、
ｎ２＋層７から成るｎｐｎトランジスタＱ２により構成
されるサイリスタＴｈ１を含んでいる。このサイリスタ
Ｔｈ１はｎ２＋層７の横方向抵抗Ｒ３、ｎ−層１、ｐ２
層１１、ｎ２＋層７の絶縁ゲートＧに近い部分で形成さ
れるｎチャネルＭＩＳＦＥＴ Ｍ２、及びｎ１＋層６、
ｐ１層９、ｎ−層１からなるｎチャネルＭＩＳＦＥＴ
Ｍ１を介してエミッタ電極Ｅに接続される。さらにトラ
ンジスタＱ１は、ｐ２層１１の横方向抵抗Ｒ２、ｐ１層
９、ｎ−層１、ｐ２層１１から成るｐチャネルＭＩＳＦ
ＥＴ Ｍ３、及びｐ２＋層８の横方向抵抗Ｒ６を介して
エミッタ電極Ｅに接続される。更にＭＩＳＦＥＴ Ｍ１
及びｐ１＋層３、ｎ−層１、ｐ１層９から成るｐｎｐト
ランジスタＱ３から成るＩＧＢＴ領域がある。更に本装
置には、ｎ−層１、ｐ１層９、ｎ１＋層６から成るｎｐ
ｎトランジスタＱ４と、トランジスタＱ３からなる寄生
サイリスタが存在する。また図中Ｒ４、Ｒ５はｎ−層１
の縦方向抵抗である。このように本装置は、ＩＧＢＴと
サイリスタが複合されている素子と見ることができる。
【０００６】以下図４、図５を用いて本装置の動作原理
を示す。まず本装置をターンオンするには、エミッタ電
極Ｅに対しコレクタ電極Ｃ及び絶縁ゲートＧに正の電圧
を加える。これにより絶縁ゲートＧ下のｐ１層９及びｐ
２層１１表面にｎ反転層が形成される（Ｍ１、Ｍ２オ
ン）。さらに、絶縁ゲートＧ下のｎ−層１表面にｎ蓄積
層が形成されることにより、このｎ蓄積層とＭＩＳＦＥ
Ｔ Ｍ１、Ｍ２を介してエミッタ電極Ｅとｎ２＋層７が
接続される。ＭＩＳＦＥＴ Ｍ１がオンした結果、この
ＭＩＳＦＥＴ Ｍ１を通じて電子がｎ−層１に注入さ
れ、ｎ-層1のポテンシャルが下がり、ｐ１＋層３より正
孔がｎ−層１に注入される(Ｑ１、Ｑ３、オン、従って
ＩＧＢＴオン）。注入された正孔はｎ−層１を拡散し、
トランジスタＱ２のベース層であるｐ２層１１へ注入さ
れる。この正孔注入によりｐ２層１１のポテンシャルが
上がり、ｎ２＋層７より電子が注入される（Ｑ２オ
ン）。この結果サイリスタＴｈ１がオンし、本半導体装
置がオン状態になる。またこの時、トランジスタＱ４の
エミッタとなるｎ１＋層６と、ベースとなるｐ１層９は
低抵抗で接続され、トランジスタＱ４はオンしにくい構
造となっているため、寄生サイリスタは動作しない。
を示す。まず本装置をターンオンするには、エミッタ電
極Ｅに対しコレクタ電極Ｃ及び絶縁ゲートＧに正の電圧
を加える。これにより絶縁ゲートＧ下のｐ１層９及びｐ
２層１１表面にｎ反転層が形成される（Ｍ１、Ｍ２オ
ン）。さらに、絶縁ゲートＧ下のｎ−層１表面にｎ蓄積
層が形成されることにより、このｎ蓄積層とＭＩＳＦＥ
Ｔ Ｍ１、Ｍ２を介してエミッタ電極Ｅとｎ２＋層７が
接続される。ＭＩＳＦＥＴ Ｍ１がオンした結果、この
ＭＩＳＦＥＴ Ｍ１を通じて電子がｎ−層１に注入さ
れ、ｎ-層1のポテンシャルが下がり、ｐ１＋層３より正
孔がｎ−層１に注入される(Ｑ１、Ｑ３、オン、従って
ＩＧＢＴオン）。注入された正孔はｎ−層１を拡散し、
トランジスタＱ２のベース層であるｐ２層１１へ注入さ
れる。この正孔注入によりｐ２層１１のポテンシャルが
上がり、ｎ２＋層７より電子が注入される（Ｑ２オ
ン）。この結果サイリスタＴｈ１がオンし、本半導体装
置がオン状態になる。またこの時、トランジスタＱ４の
エミッタとなるｎ１＋層６と、ベースとなるｐ１層９は
低抵抗で接続され、トランジスタＱ４はオンしにくい構
造となっているため、寄生サイリスタは動作しない。
【０００７】一方、ターンオフするには、絶縁ゲートＧ
を、エミッタ電極Ｅに対し同電位または負の電位にバイ
アスする。これにより絶縁ゲートＧの下のＰ１層９表面
のｎ反転層が消滅し、ｎ１＋層６からｎ２＋層７への電
子注入が遮断され、トランジスタＱ２がオフする。同時
に、ｎ２＋層７からｎ−層１への電子注入も遮断される
ため、トランジスタＱ１及びＱ３がオフする。トランジ
スタＱ１がオフする過程において、そのベースであるｎ
−層１に蓄積されていた正孔は、抵抗Ｒ２、ＭＩＳＦＥ
Ｔ Ｍ３、及び抵抗Ｒ６を介してエミッタ電極Ｅに流れ
る。またトランジスタＱ３がオフする過程において、そ
のベースでもあるｎ−層１に蓄積されていた正孔は、抵
抗Ｒ６を介してエミッタ電極Ｅに流れる。トランジスタ
Ｑ１、Ｑ３がオフした結果、ｐ１＋層３からの正孔注入
も無くなり、本半導体装置はオフ状態になる。尚、比較
的高い不純物濃度を持つｎ１層２は、トランジスタＱ１
及びＱ３の正孔注入効率を抑えるものであり、サイリス
タＴｈ１及び寄生サイリスタのターンオフ時のテール電
流により生じる損失低減や、寄生サイリスタのラッチア
ップ防止の目的で設けられているものである。したがっ
てその不純物濃度や厚みは、必要とされている半導体装
置の特性により設定されるべきものであり、正孔注入を
抑えるものであるならば他の手段を用いてもよい。
を、エミッタ電極Ｅに対し同電位または負の電位にバイ
アスする。これにより絶縁ゲートＧの下のＰ１層９表面
のｎ反転層が消滅し、ｎ１＋層６からｎ２＋層７への電
子注入が遮断され、トランジスタＱ２がオフする。同時
に、ｎ２＋層７からｎ−層１への電子注入も遮断される
ため、トランジスタＱ１及びＱ３がオフする。トランジ
スタＱ１がオフする過程において、そのベースであるｎ
−層１に蓄積されていた正孔は、抵抗Ｒ２、ＭＩＳＦＥ
Ｔ Ｍ３、及び抵抗Ｒ６を介してエミッタ電極Ｅに流れ
る。またトランジスタＱ３がオフする過程において、そ
のベースでもあるｎ−層１に蓄積されていた正孔は、抵
抗Ｒ６を介してエミッタ電極Ｅに流れる。トランジスタ
Ｑ１、Ｑ３がオフした結果、ｐ１＋層３からの正孔注入
も無くなり、本半導体装置はオフ状態になる。尚、比較
的高い不純物濃度を持つｎ１層２は、トランジスタＱ１
及びＱ３の正孔注入効率を抑えるものであり、サイリス
タＴｈ１及び寄生サイリスタのターンオフ時のテール電
流により生じる損失低減や、寄生サイリスタのラッチア
ップ防止の目的で設けられているものである。したがっ
てその不純物濃度や厚みは、必要とされている半導体装
置の特性により設定されるべきものであり、正孔注入を
抑えるものであるならば他の手段を用いてもよい。
【０００８】この半導体装置の特徴は、サイリスタ動作
によりｎ２＋層７から電子注入が行われるため、単独の
ＩＧＢＴに比べ導電率変調が強く生じ、低オン電圧が実
現できることにある。またＩＧＢＴと同様に絶縁ゲート
への電圧の印加・除去によりオン・オフ可能なため、従
来のＩＧＢＴと同様にゲート回路が極めて簡略化される
特徴を維持できる。
によりｎ２＋層７から電子注入が行われるため、単独の
ＩＧＢＴに比べ導電率変調が強く生じ、低オン電圧が実
現できることにある。またＩＧＢＴと同様に絶縁ゲート
への電圧の印加・除去によりオン・オフ可能なため、従
来のＩＧＢＴと同様にゲート回路が極めて簡略化される
特徴を維持できる。
【０００９】
【発明が解決しようとする課題】上記従来型のＭＩＳ制
御サイリスタでは、抵抗損失を小さくするためサイリス
タＴｈ１をオンしやすくする必要があり、トランジスタ
Ｑ２の電流利得を上げなければならない。このためｐ２
層１１の不純物密度を低くする必要があるが、この結果
Ｐ２層１１の横方向抵抗Ｒ２が大きくなり、ターンオフ
時に正孔がｐ２層１１を横方向に流れることにより生じ
る電圧降下が大きくなる。その結果、ｐ２層１１とｎ２
＋層７により構成されるｐｎ接合の一部がその耐圧を越
えるため、ターンオフ失敗してしまうことを本発明者等
は見いだした。
御サイリスタでは、抵抗損失を小さくするためサイリス
タＴｈ１をオンしやすくする必要があり、トランジスタ
Ｑ２の電流利得を上げなければならない。このためｐ２
層１１の不純物密度を低くする必要があるが、この結果
Ｐ２層１１の横方向抵抗Ｒ２が大きくなり、ターンオフ
時に正孔がｐ２層１１を横方向に流れることにより生じ
る電圧降下が大きくなる。その結果、ｐ２層１１とｎ２
＋層７により構成されるｐｎ接合の一部がその耐圧を越
えるため、ターンオフ失敗してしまうことを本発明者等
は見いだした。
【００１０】以下、図６を用いてこの現象を詳細に説明
する。この図は、図４のｐ２層１１とｎ２＋層７の領域
を拡大したものである。図中にこの領域の等価回路を重
ねて示す。図のＤ１は、サイリスタ領域の中央部のｐ２
層１１とｎ２＋層７により構成されるダイオード（図５
トランジスタＱ２の一部）であり、Ｄ２はサイリスタ領
域端の絶縁ゲートＧ下のｐ２層１１とｎ２＋層７により
構成されるダイオード（図５ＭＩＳＦＥＴ Ｍ２の一
部）である。またターンオフ時に流れる正孔電流Ｉｐの
経路を合わせて示した。この図に示したように、ターン
オフ時に互いに逆向きに接続されたダイオードＤ１、Ｄ
２には電圧Ｖｐ；
する。この図は、図４のｐ２層１１とｎ２＋層７の領域
を拡大したものである。図中にこの領域の等価回路を重
ねて示す。図のＤ１は、サイリスタ領域の中央部のｐ２
層１１とｎ２＋層７により構成されるダイオード（図５
トランジスタＱ２の一部）であり、Ｄ２はサイリスタ領
域端の絶縁ゲートＧ下のｐ２層１１とｎ２＋層７により
構成されるダイオード（図５ＭＩＳＦＥＴ Ｍ２の一
部）である。またターンオフ時に流れる正孔電流Ｉｐの
経路を合わせて示した。この図に示したように、ターン
オフ時に互いに逆向きに接続されたダイオードＤ１、Ｄ
２には電圧Ｖｐ；
【数１】Ｖｐ＝Ｒ２×Ｉｐ が印加されるため、ダイオードＤ１は順方向、ダイオー
ドＤ２は逆方向にバイアスされる。このとき抵抗Ｒ３に
は微少な電流しか流れないのでその電圧降下は無視でき
る。またダイオードＤ１に印加される電圧は約０．７Ｖ
と小さい。したがって電圧Ｖｐの大部分がダイオードＤ
２に逆方向に印加される。このため、前述のように本装
置の抵抗損失を下げようとしてｐ２層１１の不純物密度
を低くすると、抵抗Ｒ２が大きくなり、電圧Ｖｐが増加
してダイオードＤ２の逆方向バイアスが大きくなる。こ
の逆方向バイアスがダイオードＤ２の逆方向耐圧を越え
ると、アヴァランシェが発生してサイリスタがオンし、
ターンオフができなくなる。このように、従来の素子で
は、抵抗損失を低くしようとするほどスイッチング可能
な電流が小さくなるという問題があった。
ドＤ２は逆方向にバイアスされる。このとき抵抗Ｒ３に
は微少な電流しか流れないのでその電圧降下は無視でき
る。またダイオードＤ１に印加される電圧は約０．７Ｖ
と小さい。したがって電圧Ｖｐの大部分がダイオードＤ
２に逆方向に印加される。このため、前述のように本装
置の抵抗損失を下げようとしてｐ２層１１の不純物密度
を低くすると、抵抗Ｒ２が大きくなり、電圧Ｖｐが増加
してダイオードＤ２の逆方向バイアスが大きくなる。こ
の逆方向バイアスがダイオードＤ２の逆方向耐圧を越え
ると、アヴァランシェが発生してサイリスタがオンし、
ターンオフができなくなる。このように、従来の素子で
は、抵抗損失を低くしようとするほどスイッチング可能
な電流が小さくなるという問題があった。
【００１１】本発明の目的は、上記従来の問題を除去
し、抵抗損失（オン電圧）が小さく、同時に大電流をス
イッチング可能なＭＩＳ制御型サイリスタを提供するに
ある。
し、抵抗損失（オン電圧）が小さく、同時に大電流をス
イッチング可能なＭＩＳ制御型サイリスタを提供するに
ある。
【００１２】
【課題を解決するための手段】本発明は、ｎ型基板の裏
面に第１のｐ型層が形成され、該第１のｐ型層の裏面に
接してコレクタ電極が設けられ、上記ｎ型基板の表面上
の一部に絶縁ゲート及びエミッタ電極が設けられ、上記
絶縁ゲートの下にその一部が接するように第１のｎ型層
が形成され、上記絶縁ゲート及びエミッタ電極の下に接
するように第２のｎ型層が形成され、該第２のｎ型層下
部に接しかつ上記ｎ型基板上部に接して第２のｐ型層が
形成され、上記絶縁ゲート、第２のｎ型層、第２のｐ型
層及びｎ型基板に接して第３のｐ型層が形成され、上記
第１のｎ型層及び絶縁ゲートの下部に接して第４のｐ型
層が形成されて成るＭＩＳ制御型サイリスタに於て、上
記第４のｎ型層の上部に設けられた第１のｎ型層の一部
を除去し、該除去した部分にその一部が上記絶縁ゲート
の下部に接するように第５のｐ型層を形成したことを特
徴とするＭＩＳ制御型サイリスタを開示する。
面に第１のｐ型層が形成され、該第１のｐ型層の裏面に
接してコレクタ電極が設けられ、上記ｎ型基板の表面上
の一部に絶縁ゲート及びエミッタ電極が設けられ、上記
絶縁ゲートの下にその一部が接するように第１のｎ型層
が形成され、上記絶縁ゲート及びエミッタ電極の下に接
するように第２のｎ型層が形成され、該第２のｎ型層下
部に接しかつ上記ｎ型基板上部に接して第２のｐ型層が
形成され、上記絶縁ゲート、第２のｎ型層、第２のｐ型
層及びｎ型基板に接して第３のｐ型層が形成され、上記
第１のｎ型層及び絶縁ゲートの下部に接して第４のｐ型
層が形成されて成るＭＩＳ制御型サイリスタに於て、上
記第４のｎ型層の上部に設けられた第１のｎ型層の一部
を除去し、該除去した部分にその一部が上記絶縁ゲート
の下部に接するように第５のｐ型層を形成したことを特
徴とするＭＩＳ制御型サイリスタを開示する。
【００１３】本発明は、上記絶縁ゲートは、上記ｎ型基
板から上記第４のｐ型層を介して上記絶縁ゲートへ向っ
て流れる電流が上記第４のｐ型層内を通るときの方向に
沿って上記第４のｐ型層と接する面を有する形状とした
ことを特徴とするＭＩＳ制御型サイリスタを開示する。
板から上記第４のｐ型層を介して上記絶縁ゲートへ向っ
て流れる電流が上記第４のｐ型層内を通るときの方向に
沿って上記第４のｐ型層と接する面を有する形状とした
ことを特徴とするＭＩＳ制御型サイリスタを開示する。
【００１４】本発明は、上記第１のｎ型層と第４のｐ型
層の間に第６のｐ型層を形成したことを特徴とするＭＩ
Ｓ制御型サイリスタを開示する。
層の間に第６のｐ型層を形成したことを特徴とするＭＩ
Ｓ制御型サイリスタを開示する。
【００１５】本発明は、上記絶縁ゲート下部に、該下部
と上記第１のｎ型層と上記第４のｐ型層とに接して第５
のｎ型層を形成したことを特徴とするＭＩＳ制御型サイ
リスタを開示する。
と上記第１のｎ型層と上記第４のｐ型層とに接して第５
のｎ型層を形成したことを特徴とするＭＩＳ制御型サイ
リスタを開示する。
【００１６】本発明は、上記絶縁ゲート下部に、該下部
と上記第１のｎ型層と上記第４のｐ型層とに接して第７
のｐ型層を形成したことを特徴とするＭＩＳ制御型サイ
リスタを開示する。
と上記第１のｎ型層と上記第４のｐ型層とに接して第７
のｐ型層を形成したことを特徴とするＭＩＳ制御型サイ
リスタを開示する。
【００１７】本発明は、上記ｎ型基板から流入し上記第
４のｐ型層内を絶縁ゲートへ向って流れる電流の電流密
度をＪ、該電流の方向の上記第４のｐ型層の長さをＬ、
上記電流の方向の上記ｎ型基板の長さをＬ０、上記第４
のｐ型層のシート抵抗をρS、さらに上記第１のｎ型層
と第４のｐ型層により上記ゲートの下部に形成されるｐ
ｎ接合の接合耐圧をＶBとしたとき、条件ρS＜ＶB／
（Ｊ×Ｌ０×Ｌ）を満たす構造としたことを特徴とする
ＭＩＳ制御型サイリスタを開示する。
４のｐ型層内を絶縁ゲートへ向って流れる電流の電流密
度をＪ、該電流の方向の上記第４のｐ型層の長さをＬ、
上記電流の方向の上記ｎ型基板の長さをＬ０、上記第４
のｐ型層のシート抵抗をρS、さらに上記第１のｎ型層
と第４のｐ型層により上記ゲートの下部に形成されるｐ
ｎ接合の接合耐圧をＶBとしたとき、条件ρS＜ＶB／
（Ｊ×Ｌ０×Ｌ）を満たす構造としたことを特徴とする
ＭＩＳ制御型サイリスタを開示する。
【００１８】
【作用】第５のｐ型層を形成するか、絶縁ゲートを第４
のｐ型層内を流れる電流の方向に沿って第４のｐ型層と
接する面を形状とするか、あるいは第６のｐ型層を形成
することにより、第４のｐ型層を流れる電流により生じ
る電圧降下が小さくなる。また、第５のｎ型層あるいは
第７のｐ型層を形成することにより、第１のｎ型層と第
４のｐ型層により絶縁ゲート下部に形成されるｐｎ接合
の耐圧を大きくすることができる。さらに、条件ρS＜
ＶB／（Ｊ×Ｌ０×Ｌ）を満たす構造とすることにより
ターンオフ時に上記ｐｎ接合へのその耐圧以上の電圧印
加が防止される。
のｐ型層内を流れる電流の方向に沿って第４のｐ型層と
接する面を形状とするか、あるいは第６のｐ型層を形成
することにより、第４のｐ型層を流れる電流により生じ
る電圧降下が小さくなる。また、第５のｎ型層あるいは
第７のｐ型層を形成することにより、第１のｎ型層と第
４のｐ型層により絶縁ゲート下部に形成されるｐｎ接合
の耐圧を大きくすることができる。さらに、条件ρS＜
ＶB／（Ｊ×Ｌ０×Ｌ）を満たす構造とすることにより
ターンオフ時に上記ｐｎ接合へのその耐圧以上の電圧印
加が防止される。
【００１９】
【実施例】以下、本発明を実施例により説明する。図７
は図４にその断面図を示した従来のＭＩＳ制御型サイリ
スタを立体的に見た断面斜視図である。即ち、図７の矢
印方向からみた側面図が図４の断面図である。そして図
４で説明したｎ−層１、ｎ１層２、ｐ１＋層３、……、
ｐ２層１１等の各層やエミッタ電極Ｅ、ゲートＧ等は図
４の奥行き方向にはどの位置で見た断面図でも同一の形
状となるように形成されている。
は図４にその断面図を示した従来のＭＩＳ制御型サイリ
スタを立体的に見た断面斜視図である。即ち、図７の矢
印方向からみた側面図が図４の断面図である。そして図
４で説明したｎ−層１、ｎ１層２、ｐ１＋層３、……、
ｐ２層１１等の各層やエミッタ電極Ｅ、ゲートＧ等は図
４の奥行き方向にはどの位置で見た断面図でも同一の形
状となるように形成されている。
【００２０】この半導体装置に於て、図６で説明したｐ
２層１１とｎ２層７の角の部分（ゲートＧの下の部分）
に形成されるｐｎ接合（ダイオードＤ２）の接合耐圧を
ＶBで表すと、このＶBの値は接合の形状に依存する。即
ち通常ｎ２＋層７の不純物濃度がｐ２層１１の不純物濃
度に比べて高く、またｐ２＋層１１の不純物がｎ２＋層
７の不純物分布に比べなだらかな分布を持つためダイオ
ードＤ２の部分のｐｎ接合はｎ＋ｐの片側階段接合と考
えられる。このことからＶBは
２層１１とｎ２層７の角の部分（ゲートＧの下の部分）
に形成されるｐｎ接合（ダイオードＤ２）の接合耐圧を
ＶBで表すと、このＶBの値は接合の形状に依存する。即
ち通常ｎ２＋層７の不純物濃度がｐ２層１１の不純物濃
度に比べて高く、またｐ２＋層１１の不純物がｎ２＋層
７の不純物分布に比べなだらかな分布を持つためダイオ
ードＤ２の部分のｐｎ接合はｎ＋ｐの片側階段接合と考
えられる。このことからＶBは
【数２】ＶB＝ＶB0・（η2＋２．１４η6/7−（η3＋３
η13/7）2/3） η＝Ｘj／Ｗm で与えられる。但しＸjはｎ２＋層７の接合深さ（図７
参照）である。またＷm及びＶB0は、ｎ２＋層７の深さ
Ｘjに於る不純物濃度とｐ２層１１の不純物濃度が等し
いとしたときのｎ＋ｐ片側段階接合を考えたとき、Ｘj
＝∞とした場合の空欠層の幅及び逆方向耐圧である（S.
M.Szｅ”Physics of Semiconductor Devices”,2nd Ed.
Jhon Wiley & Sons ,1981,P.108参照）。
η13/7）2/3） η＝Ｘj／Ｗm で与えられる。但しＸjはｎ２＋層７の接合深さ（図７
参照）である。またＷm及びＶB0は、ｎ２＋層７の深さ
Ｘjに於る不純物濃度とｐ２層１１の不純物濃度が等し
いとしたときのｎ＋ｐ片側段階接合を考えたとき、Ｘj
＝∞とした場合の空欠層の幅及び逆方向耐圧である（S.
M.Szｅ”Physics of Semiconductor Devices”,2nd Ed.
Jhon Wiley & Sons ,1981,P.108参照）。
【００２１】この逆方向耐圧ＶBが、図６を説明したｐ
２層１１の横方向抵抗Ｒ２とそこを流れる正孔電流Ｉｐ
により生じる電圧降下Ｖｐよりも大きければ、ターンオ
フ失敗は起こらない。即ち、
２層１１の横方向抵抗Ｒ２とそこを流れる正孔電流Ｉｐ
により生じる電圧降下Ｖｐよりも大きければ、ターンオ
フ失敗は起こらない。即ち、
【数３】Ｒ２×Ｉｐ＜ＶB ここで更に、サイリスタベース（ｐ２＋層１１）のシー
ト抵抗をρS、半導体装置のオン状態の電流密度をＪ、
また図７に示したように半導体装置の単位セルの長さを
Ｌ０、単位セルのサイリスタ領域の横方向の長さをＬと
すると、
ト抵抗をρS、半導体装置のオン状態の電流密度をＪ、
また図７に示したように半導体装置の単位セルの長さを
Ｌ０、単位セルのサイリスタ領域の横方向の長さをＬと
すると、
【数４】Ｒ２＝ρS（Ｌ／Ｗ） Ｉｐ≦Ｊ×Ｌ０×Ｗ である。この（数４）でＩｐが最大となる場合を考える
と（数３）は次のようにかける。
と（数３）は次のようにかける。
【数５】ρS＜ＶB／（Ｊ×Ｌ０×Ｌ） 従って、ｐｎ各層の形状や電極構成等は従来のものと同
じであっても、（数５）の条件を満たすことで、サイリ
スタのｎエミッタ層（ｎ２＋層７）とｐベース層（ｐ２
層１１）により構成されるｐｎ接合の逆方向耐圧Ｖ
Bが、装置のターンオフ時に上記ｐベース層を流れる電
流による電圧降下により生じる上記ｐｎ接合間の電位差
Ｖｐより大きくなるため、ターンオフ失敗することなく
スイッチングが可能になる。
じであっても、（数５）の条件を満たすことで、サイリ
スタのｎエミッタ層（ｎ２＋層７）とｐベース層（ｐ２
層１１）により構成されるｐｎ接合の逆方向耐圧Ｖ
Bが、装置のターンオフ時に上記ｐベース層を流れる電
流による電圧降下により生じる上記ｐｎ接合間の電位差
Ｖｐより大きくなるため、ターンオフ失敗することなく
スイッチングが可能になる。
【００２２】典型的な例としてＸj＝１μｍの場合の
（数５）が等号となる関係、ｎ２＋層の深さＸjに於る
不純物濃度をＮＸjをパラメータとして図２に示す。ま
たＮＸj＝１×１０17ｃｍ-3の場合の（数５）が等号と
なる関係を、Ｘjをパラメータとして図３に示す。いず
れの場合も直線の下側が（数５）の関係を満たしてい
る。本条件を満たす一例を示すと、Ｊ＝５０Ａ／ｃ
ｍ2、Ｌ０＝６０μｍ、Ｌ＝３５μｍ、Ｘj＝１μｍ、Ｎ
Ｘj＝１×１０17ｃｍ-3のときρS＜１００００（Ω／
□）となる。この場合、例えば本半導体装置をインバー
タ回路等に応用する場合を考え、電源電圧のはね上がり
等による制御電流の増加を考慮し、これが１００Ａ／ｃ
ｍ2以下であるとするとρS＝５０００（Ω／□）が適当
である。
（数５）が等号となる関係、ｎ２＋層の深さＸjに於る
不純物濃度をＮＸjをパラメータとして図２に示す。ま
たＮＸj＝１×１０17ｃｍ-3の場合の（数５）が等号と
なる関係を、Ｘjをパラメータとして図３に示す。いず
れの場合も直線の下側が（数５）の関係を満たしてい
る。本条件を満たす一例を示すと、Ｊ＝５０Ａ／ｃ
ｍ2、Ｌ０＝６０μｍ、Ｌ＝３５μｍ、Ｘj＝１μｍ、Ｎ
Ｘj＝１×１０17ｃｍ-3のときρS＜１００００（Ω／
□）となる。この場合、例えば本半導体装置をインバー
タ回路等に応用する場合を考え、電源電圧のはね上がり
等による制御電流の増加を考慮し、これが１００Ａ／ｃ
ｍ2以下であるとするとρS＝５０００（Ω／□）が適当
である。
【００２３】以下、（数５）の条件を満たすような構造
をもつ本発明の実施例を説明する。図１は本発明の第１
の実施例を示す断面斜視図（１セル分）で、ｎ−基板
（ｎ−層）１の裏面にｎ１層２及びｐ１＋層と、コレク
タ電極Ｃがｐ１＋層３に低抵抗接触して設けられてい
る。表面には絶縁膜４とゲート電極５からなる絶縁ゲー
トＧ及びエミッタ電極Ｅが形成され、絶縁ゲートＧ下に
達するようにｎ１＋層６が形成され、さらにｎ１＋層
６、エミッタ電極Ｅに接して不純物濃度の高いｐ２＋層
８がｎ−層１に達するように主表面から形成され、ｎ１
＋層６を取り囲むようにｐ１層９が設けられている。こ
こまでの構成は図４と同じであるが、本実施例ではｎ２
＋層７及びｐ２層１１の部分の構成が異なっている。即
ち、ｎ２＋層７に平行して不純物濃度の高いｐ３＋層１
０が絶縁ゲートＧ下に達するように設けられている。そ
してこれらｎ２＋層７、ｐ３＋層１０を取り囲み、かつ
この２つの層７、１０の間隔を埋めてゲートＧに下に達
するように不純物濃度の低いｐ２層１１が設けられてい
る。
をもつ本発明の実施例を説明する。図１は本発明の第１
の実施例を示す断面斜視図（１セル分）で、ｎ−基板
（ｎ−層）１の裏面にｎ１層２及びｐ１＋層と、コレク
タ電極Ｃがｐ１＋層３に低抵抗接触して設けられてい
る。表面には絶縁膜４とゲート電極５からなる絶縁ゲー
トＧ及びエミッタ電極Ｅが形成され、絶縁ゲートＧ下に
達するようにｎ１＋層６が形成され、さらにｎ１＋層
６、エミッタ電極Ｅに接して不純物濃度の高いｐ２＋層
８がｎ−層１に達するように主表面から形成され、ｎ１
＋層６を取り囲むようにｐ１層９が設けられている。こ
こまでの構成は図４と同じであるが、本実施例ではｎ２
＋層７及びｐ２層１１の部分の構成が異なっている。即
ち、ｎ２＋層７に平行して不純物濃度の高いｐ３＋層１
０が絶縁ゲートＧ下に達するように設けられている。そ
してこれらｎ２＋層７、ｐ３＋層１０を取り囲み、かつ
この２つの層７、１０の間隔を埋めてゲートＧに下に達
するように不純物濃度の低いｐ２層１１が設けられてい
る。
【００２４】図８は、図１の実施例の等価回路を示すも
ので、ｐ１＋層３、ｎ−層１、ｐ２層１１から成るｐｎ
ｐトランジスタＱ１と、ｎ−層１、ｐ２層１１、ｎ２＋
層７から成るｎｐｎトランジスタＱ２により構成される
サイリスタＴｈ１を含んでいる。このサイリスタＴｈ１
はｎ２＋層７の横方向抵抗Ｒ３、ｎ−層１、ｐ２層１
１、ｎ２＋層７によりゲートＧ下部に形成されるｎチャ
ネルＭＩＳＦＥＴ Ｍ２及びｎ１＋層６、ｐ１層９、ｎ
−層１からなるｎチャネルＭＩＳＦＥＴ Ｍ１を介して
エミッタ電極Ｅに接続される。さらにトランジスタＱ１
は、並列に接続されたｐ３＋層１０の横方向抵抗Ｒ１と
ｐ２層１１の横方向抵抗Ｒ２、ｐ１層９、ｎ−層１、ｐ
２層１１から成るｐチャネルＭＩＳＦＥＴ Ｍ３、及び
ｐ２＋層８の横方向抵抗Ｒ６を介してエミッタ電極に接
続される。更にＭＩＳＦＥＴ Ｍ１と、ｐ１＋層３、ｎ
−層１、ｐ１層９から成るｐｎｐトランジスタＱ３とか
ら成るＩＧＢＴ領域がある。ここで、ｐ３＋層１０の不
純物濃度が高いため、Ｒ１はＲ２に比べて低抵抗となっ
ている。更に本装置には、ｎ−層１、ｐ１層９、ｎ１＋
層６から成るｎｐｎトランジスタＱ４と、トランジスタ
Ｑ３からなる寄生サイリスタが存在する。また図中Ｒ
４、Ｒ５はｎ−層１の縦方向抵抗である。
ので、ｐ１＋層３、ｎ−層１、ｐ２層１１から成るｐｎ
ｐトランジスタＱ１と、ｎ−層１、ｐ２層１１、ｎ２＋
層７から成るｎｐｎトランジスタＱ２により構成される
サイリスタＴｈ１を含んでいる。このサイリスタＴｈ１
はｎ２＋層７の横方向抵抗Ｒ３、ｎ−層１、ｐ２層１
１、ｎ２＋層７によりゲートＧ下部に形成されるｎチャ
ネルＭＩＳＦＥＴ Ｍ２及びｎ１＋層６、ｐ１層９、ｎ
−層１からなるｎチャネルＭＩＳＦＥＴ Ｍ１を介して
エミッタ電極Ｅに接続される。さらにトランジスタＱ１
は、並列に接続されたｐ３＋層１０の横方向抵抗Ｒ１と
ｐ２層１１の横方向抵抗Ｒ２、ｐ１層９、ｎ−層１、ｐ
２層１１から成るｐチャネルＭＩＳＦＥＴ Ｍ３、及び
ｐ２＋層８の横方向抵抗Ｒ６を介してエミッタ電極に接
続される。更にＭＩＳＦＥＴ Ｍ１と、ｐ１＋層３、ｎ
−層１、ｐ１層９から成るｐｎｐトランジスタＱ３とか
ら成るＩＧＢＴ領域がある。ここで、ｐ３＋層１０の不
純物濃度が高いため、Ｒ１はＲ２に比べて低抵抗となっ
ている。更に本装置には、ｎ−層１、ｐ１層９、ｎ１＋
層６から成るｎｐｎトランジスタＱ４と、トランジスタ
Ｑ３からなる寄生サイリスタが存在する。また図中Ｒ
４、Ｒ５はｎ−層１の縦方向抵抗である。
【００２５】次に本半導体複合装置の特徴を述べる。こ
の半導体装置の動作原理は従来装置とほぼ等しく、トラ
ンジスタＱ１がオフする過程において、ＭＩＳＦＥＴ
Ｍ３がオンしているので、トランジスタＱ１のベースで
あるｎ−層１に蓄積されていた正孔は、抵抗Ｒ１、Ｒ
２、ＭＩＳＦＥＴ Ｍ３、抵抗Ｒ６を介してエミッタ電
極Ｅに流れる。しかしながら、本半導体複合装置では、
例えば１×１０17〜１×１０20ｃｍ-3の高不純物濃度の
低抵抗なｐ３＋層１０が設けられているため、正孔電流
は主として抵抗値の低い抵抗Ｒ１（ｐ３＋層１０）を流
れる。これは、（数５）におけるｐ２＋層１１のシート
抵抗ρSが低下したのと等価である。こうして、例えば
ｐ３＋層１０の横方向抵抗Ｒ１をｐ２層１１の抵抗Ｒ２
の１／１０以下にすれば、スイッチングする電流を１０
倍にしてもｐ２層１１の横方向の電圧降下の増大はほと
んど生じない。このため本半導体複合装置では大電流の
スイッチングが可能である。またこの場合ｐ２層１１の
不純物濃度を下げても電圧降下の増大はほとんどないの
で、抵抗損失の低減が可能である。
の半導体装置の動作原理は従来装置とほぼ等しく、トラ
ンジスタＱ１がオフする過程において、ＭＩＳＦＥＴ
Ｍ３がオンしているので、トランジスタＱ１のベースで
あるｎ−層１に蓄積されていた正孔は、抵抗Ｒ１、Ｒ
２、ＭＩＳＦＥＴ Ｍ３、抵抗Ｒ６を介してエミッタ電
極Ｅに流れる。しかしながら、本半導体複合装置では、
例えば１×１０17〜１×１０20ｃｍ-3の高不純物濃度の
低抵抗なｐ３＋層１０が設けられているため、正孔電流
は主として抵抗値の低い抵抗Ｒ１（ｐ３＋層１０）を流
れる。これは、（数５）におけるｐ２＋層１１のシート
抵抗ρSが低下したのと等価である。こうして、例えば
ｐ３＋層１０の横方向抵抗Ｒ１をｐ２層１１の抵抗Ｒ２
の１／１０以下にすれば、スイッチングする電流を１０
倍にしてもｐ２層１１の横方向の電圧降下の増大はほと
んど生じない。このため本半導体複合装置では大電流の
スイッチングが可能である。またこの場合ｐ２層１１の
不純物濃度を下げても電圧降下の増大はほとんどないの
で、抵抗損失の低減が可能である。
【００２６】またｐ３＋層１０を設けることの利点の一
つとして、ｐ３＋層１０によりトランジスタＱ２のベー
ス層（ｐ２層１１）の横方向の抵抗が低くなるから、ト
ランジスタＱ２のベース抵抗によるエミッタ電流集中効
果（エミッタクラウディング効果）が生じにくくなり、
サイリスタＴｈ１は面内で均一動作することが挙げられ
る。このためサイリスタＴｈ１の電流集中による半導体
素子の破壊を防止できるため、従来素子より大きな電流
を半導体装置を破壊せずに流すことができる。
つとして、ｐ３＋層１０によりトランジスタＱ２のベー
ス層（ｐ２層１１）の横方向の抵抗が低くなるから、ト
ランジスタＱ２のベース抵抗によるエミッタ電流集中効
果（エミッタクラウディング効果）が生じにくくなり、
サイリスタＴｈ１は面内で均一動作することが挙げられ
る。このためサイリスタＴｈ１の電流集中による半導体
素子の破壊を防止できるため、従来素子より大きな電流
を半導体装置を破壊せずに流すことができる。
【００２７】本発明の第２の実施例を図９により説明す
る。以下この半導体装置の図１と異なる点のみ説明す
る。この半導体装置では図７のｐ３＋層１０を設ける代
わりに、ｐ３＋層１０が設けられていた部分の基板表面
上にも絶縁膜４とゲート電極５からなる絶縁ゲ−トＧが
形成され、その下部は図１と同様ｐ２層１１となってい
る。本半導体複合装置の等価回路を図１０に示す。この
等価回路が図８の等価回路と異なる点は、抵抗Ｒ１に代
わり抵抗Ｒ７が設けられている点である。ここで抵抗Ｒ
７は、図９の絶縁ゲートＧ下のｐ２層１１の横方向抵抗
である。
る。以下この半導体装置の図１と異なる点のみ説明す
る。この半導体装置では図７のｐ３＋層１０を設ける代
わりに、ｐ３＋層１０が設けられていた部分の基板表面
上にも絶縁膜４とゲート電極５からなる絶縁ゲ−トＧが
形成され、その下部は図１と同様ｐ２層１１となってい
る。本半導体複合装置の等価回路を図１０に示す。この
等価回路が図８の等価回路と異なる点は、抵抗Ｒ１に代
わり抵抗Ｒ７が設けられている点である。ここで抵抗Ｒ
７は、図９の絶縁ゲートＧ下のｐ２層１１の横方向抵抗
である。
【００２８】本半導体複合装置では、ターンオフ時に、
絶縁電極Ｇ下のｐ２層１１表面がｐ型に蓄積するため、
抵抗Ｒ７の抵抗値が大幅に減少する。この結果、抵抗Ｒ
７が図１の装置の抵抗Ｒ１と同様の働きを示すので、図
１の装置と同様の効果が得られる。
絶縁電極Ｇ下のｐ２層１１表面がｐ型に蓄積するため、
抵抗Ｒ７の抵抗値が大幅に減少する。この結果、抵抗Ｒ
７が図１の装置の抵抗Ｒ１と同様の働きを示すので、図
１の装置と同様の効果が得られる。
【００２９】本発明の第３の実施例を図１１により説明
する。本半導体複合装置が図１の装置と異なるのは、ｎ
２＋層７がサイリスタ領域全面に設けられ、さらに、ｐ
３＋層１０がｎ２＋層７の下に設けられている点であ
る。また絶縁ゲートＧ下のｎ２＋層７はｐ２層１１と直
接接している。このため本半導体複合装置では、絶縁ゲ
ートＧ下のサイリスタｎエミッタ（ｎ２＋層）及びサイ
リスタｐベース（ｐ２層）からなるｐｎ接合の逆方向耐
圧は図４の従来装置と等しい。しかし、ｐ３層１０によ
りサイリスタｐベース層（ｐ２層）の横方向抵抗が低減
される。即ち（数５）の条件に於るｐ２層のシート抵抗
ρS が等価的に減少し、ターンオフ時に上記ｐｎ接合に
印加される逆バイアス電圧が減少する。このため大電流
のスイッチングが可能になる。また本実施例では、ｐ３
層１０が直接ｎ２＋層７に接しているため、図１に示し
た第１の実施例よりさらにサイリスタＴｈ１の動作が面
内で均一になり、半導体素子の破壊防止に有効である。
する。本半導体複合装置が図１の装置と異なるのは、ｎ
２＋層７がサイリスタ領域全面に設けられ、さらに、ｐ
３＋層１０がｎ２＋層７の下に設けられている点であ
る。また絶縁ゲートＧ下のｎ２＋層７はｐ２層１１と直
接接している。このため本半導体複合装置では、絶縁ゲ
ートＧ下のサイリスタｎエミッタ（ｎ２＋層）及びサイ
リスタｐベース（ｐ２層）からなるｐｎ接合の逆方向耐
圧は図４の従来装置と等しい。しかし、ｐ３層１０によ
りサイリスタｐベース層（ｐ２層）の横方向抵抗が低減
される。即ち（数５）の条件に於るｐ２層のシート抵抗
ρS が等価的に減少し、ターンオフ時に上記ｐｎ接合に
印加される逆バイアス電圧が減少する。このため大電流
のスイッチングが可能になる。また本実施例では、ｐ３
層１０が直接ｎ２＋層７に接しているため、図１に示し
た第１の実施例よりさらにサイリスタＴｈ１の動作が面
内で均一になり、半導体素子の破壊防止に有効である。
【００３０】本発明の第４の実施例を図１２により説明
する。本半導体複合装置が従来装置と異なる点は、絶縁
ゲートＧの下に例えば１×１０14〜１×１０16ｃｍ-3の
低濃度のｐ３層１２を設けたことである。これにより本
半導体複合装置では、最も逆方向印加電圧が大きくなる
絶縁ゲートＧ下のｐｎ接合部分の不純物濃度が下がり、
その逆方向耐圧が向上する。このため、大きな電圧降下
が生じてもターンオフ失敗しないので、大電流のスイッ
チングが可能となる。一例を挙げると、従来装置でｎ２
＋層７の接合深さＸj＝１μｍ、ｐ２層１１のｐｎ接合
の不純物濃度ＮＸjが１０17ｃｍ-3の場合、ＶBは１０Ｖ
であるが、不純物濃度１×１０15ｃｍ-3のｐ３層１２を
設けた本実施例ではＶBは３６Ｖに上昇する。従って
（数５）の条件からスイッチングする電流を約３．６倍
に増やすことができる。また、図１１の実施例と異な
り、主サイリスタの下には低濃度のｐ２層１１が設けら
れているので、サイリスタがオンしやすく抵抗損失が小
さい。このため従来装置に対して抵抗損失の低減とスイ
ッチング可能な電流の増加を同時に実現できる。
する。本半導体複合装置が従来装置と異なる点は、絶縁
ゲートＧの下に例えば１×１０14〜１×１０16ｃｍ-3の
低濃度のｐ３層１２を設けたことである。これにより本
半導体複合装置では、最も逆方向印加電圧が大きくなる
絶縁ゲートＧ下のｐｎ接合部分の不純物濃度が下がり、
その逆方向耐圧が向上する。このため、大きな電圧降下
が生じてもターンオフ失敗しないので、大電流のスイッ
チングが可能となる。一例を挙げると、従来装置でｎ２
＋層７の接合深さＸj＝１μｍ、ｐ２層１１のｐｎ接合
の不純物濃度ＮＸjが１０17ｃｍ-3の場合、ＶBは１０Ｖ
であるが、不純物濃度１×１０15ｃｍ-3のｐ３層１２を
設けた本実施例ではＶBは３６Ｖに上昇する。従って
（数５）の条件からスイッチングする電流を約３．６倍
に増やすことができる。また、図１１の実施例と異な
り、主サイリスタの下には低濃度のｐ２層１１が設けら
れているので、サイリスタがオンしやすく抵抗損失が小
さい。このため従来装置に対して抵抗損失の低減とスイ
ッチング可能な電流の増加を同時に実現できる。
【００３１】図１３は本発明の第５の実施例を示すもの
で、図１２のｐ３層１２に代わって、例えば１×１０16
〜１×１０19ｃｍ-3の低濃度のｎ２層１３を設けたもの
である。この実施例の動作は図１２の第４の実施例と同
じで、絶縁ゲートＧ下のｐｎ接合部分の逆方向耐圧を向
上させてスイッチング電流を大きくとれる構造としてい
る。
で、図１２のｐ３層１２に代わって、例えば１×１０16
〜１×１０19ｃｍ-3の低濃度のｎ２層１３を設けたもの
である。この実施例の動作は図１２の第４の実施例と同
じで、絶縁ゲートＧ下のｐｎ接合部分の逆方向耐圧を向
上させてスイッチング電流を大きくとれる構造としてい
る。
【００３２】尚、以上に説明した図１、図９、図１１、
図１２又は図１３の実施例は、（数５）の条件が、より
大きい電流に対して成立するように何等かの層を附加し
たものであったが、従来と同一構造の図７の場合でも、
各部寸法等を（数５）が満たされるように選択すること
ができる場合ならば、本発明の目的を達成することがで
きる。
図１２又は図１３の実施例は、（数５）の条件が、より
大きい電流に対して成立するように何等かの層を附加し
たものであったが、従来と同一構造の図７の場合でも、
各部寸法等を（数５）が満たされるように選択すること
ができる場合ならば、本発明の目的を達成することがで
きる。
【００３３】図１４は図７の単位セルを４個集積した場
合の断面鳥瞰図である。実際の装置では、各実施例で示
した単位セルが図に示したのと同様な形で１０2から１
０5個程度集積される。また本半導体装置の絶縁ゲート
Ｇ、エミッタ電極Ｅはそれぞれ独立してはおらず、図に
は示していない他の領域で互いに接続されている。
合の断面鳥瞰図である。実際の装置では、各実施例で示
した単位セルが図に示したのと同様な形で１０2から１
０5個程度集積される。また本半導体装置の絶縁ゲート
Ｇ、エミッタ電極Ｅはそれぞれ独立してはおらず、図に
は示していない他の領域で互いに接続されている。
【００３４】
【発明の効果】本発明によれば、サイリスタを構成する
ｎエミッタ層とｐベース層により構成されるｐｎ接合に
ターンオフ時に印加される逆方向電圧を低下させるか、
あるいは上記ｐｎ接合の逆方向耐圧を大きくすることが
できるので、小さなオン抵抗でかつ大電流スイッチング
が可能なＭＩＳ型サイリスタを実現することができる。
ｎエミッタ層とｐベース層により構成されるｐｎ接合に
ターンオフ時に印加される逆方向電圧を低下させるか、
あるいは上記ｐｎ接合の逆方向耐圧を大きくすることが
できるので、小さなオン抵抗でかつ大電流スイッチング
が可能なＭＩＳ型サイリスタを実現することができる。
【図１】本発明になるＭＩＳ制御サイリスタの第１の実
施例を示す断面斜視図である。
施例を示す断面斜視図である。
【図２】電流密度Ｊで流れる電流のスイッチングを可能
とするための装置の寸法及びシート抵抗の関係例を示す
図である。
とするための装置の寸法及びシート抵抗の関係例を示す
図である。
【図３】電流密度Ｊで流れる電流のスイッチングを可能
とするための装置の寸法及びシート抵抗の関係例を示す
図である。
とするための装置の寸法及びシート抵抗の関係例を示す
図である。
【図４】従来のＭＩＳ制御型サイリスタの説明図であ
る。
る。
【図５】図４のサイリスタの等価回路である。
【図６】サイリスタを構成するｎエミッタとｐベースか
ら成るｐｎ接合部のターンオフ時の動作説明図である。
ら成るｐｎ接合部のターンオフ時の動作説明図である。
【図７】図４のＭＩＳ制御型サイリスタの断面斜視図で
ある。
ある。
【図８】図１のＭＩＳ制御型サイリスタの等価回路であ
る。
る。
【図９】本発明になるＭＩＳ制御型サイリスタの第２の
実施例を示す断面斜視図である。
実施例を示す断面斜視図である。
【図１０】図９のＭＩＳ制御型サイリスタの等価回路で
ある。
ある。
【図１１】本発明になるＭＩＳ制御型サイリスタの第３
の実施例を示す断面斜視図である。
の実施例を示す断面斜視図である。
【図１２】本発明になるＭＩＳ制御型サイリスタの第４
の実施例を示す断面斜視図である。
の実施例を示す断面斜視図である。
【図１３】本発明になるＭＩＳ制御型サイリスタの第５
の実施例を示す断面斜視図である。
の実施例を示す断面斜視図である。
【図１４】単位セルを複数個集積化した半導体装置を示
す図である。
す図である。
１ ｎ−層 ２、１３ ｎ層 ３、８、１０ ｐ＋層 ４ 絶縁膜 ５ ゲート電極 ６、７ ｎ＋層 ９、１１、１２ ｐ層 Ｅ エミッタ電極 Ｃ コレクタ電極 Ｇ 絶縁ゲート
Claims (10)
- 【請求項１】 ｎ型基板の裏面に第１のｐ型層が形成さ
れ、該第１のｐ型層の裏面に接してコレクタ電極が設け
られ、上記ｎ型基板の表面上の一部に絶縁ゲート及びエ
ミッタ電極が設けられ、上記絶縁ゲートの下にその一部
が接するように第１のｎ型層が形成され、上記絶縁ゲー
ト及びエミッタ電極の下に接するように第２のｎ型層が
形成され、該第２のｎ型層下部に接しかつ上記ｎ型基板
上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記第４のｎ型層の上部に設けられた第１のｎ型層の一
部を除去し、該除去した部分にその一部が上記絶縁ゲー
トの下部に接するように第５のｐ型層を形成したことを
特徴とするＭＩＳ制御型サイリスタ。 - 【請求項２】 前記第１のｎ型層と第５のｐ型層の間
を、前記第４のｐ型層が前記絶縁ゲート下に達するよう
にして埋めた構造としたことを特徴とする請求項１記載
のＭＩＳ制御型サイリスタ。 - 【請求項３】 前記第５のｐ型層に於る不純物濃度を１
０17ｃｍ-3以上かつ１０20ｃｍ-3以下としたことを特徴
とする請求項１記載のＭＩＳ制御型サイリスタ。 - 【請求項４】 ｎ型基板の裏面に第１のｐ型層が形成さ
れ、該第１のｐ型層の裏面に接してコレクタ電極が設け
られ、上記ｎ型基板の表面上の一部に絶縁ゲート及びエ
ミッタ電極が設けられ、上記絶縁ゲートの下にその一部
が接するように第１のｎ型層が形成され、上記絶縁ゲー
ト及びエミッタ電極の下に接するように第２のｎ型層が
形成され、該第２のｎ型層下部に接しかつ上記ｎ型基板
上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記絶縁ゲートは、上記ｎ型基板から上記第４のｐ型層
を介して上記絶縁ゲートへ向って流れる電流が上記第４
のｐ型層内を通るときの方向に沿って、上記第４のｐ型
層と接する面を有する形状としたことを特徴とするＭＩ
Ｓ制御型サイリスタ。 - 【請求項５】 ｎ型基板の裏面に第１のｐ型層が形成さ
れ、該第１のｐ型層の裏面に接してコレクタ電極が設け
られ、上記ｎ型基板の表面上の一部に絶縁ゲート及びエ
ミッタ電極が設けられ、上記絶縁ゲートの下にその一部
が接するように第１のｎ型層が形成され、上記絶縁ゲー
ト及びエミッタ電極の下に接するように第２のｎ型層が
形成され、該第２のｎ型層下部に接しかつ上記ｎ型基板
上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記第１のｎ型層の下と第４のｐ型層の間に第６のｐ型
層を形成したことを特徴とするＭＩＳ制御型サイリス
タ。 - 【請求項６】 ｎ型基板の裏面に第１のｐ型層が形成さ
れ、該第１のｐ型層の裏面に接してコレクタ電極が設け
られ、上記ｎ型基板の表面上の一部に絶縁ゲート及びエ
ミッタ電極が設けられ、上記絶縁ゲートの下にその一部
が接するように第１のｎ型層が形成され、上記絶縁ゲー
ト及びエミッタ電極の下に接するように第２のｎ型層が
形成され、該第２のｎ型層下部に接しかつ上記ｎ型基板
上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記ゲート下部に、該下部と上記第１のｎ型層と上記第
４のｐ型層とに接して第５のｎ型層を形成したことを特
徴とするＭＩＳ制御型サイリスタ。 - 【請求項７】 前記第５のｎ型層の不純物濃度を１０16
ｃｍ-3以上かつ１０19ｃｍ-3以下としたことを特徴とす
る請求項６記載のＭＩＳ制御型サイリスタ。 - 【請求項８】 ｎ型基板の裏面に第１のｐ型層が形成さ
れ、該第１のｐ型層の裏面に接してコレクタ電極が設け
られ、上記ｎ型基板の表面上の一部に絶縁ゲート及びエ
ミッタ電極が設けられ、上記絶縁ゲートの下にその一部
が接するように第１のｎ型層が形成され、上記絶縁ゲー
ト及びエミッタ電極の下に接するように第２のｎ型層が
形成され、該第２のｎ型層下部に接しかつ上記ｎ型基板
上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記ゲート下部に、該下部と上記第１のｎ型層と上記第
４のｐ型層とに接して第７のｐ型層を形成したことを特
徴とするＭＩＳ制御型サイリスタ。 - 【請求項９】 前記第７のｐ型層の不純物濃度を１０14
ｃｍ-3以上かつ１０16ｃｍ-3以下としたことを特徴とす
るＭＩＳ制御型サイリスタ。 - 【請求項１０】 ｎ型基板の裏面に第１のｐ型層が形成
され、該第１のｐ型層の裏面に接してコレクタ電極が設
けられ、上記ｎ型基板の表面上の一部に絶縁ゲート及び
エミッタ電極が設けられ、上記絶縁ゲートの下にその一
部が接するように第１のｎ型層が形成され、上記絶縁ゲ
ート及びエミッタ電極の下に接するように第２のｎ型層
が形成され、該第２のｎ型層下部に接しかつ上記ｎ型基
板上部に接して第２のｐ型層が形成され、上記絶縁ゲー
ト、第２のｎ型層、第２のｐ型層及びｎ型基板に接して
第３のｐ型層が形成され、上記第１のｎ型層及び絶縁ゲ
ートの下部に接して第４のｐ型層が形成されて成るＭＩ
Ｓ制御型サイリスタに於て、 上記ｎ型基板から流入し上記第４のｐ型層内を絶縁ゲー
トへ向って流れる電流の電流密度をＪ、該電流の方向の
上記第４のｐ型層の長さをＬ、上記電流の方向の上記ｎ
型基板の長さをＬ０、上記第４のｐ型層のシート抵抗を
ρS、さらに上記第１のｎ型層と第４のｐ型層により上
記ゲートの下部に形成されるｐｎ接合の接合耐圧をＶB
としたとき、条件ρS＜ＶB／（Ｊ×Ｌ０×Ｌ）を満たす
構造としたことを特徴とするＭＩＳ制御型サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993895A JPH08250705A (ja) | 1995-03-09 | 1995-03-09 | Ｍｉｓ制御型サイリスタ |
| EP96103559A EP0731508A3 (en) | 1995-03-09 | 1996-03-07 | MOS controlled thyristor and driving method thereof |
| US08/612,457 US5767555A (en) | 1995-03-09 | 1996-03-07 | Compound semiconductor device controlled by MIS gate, driving method therefor and electric power conversion device using the compound semiconductor device and the driving method |
| CN96103944A CN1050226C (zh) | 1995-03-09 | 1996-03-08 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993895A JPH08250705A (ja) | 1995-03-09 | 1995-03-09 | Ｍｉｓ制御型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250705A true JPH08250705A (ja) | 1996-09-27 |
Family
ID=12844977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4993895A Pending JPH08250705A (ja) | 1995-03-09 | 1995-03-09 | Ｍｉｓ制御型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250705A (ja) |
-
1995
- 1995-03-09 JP JP4993895A patent/JPH08250705A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0612828B2 (ja) | 半導体装置 | |
| JPS62296474A (ja) | 縦形ｍｏｓｆｅｔ | |
| JPH0324791B2 (ja) | ||
| KR940002773B1 (ko) | 반도체장치 | |
| JP2004253454A (ja) | 半導体装置 | |
| US8188568B2 (en) | Semiconductor integrated circuit | |
| JP3243792B2 (ja) | 横方向エミッタ切替サイリスタ素子及び縦方向エミッタ切替サイリスタ素子 | |
| JPH0560263B2 (ja) | ||
| JPH0465552B2 (ja) | ||
| US6320229B1 (en) | Semiconductor device | |
| KR20030035209A (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| US10325905B2 (en) | Semiconductor device and semiconductor circuit device | |
| JP2873008B2 (ja) | ラッチアップ防止および，静電放電保護装置 | |
| JPH08250705A (ja) | Ｍｉｓ制御型サイリスタ | |
| JP3216315B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP3843570B2 (ja) | 横型ダイオード | |
| JPH09129863A (ja) | エミッタ・スイッチ・サイリスタ | |
| JP2526960B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| JP3551153B2 (ja) | 半導体装置 | |
| JP3200328B2 (ja) | 複合半導体装置 | |
| JPH09283755A (ja) | 半導体装置 | |
| KR100297704B1 (ko) | 중첩된웰영역을갖는전력용반도체소자 | |
| JPS62238668A (ja) | 導電変調型ｍｏｓｆｅｔ | |
| KR100486346B1 (ko) | 전력용반도체소자및그제조방법 |