JPH08250739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08250739A JPH08250739A JP7052699A JP5269995A JPH08250739A JP H08250739 A JPH08250739 A JP H08250739A JP 7052699 A JP7052699 A JP 7052699A JP 5269995 A JP5269995 A JP 5269995A JP H08250739 A JPH08250739 A JP H08250739A
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- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 多結晶シリコン等の活性層薄膜の高濃度不純
物拡散層領域の低抵抗化を実現し、制御性に優れた薄膜
のチタンシリサイド層を形成する方法を実現すること。 【構成】 絶縁基板あるいは絶縁膜上に半導体薄膜を形
成する第１の工程と、前記半導体薄膜上に絶縁膜を介し
てゲート電極を形成する第２の工程と、半導体薄膜に高
濃度不純物を導入してソース領域およびドレイン領域と
を形成する第３の工程と、前記ゲート電極、ソース領域
およびドレイン領域に高融点金属を堆積させ、シリサイ
ド化熱処理により、前記ゲート電極および薄膜のソー
ス、ドレイン領域の上部に選択的にシリサイド層を形成
する第４の工程を有する半導体装置の製造方法におい
て、半導体薄膜の厚さを５００Å以下とする。
物拡散層領域の低抵抗化を実現し、制御性に優れた薄膜
のチタンシリサイド層を形成する方法を実現すること。 【構成】 絶縁基板あるいは絶縁膜上に半導体薄膜を形
成する第１の工程と、前記半導体薄膜上に絶縁膜を介し
てゲート電極を形成する第２の工程と、半導体薄膜に高
濃度不純物を導入してソース領域およびドレイン領域と
を形成する第３の工程と、前記ゲート電極、ソース領域
およびドレイン領域に高融点金属を堆積させ、シリサイ
ド化熱処理により、前記ゲート電極および薄膜のソー
ス、ドレイン領域の上部に選択的にシリサイド層を形成
する第４の工程を有する半導体装置の製造方法におい
て、半導体薄膜の厚さを５００Å以下とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造およ
びその製造方法に関し、特に、液晶表示素子やＳＲＡＭ
負荷素子等に用いられる薄膜トランジスタに関する。
びその製造方法に関し、特に、液晶表示素子やＳＲＡＭ
負荷素子等に用いられる薄膜トランジスタに関する。
【０００２】
【従来の技術】従来の多結晶シリコン薄膜トランジスタ
（以下ＴＦＴとする）或いはＳＯＩ型ＭＯＳＦＥＴにお
いて、デバイスサイズの微細化に伴って半導体活性層が
相対的に厚くなり、ドレイン側から広がった空乏層がソ
ース側まで延びることとなり、短チャネル効果が起こり
やすくなり、さらにパンチスルーが生じるために耐圧が
低下してしまう。
（以下ＴＦＴとする）或いはＳＯＩ型ＭＯＳＦＥＴにお
いて、デバイスサイズの微細化に伴って半導体活性層が
相対的に厚くなり、ドレイン側から広がった空乏層がソ
ース側まで延びることとなり、短チャネル効果が起こり
やすくなり、さらにパンチスルーが生じるために耐圧が
低下してしまう。
【０００３】また、インパクトイオン化により発生した
正孔がフローティング状態であるチャネル半導体層中に
蓄積され、チャネル電位を上昇し寄生バイポーラ動作が
生じて、しきい値が変動することや耐圧が劣化するなど
の問題点があった。
正孔がフローティング状態であるチャネル半導体層中に
蓄積され、チャネル電位を上昇し寄生バイポーラ動作が
生じて、しきい値が変動することや耐圧が劣化するなど
の問題点があった。
【０００４】上記の各問題点を解決する手段として、半
導体活性層を薄膜化することが考えられる。これによ
り、ゲート電圧印加時にチャネル領域に形成される空乏
層は半導体活性層膜厚方向に広がり、チャネル領域を完
全空乏化できるため、チャネル部垂直方向電界が大幅に
緩和され高耐圧化が実現できる。また、それと同時に接
合容量の低減、サブスレッショルド特性の向上等、薄膜
化によりいくつかの優れた特性が得られることが知られ
ている。
導体活性層を薄膜化することが考えられる。これによ
り、ゲート電圧印加時にチャネル領域に形成される空乏
層は半導体活性層膜厚方向に広がり、チャネル領域を完
全空乏化できるため、チャネル部垂直方向電界が大幅に
緩和され高耐圧化が実現できる。また、それと同時に接
合容量の低減、サブスレッショルド特性の向上等、薄膜
化によりいくつかの優れた特性が得られることが知られ
ている。
【０００５】また、ガラス基板を使用した液晶駆動用の
アクティブマトリクス基板等のＴＦＴにおいて、基板上
部から照射され画素部分を透過した光が、その先に設け
られるプリズムを通過する際に反射され、このプリズム
にて反射された光が基板の裏面からＴＦＴのチャネル部
分に侵入することがある。すると、トランジスタのオフ
時に光励起のリーク電流の増大が起こり、スィッチング
特性に悪影響を与え画質低下を引き起こす。
アクティブマトリクス基板等のＴＦＴにおいて、基板上
部から照射され画素部分を透過した光が、その先に設け
られるプリズムを通過する際に反射され、このプリズム
にて反射された光が基板の裏面からＴＦＴのチャネル部
分に侵入することがある。すると、トランジスタのオフ
時に光励起のリーク電流の増大が起こり、スィッチング
特性に悪影響を与え画質低下を引き起こす。
【０００６】上記の問題点を防止するために、前述のチ
ャネル領域に光が照射されないように遮光膜を設けてチ
ャネル部ヘの侵入光を防ぐ検討が行われている。
ャネル領域に光が照射されないように遮光膜を設けてチ
ャネル部ヘの侵入光を防ぐ検討が行われている。
【０００７】一方、侵入光によるリーク電流はチャネル
部の膜厚と関係しているため、これらの問題点に対しＴ
ＦＴのチャネル部を薄膜化することによって、侵入光に
よるリーク電流をスイッチング特性に影響のない程度ま
で減少させることが可能である。即ち、半導体活性層を
薄膜化することでＴＦＴを高性能化することができ、チ
ャネル下部に遮光膜を設ける必要がなくなるためプロセ
スの簡略化につながり、工数削減にも有利である。しか
し、例えば半導体活性層である多結晶シリコンを５００
Å以下に薄膜化すると、拡散層の層抵抗が著しく増大す
るためＴＦＴのオン電流が減少し駆動能力が低下すると
いう問題が生じる。
部の膜厚と関係しているため、これらの問題点に対しＴ
ＦＴのチャネル部を薄膜化することによって、侵入光に
よるリーク電流をスイッチング特性に影響のない程度ま
で減少させることが可能である。即ち、半導体活性層を
薄膜化することでＴＦＴを高性能化することができ、チ
ャネル下部に遮光膜を設ける必要がなくなるためプロセ
スの簡略化につながり、工数削減にも有利である。しか
し、例えば半導体活性層である多結晶シリコンを５００
Å以下に薄膜化すると、拡散層の層抵抗が著しく増大す
るためＴＦＴのオン電流が減少し駆動能力が低下すると
いう問題が生じる。
【０００８】このため、ソース領域およびドレイン領域
を低抵抗化するための手段として、チタン等の高融点金
属によるシリサイド膜を形成することが検討されてい
る。しかし、多結晶シリコン薄膜のソース、ドレイン領
域のチタンシリサイド化については半導体活性層の拡散
層が全てシリサイド化され、下地の絶縁膜界面までシリ
サイド層が達してしまうと、チタンシリサイド層とソー
ス、ドレイン領域との接合断面積が非常に小さく、充分
なオン電流を得ることができない他、チタンシリサイド
層に凝集や亀裂が生じたり、チタンシリサイド層と拡散
層あるいはチャネル領域との間にボイドが発生してしま
う危険性がある。
を低抵抗化するための手段として、チタン等の高融点金
属によるシリサイド膜を形成することが検討されてい
る。しかし、多結晶シリコン薄膜のソース、ドレイン領
域のチタンシリサイド化については半導体活性層の拡散
層が全てシリサイド化され、下地の絶縁膜界面までシリ
サイド層が達してしまうと、チタンシリサイド層とソー
ス、ドレイン領域との接合断面積が非常に小さく、充分
なオン電流を得ることができない他、チタンシリサイド
層に凝集や亀裂が生じたり、チタンシリサイド層と拡散
層あるいはチャネル領域との間にボイドが発生してしま
う危険性がある。
【０００９】シリサイド層とシリコン層の接触抵抗を低
減するための従来例として特開平２−９６３７５号公報
に開示されるものがある。図７（ａ），（ｂ）はその断
面図および上面図であり、図中、１０１はシリコン基
板、１０２は絶縁層、１０３は分離用絶縁層、１０４は
シリコン層、１０５Ａはソース領域、１０５Ｂはドレイ
ン領域、１０６はチャネル領域、１０７はチタンシリサ
イド層、１０８はゲート絶縁膜、１０９はゲート電極、
１１０はチタンシリサイド層、１１１は絶縁壁、１１２
は層間絶縁膜、１１３は貫通孔、１１４は配線層をそれ
ぞれ示している。
減するための従来例として特開平２−９６３７５号公報
に開示されるものがある。図７（ａ），（ｂ）はその断
面図および上面図であり、図中、１０１はシリコン基
板、１０２は絶縁層、１０３は分離用絶縁層、１０４は
シリコン層、１０５Ａはソース領域、１０５Ｂはドレイ
ン領域、１０６はチャネル領域、１０７はチタンシリサ
イド層、１０８はゲート絶縁膜、１０９はゲート電極、
１１０はチタンシリサイド層、１１１は絶縁壁、１１２
は層間絶縁膜、１１３は貫通孔、１１４は配線層をそれ
ぞれ示している。
【００１０】図に示すようにチタンシリサイド層１０７
の膜厚をシリコン層１０４の膜厚より薄く形成すること
により、チタンシリサイド層１０７とシリコン層１０４
との接触面積を増大させ接触抵抗を低減する構造となっ
ている。
の膜厚をシリコン層１０４の膜厚より薄く形成すること
により、チタンシリサイド層１０７とシリコン層１０４
との接触面積を増大させ接触抵抗を低減する構造となっ
ている。
【００１１】
【発明が解決しようとする課題】上述したように、ＬＳ
Ｉの高集積化およびＴＦＴの高性能化が要求され、これ
に応えて、活性層シリコン膜をチャネル部分がゲート電
圧により完全に空乏化できる程度の薄膜化（５００Å以
下）が図られるが、これに伴って、高濃度不純物拡散層
領域の層抵抗が増大する。
Ｉの高集積化およびＴＦＴの高性能化が要求され、これ
に応えて、活性層シリコン膜をチャネル部分がゲート電
圧により完全に空乏化できる程度の薄膜化（５００Å以
下）が図られるが、これに伴って、高濃度不純物拡散層
領域の層抵抗が増大する。
【００１２】上記の高濃度不純物拡散層領域を低抵抗化
するための手段として、チタンシリサイド化することが
挙げられるが、チタンシリサイド化を行うにあたり、膜
厚が非常に薄いことからシリサイドの形成方法が困難で
あるという問題点がある。例えば、活性層シリコンの膜
厚に対するチタンの膜厚およびシンター温度条件を最適
化しなければ、形成されたチタンシリサイド層が凝集を
起こしたり、ＴＦＴのチャネル部に断線等が発生し、拡
散層の低抵抗化が実現できないだけではなく、トランジ
スタとして動作しない場合も生じてくる。特開平２−９
６３７５号にも薄膜のチタンシリサイド化については特
に開示されておらず、図７に示した構成の半導体装置を
実際に作製することは極めて困難なことが予想される。
するための手段として、チタンシリサイド化することが
挙げられるが、チタンシリサイド化を行うにあたり、膜
厚が非常に薄いことからシリサイドの形成方法が困難で
あるという問題点がある。例えば、活性層シリコンの膜
厚に対するチタンの膜厚およびシンター温度条件を最適
化しなければ、形成されたチタンシリサイド層が凝集を
起こしたり、ＴＦＴのチャネル部に断線等が発生し、拡
散層の低抵抗化が実現できないだけではなく、トランジ
スタとして動作しない場合も生じてくる。特開平２−９
６３７５号にも薄膜のチタンシリサイド化については特
に開示されておらず、図７に示した構成の半導体装置を
実際に作製することは極めて困難なことが予想される。
【００１３】本発明は、上述したような従来の技術が有
する問題点を解決するためになされたものであって、膜
厚５００Å以下の活性層シリコン薄膜の高濃度不純物拡
散層領域上にチタンシリサイド層を形成する際の、チタ
ンの膜厚およびシンター温度条件を限定することによ
り、多結晶シリコン等の活性層薄膜の高濃度不純物拡散
層領域の低抵抗化を実現し、制御性に優れた薄膜のチタ
ンシリサイド層を形成する方法を実現することを目的と
する。
する問題点を解決するためになされたものであって、膜
厚５００Å以下の活性層シリコン薄膜の高濃度不純物拡
散層領域上にチタンシリサイド層を形成する際の、チタ
ンの膜厚およびシンター温度条件を限定することによ
り、多結晶シリコン等の活性層薄膜の高濃度不純物拡散
層領域の低抵抗化を実現し、制御性に優れた薄膜のチタ
ンシリサイド層を形成する方法を実現することを目的と
する。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、絶縁基板あるいは絶縁膜上に半導体薄膜を形
成する第１の工程と、前記半導体薄膜上に絶縁膜を介し
てゲート電極を形成する第２の工程と、半導体薄膜に高
濃度不純物を導入してソース領域およびドレイン領域と
を形成する第３の工程と、前記ゲート電極、ソース領域
およびドレイン領域に高融点金属を堆積させ、シリサイ
ド化熱処理により、前記ゲート電極および薄膜のソー
ス、ドレイン領域の上部に選択的にシリサイド層を形成
する第４の工程を有する半導体装置の製造方法におい
て、半導体薄膜の厚さを５００Å以下とすることを特徴
とする。
造方法は、絶縁基板あるいは絶縁膜上に半導体薄膜を形
成する第１の工程と、前記半導体薄膜上に絶縁膜を介し
てゲート電極を形成する第２の工程と、半導体薄膜に高
濃度不純物を導入してソース領域およびドレイン領域と
を形成する第３の工程と、前記ゲート電極、ソース領域
およびドレイン領域に高融点金属を堆積させ、シリサイ
ド化熱処理により、前記ゲート電極および薄膜のソー
ス、ドレイン領域の上部に選択的にシリサイド層を形成
する第４の工程を有する半導体装置の製造方法におい
て、半導体薄膜の厚さを５００Å以下とすることを特徴
とする。
【００１５】また、高融点金属の膜厚を半導体薄膜の１
／２〜１／４程度としてもよい。
／２〜１／４程度としてもよい。
【００１６】また、シリサイド化反応の熱処理を窒素ま
たは不活性ガス雰囲気中にて行うこととしてもよい。
たは不活性ガス雰囲気中にて行うこととしてもよい。
【００１７】また、シリサイド化反応の熱処理を６００
℃〜９００℃の温度で行うこととしてもよい。
℃〜９００℃の温度で行うこととしてもよい。
【００１８】さらに、高融点金属としてＴｉ、Ｃｒ、Ｃ
ｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｐｄ、Ｔａ、Ｗ等を使用するこ
ととしてもよい。
ｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｐｄ、Ｔａ、Ｗ等を使用するこ
ととしてもよい。
【００１９】
【作用】チャネルの空乏層の広がりが８００Å程度であ
るため、５００Å以上の厚さであると完全に空乏化しな
いことがあり、この場合にはバックチャネルが生じ、リ
ーク電流の増加やしきい値電圧のシフト量が増加してし
まうためである。
るため、５００Å以上の厚さであると完全に空乏化しな
いことがあり、この場合にはバックチャネルが生じ、リ
ーク電流の増加やしきい値電圧のシフト量が増加してし
まうためである。
【００２０】本発明により作製された半導体装置におい
ては、ソース領域およびドレイン領域の間の半導体薄膜
がチャネル領域である活性層となり、この厚さが５００
Å以下とされるので、上記のような不具合が生じること
はない。。
ては、ソース領域およびドレイン領域の間の半導体薄膜
がチャネル領域である活性層となり、この厚さが５００
Å以下とされるので、上記のような不具合が生じること
はない。。
【００２１】
【実施例】次に、本発明の実施例について説明する。
【００２２】図１は本発明により作製した相補型ポリシ
リコンＴＦＴの一実施例の構成を示す断面図、図２
（ａ）〜（ｃ）のそれぞれは、図１に示した実施例の製
造工程を示す断面図である。
リコンＴＦＴの一実施例の構成を示す断面図、図２
（ａ）〜（ｃ）のそれぞれは、図１に示した実施例の製
造工程を示す断面図である。
【００２３】先に、図２（ａ）〜（ｃ）を用いて図１に
示す実施例の製造工程を詳しく説明する。図２（ａ）に
示すように石英ガラス基板１上に減圧気相成長法（以
下、ＬＰＣＶＤと称する）により、シランあるいはジシ
ランを原料ガスとして、４５０℃〜５５０℃の温度で非
晶質シリコンを３００Å程度堆積させ、６００℃程度の
熱アニールで固相成長させることにより多結晶シリコン
薄膜である多結晶シリコン層２を形成する。これをパタ
ーニングにより素子分離を行い、多結晶シリコン層２上
にゲート絶縁膜３およびゲート電極４をそれぞれ形成
し、このゲート電極４あるいはフォトリソグラフィ法に
よって形成されたレジストをマスクとして、多結晶シリ
コン層２のゲート電極４下部を除く部分にイオン注入を
行った。イオン注入は、Ｎ型ＴＦＴの場合はＡｓまたは
Ｐイオンを、Ｐ型の場合はＢまたはＢＦ2イオンを高濃
度で注入し、ソース領域５、ドレイン領域６を形成し
た。そして、自己整合的にゲート電極およびソース領域
５、ドレイン領域６のみをシリサイド化するためにゲー
ト電極にサイドウォール８を設ける。
示す実施例の製造工程を詳しく説明する。図２（ａ）に
示すように石英ガラス基板１上に減圧気相成長法（以
下、ＬＰＣＶＤと称する）により、シランあるいはジシ
ランを原料ガスとして、４５０℃〜５５０℃の温度で非
晶質シリコンを３００Å程度堆積させ、６００℃程度の
熱アニールで固相成長させることにより多結晶シリコン
薄膜である多結晶シリコン層２を形成する。これをパタ
ーニングにより素子分離を行い、多結晶シリコン層２上
にゲート絶縁膜３およびゲート電極４をそれぞれ形成
し、このゲート電極４あるいはフォトリソグラフィ法に
よって形成されたレジストをマスクとして、多結晶シリ
コン層２のゲート電極４下部を除く部分にイオン注入を
行った。イオン注入は、Ｎ型ＴＦＴの場合はＡｓまたは
Ｐイオンを、Ｐ型の場合はＢまたはＢＦ2イオンを高濃
度で注入し、ソース領域５、ドレイン領域６を形成し
た。そして、自己整合的にゲート電極およびソース領域
５、ドレイン領域６のみをシリサイド化するためにゲー
ト電極にサイドウォール８を設ける。
【００２４】続いて図２（ｂ）に示すように、ウエハ全
面にチタンなどの高融点金属９を１００Å程度堆積さ
せ、窒素雰囲気中で６００℃〜８００℃の熱処理を行っ
た。
面にチタンなどの高融点金属９を１００Å程度堆積さ
せ、窒素雰囲気中で６００℃〜８００℃の熱処理を行っ
た。
【００２５】次に、図２（ｃ）に示すように、未反応の
チタンおよび窒化チタンを選択的にエッチング除去し、
ゲート電極４、ソース領域５およびドレイン領域６上の
みにシリサイドを形成させた。
チタンおよび窒化チタンを選択的にエッチング除去し、
ゲート電極４、ソース領域５およびドレイン領域６上の
みにシリサイドを形成させた。
【００２６】その後、配線工程を施した後プラズマ水素
化処理で、チャネル領域７のパッシベーションを行うこ
とにより、図１に示すような多結晶シリコンＴＦＴが完
成される。１１は層間絶縁膜、１２は配線材料である。
化処理で、チャネル領域７のパッシベーションを行うこ
とにより、図１に示すような多結晶シリコンＴＦＴが完
成される。１１は層間絶縁膜、１２は配線材料である。
【００２７】図３は、３００Åの多結晶シリコンＴＦＴ
のソース、ドレイン領域上に堆積したチタンの膜厚と出
来上がりのチタンシリサイド層抵抗の関係についてのシ
ンター温度依存性を示す図である。
のソース、ドレイン領域上に堆積したチタンの膜厚と出
来上がりのチタンシリサイド層抵抗の関係についてのシ
ンター温度依存性を示す図である。
【００２８】多結晶シリコン膜厚３００Åに対して、チ
タン２００Å以上では、シンター温度に大きく影響を受
けているのに対し、チタン１００Åではシンター温度に
依らずコンスタントに７０Ω／□〜９０Ω／□の抵抗値
が得られる。図４には、ソース、ドレイン領域上にシン
ター温度８００℃で形成したチタンシリサイドを有する
多結晶シリコンＴＦＴのドレイン電流−ゲート電圧特性
（Ｉｄ−Ｖｇ特性）のチタン膜厚依存性を示す。多結晶
シリコン膜厚３００Åに対してチタン２００Å以上では
チタンシリサイド層が凝集またはソースドレイン領域と
の接触面で断線を起こしているため、その特性はほとん
どオープンであるのに対し、チタンが１００Åではシリ
サイド化無しのものよりオン電流が１桁程増加する。
タン２００Å以上では、シンター温度に大きく影響を受
けているのに対し、チタン１００Åではシンター温度に
依らずコンスタントに７０Ω／□〜９０Ω／□の抵抗値
が得られる。図４には、ソース、ドレイン領域上にシン
ター温度８００℃で形成したチタンシリサイドを有する
多結晶シリコンＴＦＴのドレイン電流−ゲート電圧特性
（Ｉｄ−Ｖｇ特性）のチタン膜厚依存性を示す。多結晶
シリコン膜厚３００Åに対してチタン２００Å以上では
チタンシリサイド層が凝集またはソースドレイン領域と
の接触面で断線を起こしているため、その特性はほとん
どオープンであるのに対し、チタンが１００Åではシリ
サイド化無しのものよりオン電流が１桁程増加する。
【００２９】次に、本発明の第２の実施例について図５
を参照して説明する。図５（ａ）は、本発明の第２の実
施例の構造を示す断面図である。
を参照して説明する。図５（ａ）は、本発明の第２の実
施例の構造を示す断面図である。
【００３０】本実施例は、多結晶シリコンのソース、ド
レイン領域にチタンシリサイド層を形成したものであ
る。作製方法は第１の実施例のものと同様で、絶縁膜で
ある酸化膜５１上に多結晶シリコンを３００Å形成して
多結晶シリコン薄膜５２とし、ソース、ドレイン領域に
Ａｓを１Ｅ15ｃｍ-2イオン注入行い、８００℃で活性化
熱処理を行いＴＦＴのソース、ドレイン領域を形成し
た。その後、チタンを１００〜３００Åスパッタし、窒
素雰囲気中で６００〜８００℃で３０分問の熱処理を行
いチタンシリサイド層５３を形成した。
レイン領域にチタンシリサイド層を形成したものであ
る。作製方法は第１の実施例のものと同様で、絶縁膜で
ある酸化膜５１上に多結晶シリコンを３００Å形成して
多結晶シリコン薄膜５２とし、ソース、ドレイン領域に
Ａｓを１Ｅ15ｃｍ-2イオン注入行い、８００℃で活性化
熱処理を行いＴＦＴのソース、ドレイン領域を形成し
た。その後、チタンを１００〜３００Åスパッタし、窒
素雰囲気中で６００〜８００℃で３０分問の熱処理を行
いチタンシリサイド層５３を形成した。
【００３１】図５（ｂ）は上述のようにして得られたチ
タンシリサイド層５３の組成のオージェ電子による深さ
方向分析結果を示す図である。図５（ｂ）に示すよう
に、Ｔｉ5Ｓｉ3あるいはＴｉＳｉというチタンリッチな
膜であった。本来チタンシリサイドとして最も安定な組
成はＴｉＳｉ2であるが、多結晶シリコン層の膜厚が非
常に薄いためにシリサイド化反応時に、何らかのストレ
スが作用するためにシリサイド層が凝集を起こすことな
く、このような構造の薄膜チタンシリサイド層が得られ
る。しかしながら、異なった組成のチタンシリサイドで
あっても多結晶シリコン拡散層は充分低い抵抗値のもの
が得られ、また、チタンリッチな構造でも耐熱性に優れ
ているという結果も得られている。
タンシリサイド層５３の組成のオージェ電子による深さ
方向分析結果を示す図である。図５（ｂ）に示すよう
に、Ｔｉ5Ｓｉ3あるいはＴｉＳｉというチタンリッチな
膜であった。本来チタンシリサイドとして最も安定な組
成はＴｉＳｉ2であるが、多結晶シリコン層の膜厚が非
常に薄いためにシリサイド化反応時に、何らかのストレ
スが作用するためにシリサイド層が凝集を起こすことな
く、このような構造の薄膜チタンシリサイド層が得られ
る。しかしながら、異なった組成のチタンシリサイドで
あっても多結晶シリコン拡散層は充分低い抵抗値のもの
が得られ、また、チタンリッチな構造でも耐熱性に優れ
ているという結果も得られている。
【００３２】上記の実験結果から、本発明でのチタンシ
リサイドの組成は、ＴｉＳｉ2に限られるものではなく
て、Ｔｉ5Ｓｉ3やＴｉＳｉなどのチタンリッチなものか
らシリコンリッチなものであっても、目的の抵抗値が得
られるチタンシリサイド膜が形成できればどのような組
成でもかまわないことが分かった。
リサイドの組成は、ＴｉＳｉ2に限られるものではなく
て、Ｔｉ5Ｓｉ3やＴｉＳｉなどのチタンリッチなものか
らシリコンリッチなものであっても、目的の抵抗値が得
られるチタンシリサイド膜が形成できればどのような組
成でもかまわないことが分かった。
【００３３】次に、本発明による第３の実施例について
図６を参照して説明する。図６は本発明の第３の実施例
の構成を示す断面図である。
図６を参照して説明する。図６は本発明の第３の実施例
の構成を示す断面図である。
【００３４】本実施例は、シリコン基板１１上に、ゲー
ト絶縁膜６３、ゲート電極６４およびｎ+拡散層領域６
５からなるＳＲＡＭのメモリーセルを形成し、その上
に、負荷素子となるＰ型の多結晶シリコンＴＦＴを積み
重ねたものである。そして、Ｐ型ＴＦＴ６６を形成し、
この後、該Ｐ型ＴＦＴ６６のソースドレイン領域の上部
に、第１の実施例で述べた条件によりチタンシリサイド
層６０を形成したものである。上記のような構成とする
ことにより、Ｐ型ＴＦＴ６６を薄膜化することが可能と
なり、より優れたＴＦＴ特性が得られる。
ト絶縁膜６３、ゲート電極６４およびｎ+拡散層領域６
５からなるＳＲＡＭのメモリーセルを形成し、その上
に、負荷素子となるＰ型の多結晶シリコンＴＦＴを積み
重ねたものである。そして、Ｐ型ＴＦＴ６６を形成し、
この後、該Ｐ型ＴＦＴ６６のソースドレイン領域の上部
に、第１の実施例で述べた条件によりチタンシリサイド
層６０を形成したものである。上記のような構成とする
ことにより、Ｐ型ＴＦＴ６６を薄膜化することが可能と
なり、より優れたＴＦＴ特性が得られる。
【００３５】本実施例では以上説明したような方法によ
って製造を行うことにより、多結晶シリコン活性層およ
びチタン層を極薄膜とすることができ、応力などの効果
でソースドレイン領域の表面部分のみに、均一で耐熱性
に優れたチタンシリサイド層が形成され、この部分の低
抵抗化を図るとともにコンタクト抵抗の低減にも有効で
ある。
って製造を行うことにより、多結晶シリコン活性層およ
びチタン層を極薄膜とすることができ、応力などの効果
でソースドレイン領域の表面部分のみに、均一で耐熱性
に優れたチタンシリサイド層が形成され、この部分の低
抵抗化を図るとともにコンタクト抵抗の低減にも有効で
ある。
【００３６】以上説明した各実施例を踏まえて、本発明
の特徴的な製造条件についていうと、多結晶シリコン薄
膜（活性層）の膜厚については、５００Å以下とするこ
とが好ましい。これはチャネルの空乏層の広がりが８０
０Å程度であるため、５００Å以上の厚さであると完全
に空乏化しないことがあり、この場合にはバックチャネ
ルが生じ、リーク電流の増加やしきい値電圧のシフト量
が増加してしまうためである。
の特徴的な製造条件についていうと、多結晶シリコン薄
膜（活性層）の膜厚については、５００Å以下とするこ
とが好ましい。これはチャネルの空乏層の広がりが８０
０Å程度であるため、５００Å以上の厚さであると完全
に空乏化しないことがあり、この場合にはバックチャネ
ルが生じ、リーク電流の増加やしきい値電圧のシフト量
が増加してしまうためである。
【００３７】また、ソースドレイン領域がトランジスタ
特性に悪影響を及ぼすほどの高抵抗となる膜厚以下の多
結晶シリコン活性層のチタンシリサイド化の形成条件と
して、チタンの膜厚を多結晶シリコン薄膜の１／２〜１
／４程度とし、窒素雰囲気中で６００℃〜９００℃の熱
アニールを行うことが望ましい。
特性に悪影響を及ぼすほどの高抵抗となる膜厚以下の多
結晶シリコン活性層のチタンシリサイド化の形成条件と
して、チタンの膜厚を多結晶シリコン薄膜の１／２〜１
／４程度とし、窒素雰囲気中で６００℃〜９００℃の熱
アニールを行うことが望ましい。
【００３８】チタンの膜厚を多結晶シリコン薄膜の１／
２以下とするのは、シリコンと高融点金属とを反応させ
てシリサイド化する場合、シリサイド層が厚すぎると活
性層全体がシリサイド化する危険性を回避するためであ
り、チタンの膜厚を多結晶シリコン薄膜の１／４以上と
するのは、あまり薄すぎると完全にシリサイド化しなく
なることが予想され、低抵抗化を十分に図ることができ
ないためである。
２以下とするのは、シリコンと高融点金属とを反応させ
てシリサイド化する場合、シリサイド層が厚すぎると活
性層全体がシリサイド化する危険性を回避するためであ
り、チタンの膜厚を多結晶シリコン薄膜の１／４以上と
するのは、あまり薄すぎると完全にシリサイド化しなく
なることが予想され、低抵抗化を十分に図ることができ
ないためである。
【００３９】熱アニール処理については上述した実施例
では、６００℃〜８００℃としたが、その後、行った他
の実験により、９００℃であっても、チタンの膜厚によ
っては６００℃〜８００℃で行ったときと同様にコンス
タントに７０Ω／□〜９０Ω／□の抵抗値が得られるこ
とが判明した。
では、６００℃〜８００℃としたが、その後、行った他
の実験により、９００℃であっても、チタンの膜厚によ
っては６００℃〜８００℃で行ったときと同様にコンス
タントに７０Ω／□〜９０Ω／□の抵抗値が得られるこ
とが判明した。
【００４０】なお、以上述べた各実施例においては、シ
リサイド層を行うための高融点金属としてチタン（Ｔ
ｉ）を例として説明したが、この他にも、Ｃｒ、Ｃｏ、
Ｎｉ、Ｎｂ、Ｍｏ、Ｐｄ、Ｔａ、Ｗ等を使用することが
でき、これらを用いてシリサイド層を形成してもよい。
リサイド層を行うための高融点金属としてチタン（Ｔ
ｉ）を例として説明したが、この他にも、Ｃｒ、Ｃｏ、
Ｎｉ、Ｎｂ、Ｍｏ、Ｐｄ、Ｔａ、Ｗ等を使用することが
でき、これらを用いてシリサイド層を形成してもよい。
【００４１】
【発明の効果】以上のように、本発明では、多結晶シリ
コンＴＦＴにおいて、ソースドレイン領域の表面部分の
みに均一なチタンシリサイド層を形成することができ、
シリサイドとシリコン層の接触抵抗および配線金属との
コンタクト抵抗が低減されるため、優れたＴＦＴ特性が
得られる。また、耐熱性にも優れているため、プロセス
マージンの拡大にも効果がある。
コンＴＦＴにおいて、ソースドレイン領域の表面部分の
みに均一なチタンシリサイド層を形成することができ、
シリサイドとシリコン層の接触抵抗および配線金属との
コンタクト抵抗が低減されるため、優れたＴＦＴ特性が
得られる。また、耐熱性にも優れているため、プロセス
マージンの拡大にも効果がある。
【図１】本発明による第１の実施例の構成を示す図であ
り、多結晶シリコンリＴＦＴの断面図である。
り、多結晶シリコンリＴＦＴの断面図である。
【図２】（ａ）〜（ｃ）のそれぞれは、図１に示した実
施例の製造工程を示す断面図である。
施例の製造工程を示す断面図である。
【図３】堆積したチタンの膜厚と出来上がったチタンシ
リサイド層の抵抗値の関係のシンター温度依存性を示す
図である。
リサイド層の抵抗値の関係のシンター温度依存性を示す
図である。
【図４】８００℃のシンターで形成したチタンシリサイ
ド層を有する多結晶シリコンＴＦＴのＩｄ−Ｖｇ特性の
チタン膜厚依存性を示す図である。
ド層を有する多結晶シリコンＴＦＴのＩｄ−Ｖｇ特性の
チタン膜厚依存性を示す図である。
【図５】本発明の第２の実施例の構成を示す図であり、
（ａ）は断面図、（ｂ）はオージェ電子による深さ方向
分析結果を示す図である。
（ａ）は断面図、（ｂ）はオージェ電子による深さ方向
分析結果を示す図である。
【図６】本発明の第３の実施例の断面図である。
【図７】従来例により作製されたＳＯＩ型ＭＯＳＦＥＴ
の構成を示す図であり、（ａ）は断面図、（ｂ）は平面
図である。
の構成を示す図であり、（ａ）は断面図、（ｂ）は平面
図である。
１ 石英ガラス基板 ２ 多結晶シリコン薄膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ チャネル領域 ８ サイドウォール ９ チタン層 １０ チタンシリサイド層 １１ 層間絶縁膜 １２ アルミ配線 １３ シリコン基板 ５１ 酸化膜 ５２ 多結晶シリコン薄膜 ５３ チタンシリサイド層 ６０ チタンシリサイド層 ６３ ゲート絶縁膜 ６４ ゲート電極 ６６ Ｐ型ＴＦＴ ６７ チャネル領域 ６０
Claims (5)
- 【請求項１】 絶縁基板あるいは絶縁膜上に半導体薄膜
を形成する第１の工程と、 前記半導体薄膜上に絶縁膜を介してゲート電極を形成す
る第２の工程と、 半導体薄膜に高濃度不純物を導入してソース領域および
ドレイン領域とを形成する第３の工程と、 前記ゲート電極、ソース領域およびドレイン領域に高融
点金属を堆積させ、シリサイド化熱処理により、前記ゲ
ート電極および薄膜のソース、ドレイン領域の上部に選
択的にシリサイド層を形成する第４の工程を有する半導
体装置の製造方法において、 半導体薄膜の厚さを５００Å以下とすることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 高融点金属の膜厚を半導体薄膜の１／２〜１／４程度と
することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置の製造方法において、 シリサイド化反応の熱処理を窒素または不活性ガス雰囲
気中にて行うことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の半導体装置の製造方法において、 シリサイド化反応の熱処理を６００℃〜９００℃の温度
で行うことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の半導体装置の製造方法において、 高融点金属としてＴｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍ
ｏ、Ｐｄ、Ｔａ、Ｗ等を使用することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052699A JPH08250739A (ja) | 1995-03-13 | 1995-03-13 | 半導体装置の製造方法 |
| US08/614,393 US5807770A (en) | 1995-03-13 | 1996-03-12 | Fabrication method of semiconductor device containing semiconductor active film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7052699A JPH08250739A (ja) | 1995-03-13 | 1995-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250739A true JPH08250739A (ja) | 1996-09-27 |
Family
ID=12922145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7052699A Pending JPH08250739A (ja) | 1995-03-13 | 1995-03-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5807770A (ja) |
| JP (1) | JPH08250739A (ja) |
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| US7288480B2 (en) | 2004-04-23 | 2007-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device |
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| US7705358B2 (en) | 2006-12-20 | 2010-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8008140B2 (en) | 2004-11-04 | 2011-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including hat-shaped electrode |
| JP2019113779A (ja) * | 2017-12-26 | 2019-07-11 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法、電子機器 |
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- 1995-03-13 JP JP7052699A patent/JPH08250739A/ja active Pending
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- 1996-03-12 US US08/614,393 patent/US5807770A/en not_active Expired - Fee Related
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|---|---|
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