JPH03203322A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、半導体装ｌの製造方法に関し、特に金属膜の
シリサイド化技術に関する。

〔発明の概要〕

本発明は、基体上のＭＩＳ型半導体装置の少なくともソ
ース・ドレイン領域上に形成された金属膜をシリサイド
化する半導体装Ｉの製造方法において、短波長アークラ
ンプ光を用いて上記金属膜をシリサイド化することや該
金属膜上の反射防止膜にレーザー光を照射してシリサイ
ド化することにより、低抵抗なシリサイド膜を形成し、
高速動作が可能な半導体装置を提供するとともに、３次
元構造を有する半導体装置に用いて好適なシリサイド膜
の形成方法を提供するものである。

［従来の技術］ 近年、例えば液晶表示装置、モノリシンクラインセンサ
ーやプリンタへノド等の駆動用マトリクス等の半導体装
置に薄膜トランジスタが通用されている。上記半導体装
置では大型化が進むにつれて、薄膜トランジスタを高速
で駆動させることが必要となる。この薄膜トランジスタ
の高速化を図るために、薄膜トランジスタのソース・ド
レイン領域やゲート電極をシリサイド化させて、コンタ
クト抵抗やシート抵抗を低減化させる方法が知られてい
る。

従来のシリサイド化法では、例えば特開昭６１−１６０
９５２号公報に記載されるように、ポリシリコン層上に
高融点金属膜を被着し、その高融点金属膜や上記ポリシ
リコン層にイオン注入を行った後、ランプアニールによ
りシリサイド膜を形成する方法等が知られている。上記
高融点金属膜として、例えばチタン膜等が使用されてお
り、そのシリサイド膜はサブミクロンＬＳＩにおけるゲ
ート電極材料として有望である。しかし、チタン膜は酸
素に対して非常に活性であり、ファーネスアニールを施
すと酸化が起こるため、チタンシリサイド膜は形成され
にくい。従って、チタン膜のシリサイド化では、ランプ
アニール法が有効とされ、通常６００°Ｃ又は８００°
Ｃ程度の温度で急熱短時間アニールが行われている。

〔発明が解決しようとする課題〕

ところが、石英基板上に設けられた半導体装置において
、上述のようなランプアニールを施す場合では、上記石
英基板に対するエネルギーの吸収が少ないので、基板温
度が上昇しにくい。従って、シリサイド反応を起こすた
めには、シリサイド膜に十分なエネルギーを蓄積させる
ことが要求されるので、膜厚が１００ＯＡ程度以下の薄
膜のチタンシリサイド膜を形成することは非常に困難で
ある。

また、チタン膜のシリサイド化をエキシマレーザ−光を
用いたアニールによって行う方法もあるが、チタン膜に
対するレーザー光の反射率が高く、チタン膜にエネルギ
ーの吸収が起こりにくい。このため、シリサイド反応に
必要なエネルギーがチタン膜に供給されないので、チタ
ンシリサイド膜は形成されない。

一方、薄膜トランジスタにおいては、横方向のリーク電
流の低減化を図るために、ソース・ドレイン領域が形成
されるポリシリコン層の膜厚を例えば約３００Å以下に
薄膜化させる必要がある。

このような薄膜化された上記ポリシリコン層のソース・
ドレイン領域上にチタン膜を被着させ、アニールを行っ
てシリサイド化させると、ポリシリコン層が薄膜である
ために、シリサイド化がｆＨＩＩトランジスタの下層の
石英基板にまで及ぶ。このため、石英基板に含まれる酸
素がチタンシリサイド膜に混入し、チタンシリサイド膜
の抵抗値が上昇するという問題がある。このように、薄
膜トランジスタでは良好に低抵抗化されないために、高
速動作が実現できない。

そこで、本発明は、かかる従来の実情に鑑みて提案され
たものであって、低抵抗化すべき領域に良好なシリサイ
ド膜を形成し、高速動作を可能となる半導体装置の製造
方法を提供することを目的とする。

〔！！題を解決するための手段〕

本発明の半導体装置の製造方法は、上述の目的を達成す
るために提案されたものである。

即ち、本願の第１の発明は基体上にＭＩＳ型半導体装置
を形成し、少なくともそのＭＩＳ型半導体装置のソース
・ドレイン領域上に金属膜を形成し、短波長アークラン
プ光を照射して前記金属膜をシリサイド化させることを
特徴とする。ここで、上記ＭＩＳ型半導体装置は薄膜）
・ランジスタであっても良い。また、上記基体としては
石英基板等が使用される。

更に、本願の他の発明は基体上にＭＩＳ型半導体装置を
形成し、少なくともそのＭＩＳ型半導体装置のソース・
ドレイン領域上に金ｉｓ及び反射防止膜を順次形成し、
レーザー光を照射して前記金属膜をシリサイド化させる
ことを特徴とする。

ここで、上記ＭＩＳ型半導体装置は薄膜トランジスタと
することもでき、上記基体としては石英基板等が用いら
れる。

［作用〕 本願の第１の発明では、金属膜をシリサイド化させるた
めのアニール処理において、加熱源としてアークランプ
光を用いる。アークランプ光は紫外域でポリシリコン層
に対して大きな吸収帯を有する。このため、ＭＩＳ型半
導体装置或いは上記薄膜トランジスタのポリシリコン層
からなるソース・ドレイン領域にシリサイド反応に必要
なエネルギーを蓄積させることができる。従って、ソー
ス・ドレイン領域であるポリシリコン層の温度が十分に
上昇するので、下地が石英基板であっても、上記ソース
・ドレイン領域上に低抵抗なシリサイド膜が形成される
。

また、本願の他の発明では、レーザー光を用いてアニー
ルを行い、金属膜をシリサイド化する。

この時、金属膜上に反射防止膜が形成されているので、
レーザー光を照射しても金属膜に対するレーザー光の反
射が防止され、上記反射防止膜を介してエネルギーが金
属膜に吸収される。これにより、上記金属膜がシリサイ
ド化され、低抵抗なシリサイド膜が形成される。このシ
リサイド膜を所定のパターンにパターニングすれば、低
抵抗化すべき領域のみにシリサイド膜が形成される。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は石英基板上に設けられるＩＪＯ３）ランジス
タのソース・ドレイン領域及びゲート電極上に短波長ア
ークランプ光を用いた２段階ランプアニール法によりチ
タンシリサイド膜を形成する例である。

第１図（ａ）に示すように、石英基板１上にポリシリコ
ン層３を積層させる。このポリシリコン層３上にゲート
酸化膜４を介してポリシリコン層からなる所定の形状の
ゲート電極５が形成される。

このゲート電極５をマスクとして用い、例えばリンやホ
ウ素等の不純物をポリシリコン層３中にイオン注入し、
不純物領域６を形成する。この不純物領域６はソース・
ドレイン領域として機能する。

全面にＣＶＤ法等によりシリコン酸化膜７を形成した後
、全面エッチバックを行う。その結果、不純物領域６及
びゲート電極５の上面でポリシリコン層が露出し、ゲー
ト電極５の側壁に上記シリコン酸化１ＩＩ７が残存する
。

次に、スパッタ法等により、全面に３００λ程度のｌ！
Ｉｆｆを有するチタン膜８が堆積される。そして、アル
ゴン雰囲気中で短波長アークランプ光照射による急熱短
時間アニールを行う。このアニール処理の条件は適宜選
定されれば良く、例えばアニール温度を比較的低温の約
６００　’Ｃとし、処理時間を３０秒程度とすることが
好ましい。また、短波長アークランプ光の波長は約０．
６μｍ以下であることが好ましい。このアニール処理に
より、ソース・ドレイン領域のポリシリコン層３及びゲ
ート電極５の上面で露出したポリシリコン層がチタン膜
８とシリサイド反応を起こして、不純物領域６及びゲー
ト電極５上にチタンシリサイドＭ９が形成される。この
チタンシリサイド１１１９は比較的低温でアニールされ
るので、モノシリサイド状態となる。

第２図はシリコン層に対するアークランプ光及びハロゲ
ンランプ光のそれぞれ波長〔μｍ）（横軸）に対する吸
収強度（縦軸）の関係を示す図である。第２図より、ハ
ロゲンランプ光では波長が約０．９μｍの時に僅かに吸
収強度が強くなるもののシリコン層に対して殆ど吸収さ
れない。一方、アークランプ光では、約０．５μｍにピ
ークが存在し、大きな吸収が起こる。また、このアーク
ランプ光の吸収係数α（Ｃ１ｌ−’）　　（縦紬）も合
わせて第２図中に示すと、０．２〜０．６μｍの範囲で
アークランプ光の吸収係数αが極めて高いことが判る。

即ち、ポリシリコン層３やポリシリコン層からなるゲー
ト電極５は紫外域のアークランプ光の吸収係数αが大き
いので、これらのポリシリコン層３等に十分なエネルギ
ーが供給される。このため、ポリシリコン層３等の下地
が石英基板ｌであってもポリシリコン層３やゲート電極
５のみの温度を効果的に上昇させることができるので、
良好なシリサイド化が行える。

続いて、上述のシリサイド化で未反応のチタンｗ１４８
を除去するために、チタン膜８のみを選択的にテ容解し
、チタンシリサイド１１９は？容かさないようなエツチ
ング液により未反応のチタン膜８を選択的にエツチング
する。その結果、第１図（ｂ）に示すように、石英基板
１上等に残存していたチタン膜８が除去されて、不純物
領域６及びゲート電極５上等の低抵抗化すべき領域のみ
にチタンシリサイド膜９が形成される。

そして、上記チタンシリサイド膜９を窒素ガス雰囲気中
にてアニールを行う。このアニール処理の条件は、適宜
選定されればよく、例えばアニール温度を比較的高温の
８００″Ｃ程度とし、処理時間は３０秒程度とすること
が好ましい。このアニール処理により、チタンシリサイ
ド膜９はシリサイド反応が完了してダイシリサイド状と
なる０通常のポリシリコン層からなるソース・ドレイン
領域の抵抗値が数百Ω／口程度であるのに対し、上記チ
タンシリサイド膜９の抵抗値は約３０Ω／口以下と低い
ことから、不純物領域６やゲート電極上にチタンシリサ
イド膜９を形成することにってシート抵抗やコンタクト
抵抗が著しく低減化される。従って、ＭＯＳ）ランジス
タの高速動作が可能になる。

上記ＭＯ３）ランジスタ上を含む全面に通常の製造工程
にしたがって、シリコン酸化膜やＰＳＧ膜等からなる眉
間絶縁１１１０１を形成する。第１図（ｃ）に示すよう
に、この層間絶縁膜１０１は不純物領域６及びゲート電
極５上で接続孔を有する。

そして、この接続孔内を埋め込み、且つ眉間絶縁！ＩＩ
６を覆ってアルミニウム配線層１０２が形成される。こ
のアルミニウム配線層１０２は上記接続孔内でチタンシ
リサイド膜９を介して不純物領域６及びゲート電極５に
接続される。この時、チタンシリサイド膜９がバリアメ
タルとして機能するために、アルミニウム配線層１０２
とこれらのポリシリコン層との合金化反応が防止され、
信頼性に優れたコンタクトが得られる。

最後に、水素化アニール処理が行われる。

なお、本実施例では、配線層の材料としてアルミニウム
が使用されるが、高アスペクト比の接続孔においては、
選択ＣＶＤ法によるタングステン等の高融点金属の埋め
込み技術が有効である。タングステンの選択ＣＶＤでは
、通常、ｓｘＨ，ｉスとＷＦｈガスの混合ガスを反応さ
せてタングステン膜が形成されるが、この方法では反応
初期にチタンのフッ素化合物が生成され、接続孔内のｔ
タンシリサイド１ｌ１９上に上記フッ素化合物が析出す
るため、コンタクト抵抗が上昇してしまうという問題が
生じる。この問題を防止するために、後述する方法によ
ってタングステンの埋め込みを行うことが好ましい。

即ち、先ず、水素還元法により約４００℃以上の温度で
選択ＣＶＤを行って、接続孔内のチタンシリサイド１１
１９上にタングステン膜を戒長さセる。

ここで、温度を約４００°Ｃ以上としてフッ化チタンの
昇華温度以上にすることにより、上述のようなチタンの
フ・ノ素化合物の析出が防止される。また、水素還元雰
囲気とされるので、約４００℃以上の高温でも遺灰性が
崩れる虞れがない。

次に、上記チタンシリサイド膜９が上記タングステン膜
によって十分に覆われた時点で、温度を２０Ｑ℃程度ま
で低下させ、還元ガスをＳｉＨ４ガスに切り換える。こ
れにより、タングステン膜の成長速度が増加され、生産
性が向上する。

第７図は、タングステンシリサイド膜上に従来の選択Ｃ
ＶＤ法によりタングステン膜を堆積した場合（ａ）と、
本実施例の選択ＣＶＤ法によりタングステン膜を堆積し
た場合（ｂ）におけるそれぞれコンタクト抵抗を示す図
である。なお、第７図において、電流は縦軸、電圧は横
軸に示す、第７図に示すように、従来の選択ＣＶＤ法で
は直線性が悪く、オーミックコンタクトが得られていな
いのに対して、本実施例の選択ＣＶＤ法では直線性に優
れているとともに低抵抗であることが判る。従って、本
実施例の選択ＣＶＤ法によれば、コンタクト界面にチタ
ンのフッ素化合物が形成されることがなく、チタンシリ
サイド膜９とタングステン膜が直接接続されて、良好な
コンタクトが得られまた、チタンシリサイド膜９上にオ
ーミック性に優れたタングステン膜を形成する方法とし
て、予めチタンシリサイド膜９上に選択的に薄膜のシリ
コン膜を形成してもよい。

即ち、先ず、層間絶縁膜１０１に開口された接続孔内の
チタンシリサイド膜９上にＳｉＨｇＣｆｘガスを反応ガ
スとして選択ＣＶＤを行って、約１００人程度の膜厚の
シリコン膜を形成する。この選択ＣＶＤの条件は、５ｉ
ＨｚＣ１，ｘガス流量を１１００５ＣＣとし、反応温度
は例えば８５０°Ｃ程度、圧力は７６０Ｔｏｒｒとする
。この時、上述のような高温に保つことにより、シリサ
イド化工程でチタンシリサイド膜９上９中に拡散された
不純物が再びポリシリコン層３へ拡散される。このため
、同時に接合リーク電流の低減化が図られる。

次に、Ｓｉ還元法によりＷＦ、ガスとＨｚガスの混合ガ
スを反応させてタングステン膜を成長させる。その後、
更にＳｉＨ４ガスを添加し、ＳｉＨ４ガス還元雰囲気と
してタングステンの成長速度を増加させる。この時、例
えばＷＦ、ガス流量を０６５〜ＩＯ３ＣＣＭ、ＳｉＨ４
ガス流量をｏ〜９８ｃＣＭトし、反応温度は例えば２５
０　’Ｃ程度、圧力はｏ、。

１５Ｔｏｒｒとすることが好ましい。

最後に、ＩＲアニールを行って、チタンシリサイド１Ｉ
ＩＩ９上に予め形成された上記シリコン膜をシリサイド
化する。

上述のような選択ＣＶＤ法により接続孔の埋め込みを行
うことにより、オーミック性が向上し、信頼性に優れた
コンタクトが得られる。

第２の実施例 本実施例は石英基板上に反応防止膜であるシリコン窒化
膜を介して薄膜トランジスタを形成し、そのＴｉｌ１ｌ
Ｉ！）ランジスタのソース・ドレイン領域及びゲート電
極上に低抵抗なチタンシリサイド膜を形成する例である
。

第３図（ａ）に示すように、石英基板１１上にシリコン
窒化膜１２を形成させる。このシリコン窒化１１１１１
２の膜厚は１０００Å以下とされ、好ましくは約５００
Å以下とされる。このシリコン窒化１１１２は後述する
シリサイド化のアニール処理の際に、薄膜トランジスタ
の下層の石英基板１１にシリサイド化が及ぶのを阻止す
る反応防止膜として機能する。このシリコン窒化膜１２
上に薄膜のポリシリコン層１３を積層させる。このポリ
シリコン層１３上にゲート酸化膜１４を介してポリシリ
コン層からなる所定の形状のゲート電極１５が形成され
る。このゲート電極１５をマスクとしてイオン注入を行
い、例えばリン等の不純物をポリシリコン層１３中に不
純物領域１６を形成する。

この不純物領域１６はソース・ドレイン領域として機能
する。

全面にＣＶＤ法等によりシリコン酸化ｗ１１７を形成し
た後、全面エッチバンクを行う、その結果、ゲート電極
１５の側壁のみに上記シリコン酸化膜１７が形成される
。

続いて、スパッタ法等により全面にチタン膜１８を形成
する。そして、第１の実施例と同様にアルゴン雰囲気中
で短波長アークランプ光を用いて急熱短時間アニールを
行う。このアニール処理−１より、不純物領域１６及び
ゲート電極１５上にチタンシリサイド膜１９が形成され
る。この時、石英基板１１上にはシリコン窒化膜１２が
形成されているので、ポリシリコン層１３が薄膜であっ
ても、シリサイド化が石英基！１１にまで及ぶ虞がない
。従って、石英基板１１に含まれる酸素の熱拡散によっ
てチタンシリサイド１１１１９中に酸素が混入すること
がなく、抵抗値が約１５μΩ備以下の良好なチタンシリ
サイド膜１９が形成される。

続いて、チタン！１１８のみを選択的に溶解し、チタン
シリサイドｌ１１１１９は溶かさないようなエソチンダ
液を用いてエツチングを行う、その結果、第３図（ｂ）
に示すように、石英基＠１１１１上残存する未反応のチ
タン１１１１１８が除去され、不純物領域１６及びゲー
ト電極１５上等の低抵抗化すべき領域にチタンシリサイ
ド膜１９が形成される。

これにより、不純物領域１６やゲート電極１５上が低抵
抗化されるので、薄膜トランジスタの動作の高速化が図
られる。

第３の実施例 本実施例は石英基板上に設けられるＩｔ！Ｉ！）ランジ
スタのソース・ドレイン領域上にチタン膜及び反射防止
膜としてのアモルファスシリコン膜を順次堆積し、エキ
シマレーザ−光を用いたアニールを行ってチタンシリサ
イド膜を形成する例である。

先ず、第４図（ａ）に示すように、石英基板２１上に薄
膜のポリシリコン層２３を積層させる。このポリシリコ
ン層２３上にゲート酸化ｌｌＩ２４を介して所定の形状
のゲート電極２５が形成される。

このゲート電極２５はタングステンシリサイド層からな
り、低い抵抗値を有するので、ｒＩＩｌｌ！トランジス
タの高速化において有利である。このようなゲート電極
２５をマスクとして用いて、例えばリン等の不純物をポ
リシリコン層２３中にイオン注入し、ソース・ドレイン
領域として機能する不純物領域２６を形成する。

続いて、第４図（ｂ）に示すように、全面にＣＶＤ法等
によりシリコン酸化膜２７を形成した後、全面エッチバ
ックを行って、ゲート電極２５の側壁にのみ上記シリコ
ン酸化膜２７を形成する。

次に、第４図（ｃ）に示すように、スバンタ法等により
、全面に３００Å程度の膜厚を有するチタン膜２８を堆
積する。このチタン膜２８上に反射防止膜として機能す
るアモルファスシリコン膜２９を形成する。このアモル
ファスシリコン膜２９の膜厚は例えば３００人程度とさ
れ、他にもポリシリコン膜等が使用可能とされる。そし
て、エキシマレーザ−光を全面に照射して急熱短時間ア
ニールを行って、チタン１１１２Ｂをシリサイド化させ
る。このアニール処理の条件は適宜選定されれば良い。

この時、チタン膜２８上にアモルファスシリコン膜２９
が形成されているので、エキシマレーザ−光を用いても
チタン膜２８に対するレーザー光の反射が防止され、ア
モルファスシリコン膜２９を介してエネルギーが吸収さ
れる。その結果、第４図（ｄ）に示すように、チタン膜
２８とアモルファスシリコンｌ！Ｉ２９及び不純物領域
２６がシリサイド反応を起こして、全面にチタンシリサ
イド膜３０が形成される。

続いて、第４図（ｅ）に示すように、シリコン酸化膜２
７を含むゲート電極２５を覆うパターンのマスクを用い
て上記チタンシリサイドＭ３０のエツチングを行う。そ
の結果、チタンシリサイド膜３０はシリコン酸化膜２７
に自己整合的にバターニングされる。

第４の実施例 本実施例は石英基板上に設けられるｆｉｌｌ）ランジス
タのソース・ドレイン領域上にチタン膜及び反射防止膜
としてのＴｉ０ＮＩＩｌを順次堆積し、エキシマレーザ
−光を用いたアニール処理を行ってチタンシリサイド膜
を形成する例である。

先ず、上述の第４図（ａ）乃至第４図（ｂ）に示す工程
にしたがってゲート電極２５の側壁にシリコン酸化膜２
７を有するＭＯＳトランジスタを形成した後、第５図（
ａ）に示すように、チタン１１２Ｂ及び反射防止膜とし
て機能するＴｉ０Ｎ膜３１を順次積層する。なお、上述
の第４図（ａ）乃至第４図（ｂ）　　と共通の部分につ
いては、同一の引用符号を付す。

続いて、上述のアニール処理と同様にエキシマレーザ−
光を全面に照射してシリサイド化を行う。

チタン膜２８上にはＴｉ０Ｎ膜３１が形成されているの
で、チタン１Ｍ！２８に対するレーザー光の反射が防止
され、Ｔｉ０Ｎ膜３１を介してエネルギーが吸収される
。その結果、チタン１１２８と不純物類Ｍ６が形成され
たポリシリコン層２３とがシリサイド反応を起こして、
不純物８Ｈ！！２６の表面にチタンシリサイド膜３０が
形成される。

未反応のチタン１１２ＢやＴｆＯＮＷＩ１３１を除去す
るために、これらの選択的エツチングを行う。

その結果、第５図（ｂ）に示すように、不純物領域２６
の表面にチタンシリサイド膜２８が形成されて、低抵抗
化したいｗＩ域のみを選択的にシリサイド化することが
可能となる。

第５の実施例 本実施例は基板上に設けられるＭＯＳトランジスタの上
部にＴｉＮ１ｌｌを介してチタンシリサイド膜からなる
配線層を形成する例である。

先ず、第６図（ａ）に示すように、Ｐ型のシリコン基板
４１をＬＯＣＯ３法等により選択的に酸化して素子分Ｍ
ｔｄ域４２を形成する。この素子分離ｆ１１域４２の下
部にはｐ゛型の不純物が導入され、チャンネルストッパ
ーとして機能するｐ゛型の不純物領域４３が形成される
。そして、シリコン基板４１上にゲート酸化膜４４を介
してゲート電橋として用いられるタングステンシリサイ
ド層４５及びタングステンシリサイド層５２がパターニ
ングにより形成される。タングステンシリサイド層５２
は一方の端部がシリコン基板４１上にあり、他方の端部
が素子分離領域４２上にゲート酸化膜４４を介して延在
するパターンとされる。

そして、上記ゲート電極４５をマスクとして、イオン注
入を行ってシリコン基板４１の表面にｎ−型の不純物領
域４６ａを形成する。

全面にシリコン酸化ｌ！１４７を形成した後、全面エッ
チバックを行って不純物領域４６ａを露出させる。これ
により、タングステンシリサイド層４５の側壁にシリコ
ン酸化膜４７が残存される。このシリコン酸化膜４７を
含めてタングステンシリサイド層４５をマスクとしてシ
リコン基板４１の表面にｎ゛型の不純物をイオン注入し
、ソース・ドレイン領域として機能するｎ”型の不純物
領域４６ｂを形成する。シリコン基板４１の表ｍには予
めｎ−型の不純物が導入されているので、タングステン
シリサイド層４５の近傍にはシリコン酸化膜４７と自己
整合的にｎ−型の不純物領域４６ａが形成される。即ち
、信頼性に優れたＬＤＤ型ＭＯ３Ｉ−ランジスタが形成
される。このようなＭＯＳ）ランジスタを覆って全面に
十分な膜製のシリコン酸化１ｌｌＩ５１が形成される。

このシリコン酸化膜５１は層間絶縁膜として機能する。

上記シリコン酸化膜５１上に上記ＭＯｓトランジスタの
ソース・ドレイン領域の一方の上部で開口したレジスト
層を形成し、このレジスト層をマスクとしてエツチング
を行ってシリコン酸化膜５１に開口部５４を形成する。

このエツチングにより、上記タングステンシリサイド層
５２の端部が上記開口部５４内に露出する。そして、こ
の開口部５４を含む全面に薄膜のＴｉＮ膜５３を開口部
５４の形状に沿って形成する。このＴｉＮ１１５３は後
述するシリサイド化のアニール処理において反応防止膜
として機能する。また、露出したタングステンシリサイ
ド層５２の端部はこのＴｉＮ膜５３によって覆われる。

続いて、第６図（ｂ）に示すように、ＴｉＮ膜５膜上３
上口部５４の形状に沿ってチタンｌＩ４８を形成し、こ
のチタン膜４８上にアモルファスシリコン膜４９を積層
する。

次に、第３の実施例と同様にして全面にエキシマレーザ
−光を照射してアニールを行い、第６図（Ｃ）に示すよ
うに、チタン１！Ｉ４８とアモルファスシリコン膜４９
をシリサイド化させてチタンシリサイド膜５０を形成す
る。この時、エキシマレーザ−光が照射されるアモルフ
ァスシリコン膜４９の下層にはシリコン酸化膜５１が形
成されているが、ＴｉＮ膜５３が介在しており、このＴ
ｉＮｌｌｌ５３がバリアとして機能するため、熟によっ
てシリコン酸化Ｈ５１に含まれる酸素がチタンシリサイ
ド膜５０中に混入する虞れがない。従って、良好なチタ
ンシリサイド［５０が得られる。また、チタン膜４８上
にアモルファスシリコン！Ｉ４９が形成されているので
、エキシマレーザ−光を照射してもチタン膜４８がエキ
シマレーザ−光を反射することが防止される。このため
、アモルファスシリコン１１４９を介してチタン膜４８
にエネルギーが吸収され、シリサイド反応が起こる。

上記チタンシリサイド膜５０は開口部５４でＴｉＮ膜５
３を介して不純物領域４６ｂと接続され、低抵抗な配線
層として機能する。

以上のように、チタン膜４８上にアモルファスシリコン
膜４９を形成し、アモルファスシリコン膜４９にエキシ
マレーザ−光を照射してシリサイド化を行って低抵抗な
配線層が形成される。また、エキシマレーザ−光を用い
たアニールを行うので、下層に熱的なダメージを与える
虞れがない。

［発明の効果］ 上述のように、本発明では短波長アークランプ光を用い
て金属膜のシリサイド化を行うことによって、低抵抗化
すべき領域に良好なシリサイド膜が形成される。また、
本発明では金属膜上に反射防止膜を設けることにより、
レーザー光によるシリサイド化が可能とされる。これに
より、ソース・ドレイン領域やゲート電極等でコンタク
ト抵抗やシート抵抗が低減化されるので、ＭＩＳ型半導
体装置或いは上記薄膜トランジスタの高速動作が実現さ
れるとともに、高集積化、大型化に好都合である。

更に、本発明ではレーザー光によるシリサイド化が可能
となるので、下層に熱的なダメージを与えずにシリサイ
ド化を行うことが可能とされ、半導体装置の３次元構造
化に好適なシリサイド化が提供される。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明の半導体装Ｉの
第１の実施例の製造方法を製造工程順に従って説明する
ためのそれぞれ概略断面図、第２図はシリコン層に対す
るアークランプ光及びハロゲンランプ光のそれぞれ波長
に対する吸収強度の関係とアークランプ光の吸収係数α
を示す特性図、第３図（ａ）乃至第３図（ｂ）は上記半
導体装置の第２の実施例の製造方法を説明するためのそ
れぞれ概略断面図、第４図（ａ）乃至第４図（ｅ）は上
記半導体装置の第３の実施例の製造方法を説明するため
のそれぞれ概略断面図、第５図（ａ）乃至第５図（ｂ）
は上記半導体装置の第４の実施例の製造方法を説明する
ためのそれぞれ概略断面図、第６図（ａ）乃至第６図（
ｃ）は上記半導体装Ｉの第５の実施例の製造方法を説明
するためのそれぞれ概略断面図、第７図は従来の選択Ｃ
ＶＤ法によりタングステン膜を堆積した場合と第１の実
施例の選択ＣＶＤ法によりタングステン膜を堆積した場
合におけるそれぞれコンタクト抵抗を示す特性図である
。 １・・・石英基板 ３・・・ポリシリコン層 ゲート酸化膜 ゲート電極 不純物領域 シリコン酸化膜 チタン膜 チタンシリサイド膜

Claims (4)

【特許請求の範囲】
1. （１）基体上にＭＩＳ型半導体装置を形成し、少なくと
   もそのＭＩＳ型半導体装置のソース・ドレイン領域上に
   金属膜を形成し、短波長アークランプ光を照射して前記
   金属膜をシリサイド化させることを特徴とする半導体装
   置の製造方法。
2. （２）上記ＭＩＳ型半導体装置が薄膜トランジスタであ
   る請求項１記載の半導体装置の製造方法。
3. （３）基体上にＭＩＳ型半導体装置を形成し、少なくと
   もそのＭＩＳ型半導体装置のソース・ドレイン領域上に
   金属膜及び反射防止膜を順次形成し、レーザー光を照射
   して前記金属膜をシリサイド化させることを特徴とする
   半導体装置の製造方法。
4. （４）上記ＭＩＳ型半導体装置が薄膜トランジスタであ
   る請求項３記載の半導体装置の製造方法。