JPH08250808A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH08250808A
JPH08250808A JP7055289A JP5528995A JPH08250808A JP H08250808 A JPH08250808 A JP H08250808A JP 7055289 A JP7055289 A JP 7055289A JP 5528995 A JP5528995 A JP 5528995A JP H08250808 A JPH08250808 A JP H08250808A
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Keiji Takaoka
圭児 高岡
Mitsuhiro Kushibe
光弘 櫛部
Toshihide Izumitani
敏英 泉谷
Yoshihiro Kokubu
義弘 国分
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Toshiba Corp
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Abstract

(57)【要約】 【目的】本発明は、漏れ電流の少ない良好な特性を有す
る埋め込み型の半導体装置を提供することを目的とす
る。 【構成】頂部に少なくとも活性層およびｎ型クラッド層
が形成されたメサストライプを有するｐ型ＩｎＰ基板
と、前記メサストライプの側面を埋め込むように形成さ
れ、少なくともｎ型電流ブロック層およびｐ型電流ブロ
ック層を有する半導体層とを具備し、前記ｎ型電流ブロ
ック層は、約８×１０17ｃｍ-3以上のＳｅを不純物とし
て含み、前記ｎ型電流ブロック層と前記ｎ型クラッド層
とが接触しない構造を有することを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術およびその課題】本発明の第１の課題は以
下の通りである。近年、半導体レーザアレイを用いた並
列光伝送が注目されているが、この場合高速動作に有利
なｎｐｎトランジスタで構成される駆動回路と半導体レ
ーザアレイとを整合させるために、半導体レーザアレイ
をｐ型半導体基板上に作製することが必要となる。ま
た、この場合において、半導体レーザを作製する際に
は、素子特性の均一性や量産性に優れた有機金属気相成
長法（以下、ＭＯＣＶＤ法という）を用いるのが一般的
である。
【０００３】以下、図９を参照しながら、ｐ型半導体基
板上にＭＯＣＶＤ法を用いて形成した半導体レーザの従
来例を説明する。図９はｐ型半導体基板上にＭＯＣＶＤ
法を用いて形成した半導体レーザの従来例の構造断面図
であり、この半導体レーザは次のような手順で作製され
る。まず、ｐ型ＩｎＰ基板１０１上にｐ型ＩｎＰバッフ
ァ層１０２、発光波長１．３μｍのＩｎＧａＡｓＰ活性
層１０３、ｎ型ＩｎＰクラッド層１０４、およびｎ型Ｉ
ｎＧａＡｓエッチングダミー層を順次ＭＯＣＶＤ法によ
り形成する。次いで、＜０１１＞方向にＳｉＯ2 マスク
をストライプ状に形成した後に、エッチングにより高さ
３μｍ程度のメサストライプを形成する。
【０００４】次いで、ＳｉＯ2 マスクを残したままの状
態で、メサストライプの側面に選択的にｐ型ＩｎＰ埋め
込み層１０５、ｎ型ＩｎＰ電流ブロック層１０６、およ
びｐ型ＩｎＰ電流ブロック層１０７を順次ＭＯＣＶＤ法
により形成する。次いで、ＳｉＯ2 マスクおよびｎ型Ｉ
ｎＧａＡｓエッチングダミー層を除去した後に、全面に
ｎ型ＩｎＰクラッド層１０８およびｎ型ＩｎＧａＡｓコ
ンタクト層１０９をＭＯＣＶＤ法により形成する。最後
に、両面に電極１１０，１１１を形成し、基板研磨を行
い、個々の半導体レーザチップに劈開して図９に示す半
導体レーザが作製される。
【０００５】このような構造を有する半導体レーザで
は、ＩｎＧａＡｓＰ活性層１０３の両側のｐｎｐｎサイ
リスタ構造を構成する電流ブロック層１０６，１０７に
より、電流が効率良くＩｎＧａＡｓＰ活性層１０３に注
入される。また、図９に示す構造の半導体レーザにおい
て、漏れ電流の少ない良好な素子特性を得るためには、
ｎ型ＩｎＰクラッド層１０４とｎ型ＩｎＰ電流ブロック
層１０６が分離されていることが重要である。これは、
ｎ型ＩｎＰクラッド層１０４とｎ型ＩｎＰ電流ブロック
層１０６が接続している場合は、電流ブロックのために
形成される周辺部のｐｎｐｎサイリスタ構造に流れる漏
れ電流が非常に大きいからである。この漏れ電流は、高
電流注入時や高温時により顕著であり、高出力動作や高
温動作を実現するためには、ｎ型ＩｎＰクラッド層１０
４とｎ型ＩｎＰ電流ブロック層１０６を分離することが
必要不可欠となる。
【０００６】次に、ＩｎＧａＡｓＰ活性層１０３側面に
このような構造を形成する様子を図１０（Ａ）〜（Ｃ）
を参照しながら説明する（例えば、ELECTRONICS LETTER
Vol.28 No.19 p 1844に記載されている）。図１０
（Ａ）〜（Ｃ）中の１２は、メサエッチングおよび埋め
込み選択成長に用いるＳｉＯ2 マスクを示す。まず、最
初に、図１０（Ａ）に示すように、メサストライプの側
面にｐ型ＩｎＰ埋め込み層１０５を選択的に形成する
と、メサストライプ側面に成長速度の非常に遅い（１１
１）Ｂ面と（２２１）Ｂ面が形成される。次いで、図１
０（Ｂ）に示すように、ｎ型ＩｎＰ電流ブロック層１０
６を（２２１）Ｂ面が完全に埋まらない程度に形成す
る。最後に、図１０（Ｃ）に示すように、ｐ型ＩｎＰ電
流ブロック層１０７を形成する。
【０００７】このようにメサストライプ側面に半導体層
を形成すると、（１１１）Ｂ面上と（２２１）Ｂ面上に
おけるｎ型ＩｎＰの成長速度が非常に遅いため、二層目
のｎ型ＩｎＰは一層目のｐ型ＩｎＰで形成された（１１
１）Ｂ面の上にはほとんど成長せず、ｎ型ＩｎＰ電流ブ
ロック層１０６とｎ型ＩｎＰクラッド層１０４とは接続
せずに分離することができる。このように、ＭＯＣＶＤ
法によるメサストライプ側面の埋め込み成長の過程で現
れる成長速度の非常に小さい高次の結晶面を利用するこ
とにより、ｎ型ＩｎＰ電流ブロック層１０６とｎ型Ｉｎ
Ｐクラッド層１０４とを接続させず、漏れ電流の少ない
良好な特性を有する埋め込み型の半導体レーザ素子を得
ることができる。
【０００８】しかしながら、上記従来例では、メサスト
ライプの高さと形状、ｐ型ＩｎＰ埋め込み層の厚さ、ｎ
型ＩｎＰ電流ブロック層の厚さをすべて細かく制御する
必要がある。例えば、メサストライプ側面に形成される
（２２１）面の長さに対して、ｎ型電流ブロック層の厚
さが厚すぎると、ｎ型クラッド層とｎ型電流ブロック層
が繋がってしまう。この場合、メサストライプ側面に形
成される（２２１）面の長さに対して、ｎ型電流ブロッ
ク層の厚さを制御する必要がある。このように、従来例
においては、メサエッチング条件やＭＯＣＶＤ成長条件
等を細かく制御しなければならず、それらの条件におい
て、ごく限られた範囲でしか良好な特性の素子を得るこ
とができない。
【０００９】本発明の第２の課題は以下の通りである。
半導体装置において、一つの活性領域を電気的に絶縁す
るためには、能動領域の周辺にイオン注入して絶縁化し
て分離領域を形成するか、能動領域の周辺にメサストラ
イプ構造を形成して分離領域を形成している。
【００１０】イオン注入により分離領域を形成する場
合、素子の高さ分だけイオンを注入する必要があるの
で、単一の能動領域が高性能化して素子の高さが高くな
ると、イオン注入による素子へのダメージが大きくな
る。
【００１１】一方、メサストライプにより分離領域を形
成する場合、素子構造が複雑化、集積化することに伴
い、素子表面を平坦化する必要がある。通常、この平坦
化の方法としては、メサストライプ側面にポリイミドを
埋め込む方法や半導体材料を埋め込んで半絶縁性化する
方法が挙げられる。しかしながら、ポリイミドを埋め込
む場合には信頼性に問題がある。また、半導体材料を埋
め込んで半絶縁性化する場合には、平坦化のために選択
成長マスクをオーバーハングさせて、選択成長マスクよ
りも高く成長しないようにしているが、マスク近傍で
は、マスク上に到達した原料までが成長面に供給され、
原料供給量が多くなり、このため異常成長を起こして平
坦な成長ができなくなる。また、選択成長させる面積が
広くなると、マスク上にも成膜されてしまい選択性を低
下させることになる。
【００１２】本発明は上記の点に鑑みてなされたもので
あり、その第１の目的は、漏れ電流の少ない良好な特性
を有する埋め込み型の半導体装置を提供することであ
る。また、本発明の第２の目的は、ＩｎＰ系材料のデバ
イスプロセスの精度を向上させることが可能であり、集
積化可能な半導体装置造を提供することである。
【００１３】
【課題を解決するための手段】本発明の第１の目的は、
頂部に少なくとも活性層が形成されたメサストライプを
有するｐ型ＩｎＰ基板と、前記メサストライプの側面を
埋め込むように形成され、少なくともｎ型電流ブロック
層およびｐ型電流ブロック層を有する半導体層とを具備
し、前記ｎ型電流ブロック層は、約８×１０17ｃｍ-3の
Ｓｅを不純物として含み、前記ｎ型電流ブロック層と前
記ｎ型クラッド層とが接触しない構造を有することを特
徴とする半導体装置により達成される。
【００１４】また、第１の目的は、ｐ型ＩｎＰ基板上に
少なくとも活性層を積層膜する工程と、前記積層膜をメ
サストライプ状に加工する工程と、少なくともｎ型電流
ブロック層およびｐ型電流ブロック層を有する半導体層
を前記メサストライプの側面に埋め込むようにして形成
する工程と、さらにｎ型のクラッド層を形成する工程と
を具備し、前記ｎ型電流ブロック層に不純物として約８
×１０17ｃｍ-3以上のＳｅをドーピングすることによ
り、前記ｎ型電流ブロック層と前記ｎ型クラッド層とが
接触しない構造を形成することを特徴とする半導体装置
の製造方法により達成される。
【００１５】本発明の第２の目的は、ＩｎＰを含む基板
上に形成された能動領域を含む少なくとも２つの能動領
域を有する基体と、前記能動領域の少なくとも一部を他
の能動領域から電気的に分離する分離領域とを具備し、
前記分離領域は、少なくとも半絶縁性層と、５×１０18
〜７×１０19ｃｍ-3のＳｅを不純物として含むＳｅ添加
層と有することを特徴とする半導体装置により達成され
る。
【００１６】第１の発明において、活性層、クラッド
層、電流ブロック層等の半導体層に用いられる材料とし
ては、ＡｌＡｓ、ＧａＡｓ、ＩｎＡｓ、ＡｌＰ、Ｇａ
Ｐ、およびＩｎＰのうちの少なくとも一つ、あるいはこ
れらの混晶、またはこれらの材料を組み合わせた多層構
造のもの等が挙げられ、その用途に応じて導電型、種
類、および不純物濃度等が適宜決定されて使用される。
【００１７】第１の発明において、メサストライプの頂
部には、少なくとも活性層およびｎ型クラッド層が形成
される。この場合、活性層およびｎ型クラッド層以外の
層としては、光ガイド層、エッチングダミー層等が挙げ
られる。また、メサストライプ側面に埋め込む半導体層
は、少なくともｎ型電流ブロック層およびｐ型電流ブロ
ック層を有する。この場合、ｎ型電流ブロック層および
ｐ型電流ブロック層以外の層としては、ｐ型ＩｎＰ埋め
込み層、半絶縁性ＩｎＰ層、ＩｎＧａＡｌＡｓ層、Ｉｎ
ＧａＡｓＰ層、ＩｎＧａＡｓ層、ＩｎＡｌＡｓ層等が挙
げられる。
【００１８】第１の発明において、ｎ型電流ブロック層
に含まれるＳｅの濃度を約８×１０17ｃｍ-3以上に設定
する。これは、ｎ型電流ブロック層に含まれるＳｅの濃
度が約８×１０17ｃｍ-3未満であると、ｎ型ＩｎＰの成
長がコンフォーマルな成長に近付き、ｎ型電流ブロック
層とｎ型クラッド層とが接触するからである。また、特
に好ましい範囲は、２×１０18〜５×１０19ｃｍ-3であ
る。なお、この濃度は、メサストライプ形状、ＭＯＣＶ
Ｄ条件等により異なる。
【００１９】第２の発明において、能動領域を構成する
素子としては、半導体レーザ、変調器、光アンプ、導波
路、ＬＥＤ、ＰＤ、ＨＥＭＴ、ＨＢＴ、キャパシタン
ス、抵抗、トランジスタ、ダイオード等を挙げることが
できる。したがって、本発明の第２の発明の半導体装置
は、これらの能動素子の組み合わせにより、半導体レー
ザ、光集積化素子、光電気集積化素子（いわゆるＯＥＩ
Ｃ）、または通常の電気の集積化回路に適用することが
できる。
【００２０】第２の発明において、分離領域は、例えば
基体に凹部を形成し、そこに少なくとも半絶縁性層およ
びＳｅ添加層等を埋め込むことにより形成する。この場
合、半絶縁性層およびＳｅ添加層以外の層としては、そ
の半導体素子の種類により異なるが、ｐ型ＩｎＰ層、Ｉ
ｎＡｌＡｓ層、ＩｎＧａＡｓＰ層、ＩｎＧａＡｓ層、あ
るいはそれらの組み合わせ等が挙げられる。ここで、半
絶縁性層としては、遷移金属添加のＩｎＰ、ＩｎＧａＡ
ｓＰ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、あるいはその組み
合わせ等を用いることができる。
【００２１】第２の発明において、Ｓｅ添加層に含まれ
るＳｅの濃度を５×１０18〜７×１０19ｃｍ-3に設定す
る。これは、Ｓｅ添加層に含まれるＳｅの濃度が５×１
０18ｃｍ-3未満であると平坦な埋め込みができず、Ｓｅ
の濃度が７×１０19ｃｍ-3を超えると表面の凹凸が激し
くなるからである。また、特に好ましい範囲は、１×１
０19〜６×１０19ｃｍ-3である。なお、Ｓｅの濃度は、
van der Pauw Hall測定法による濃度を意味し、絶対値
としてはファクター３の誤差を含んだ値である。
【００２２】第２の発明においては、半絶縁性層および
Ｓｅ添加層を含む埋め込み層を形成する方法としては、
平坦化の要因と推定される水素原子の供給およびＳｅの
気化を考慮すると、ＭＯＣＶＤ法またはＣＢＥ（Chemic
al Beam Epitaxy ）を用いることが望ましい。
【００２３】
【作用】本発明の第１の発明の半導体装置は、ｐ型Ｉｎ
Ｐ基板に形成された活性層およびｎ型クラッド層を有す
るメサストライプの側面を、少なくともｎ型電流ブロッ
ク層およびｐ型電流ブロック層を有する半導体層で埋め
込んだ構造であって、ｎ型電流ブロック層が、約８×１
０17ｃｍ-3のＳｅを不純物として含み、ｎ型電流ブロッ
ク層とｎ型クラッド層とが接触しない構造を有すること
を特徴としている。
【００２４】ｎ型電流ブロック層が約８×１０17ｃｍ-3
のＳｅを不純物として含むことにより、すなわち、ｎ型
電流ブロック層が、Ｓｅ原料（例えばＨ2 Ｓｅ）の供給
量とｎ型電流ブロック層中のキャリア濃度との関係を示
すグラフにおいて、比例関係が崩れる（飽和状態）濃度
でＳｅを不純物として含むことにより、メサストライプ
側面におけるｎ型ＩｎＰ層の成長が従来以上に抑制さ
れ、高出力動作と高温動作を実現するために必要不可欠
なｎ型クラッド層とｎ型電流ブロック層との分離が非常
に容易になる。この現象は、Ｓｅのドーピング量が多い
ほど顕著である。
【００２５】本発明の第２の発明の半導体装置は、基体
に形成された少なくとも２つの能動領域間に凹部を形成
し、その凹部（例えばメサストライプ）内に半絶縁性層
と、５×１０18〜７×１０19ｃｍ-3のＳｅを不純物とし
て含むＳｅ添加層と有することを特徴としている。
【００２６】この分離領域においては、能動領域（活性
領域）間が半絶縁性層により所望の電極以外電気的に絶
縁されている。また、Ｓｅ濃度が５×１０18〜７×１０
19ｃｍ-3でＳｅ添加層を形成することにより、分離領域
の凹部において凹部の側面方向への成長が抑制され、凹
部を埋め込む方向（素子の厚さ方向）への成長が優先的
になされる。したがって、このＳｅ添加層は、分離領域
の凹部を平坦に埋めることができる。このときのＳｅの
濃度とメサストライプ側面との関係を図８（Ａ）〜
（Ｃ）に示す。図８（Ａ）に示すように、Ｓｅ濃度が本
発明の範囲外である約１×１０18ｃｍ-3である場合、選
択成長マスク９１をメサストライプ９２側面にＳｅ添加
層９３を形成すると、Ｓｅ添加層９３のメサストライプ
９２側面への成長が、素子厚さ方向への成長と大きな差
なく進んで平坦にＳｅ添加層９３を埋め込むことができ
ない。これに対して、図８（Ｂ）および（Ｃ）に示すよ
うに、Ｓｅ濃度が本発明の範囲内である場合には、Ｓｅ
添加層９３のメサストライプ９２側面への成長が、素子
厚さ方向への成長に比べて抑制されて平坦にＳｅ添加層
９３を埋め込むことができる。
【００２７】また、本発明の第２の発明の半導体装置に
よれば、Ｓｅ濃度を５×１０18〜７×１０19ｃｍ-3に設
定してＳｅ添加層を形成することにより、選択成長マス
ク上に多結晶膜が析出する量が極めて少なくなり、広い
面積での選択成長を良好に行うことができる。
【００２８】
【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。 （実施例１）図１は本発明の第１の発明に係る半導体装
置（半導体レーザ）の一実施例を示す断面図である。図
中１はｐ型ＩｎＰ基板を示す。ｐ型ＩｎＰ基板１の一方
の主面には、メサストライプが形成されており、このメ
サストライプ部には、ｐ型ＩｎＰバッファ層２、ＩｎＧ
ａＡｓＰ活性層３、およびｎ型ＩｎＰクラッド層４が順
次積層されている。メサストライプの側面には、ｐ型Ｉ
ｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３、およびｎ
型ＩｎＰクラッド層４と接触するように、ｐ型ＩｎＰ埋
め込み層５が形成されている。ｐ型ＩｎＰ埋め込み層５
上には、ｎ型ＩｎＰ電流ブロック層６が形成されてお
り、ｎ型ＩｎＰ電流ブロック層６上には、ｐ型ＩｎＰ電
流ブロック層７が形成されている。このとき、ｎ型Ｉｎ
Ｐ電流ブロック層６とｎ型ＩｎＰクラッド層４とは確実
に分離されている。さらに、この上にｎ型ＩｎＰクラッ
ド層８が形成されており、その上にはｎ型ＩｎＧａＡｓ
コンタクト層９を介してｎ側電極１０が形成されてい
る。また、ｐ型ＩｎＰ基板１の他方の主面には、ｐ側電
極１１が形成されている。
【００２９】次に、図２（Ａ）〜（Ｆ）を参照しなが
ら、上記構成の半導体レーザの製造工程と各部の詳細を
説明する。まず、図２（Ａ）に示すように、ｐ型ＩｎＰ
基板１上に、ＭＯＣＶＤ法によりｐ型不純物濃度が１×
１０18ｃｍ-3、厚さ２μｍのｐ型ＩｎＰバッファ層２、
ＩｎＧａＡｓＰ活性層３、ｎ型不純物濃度１×１０18ｃ
ｍ-3、厚さ０．７μｍのｎ型ＩｎＰクラッド層４、およ
びｎ型ＩｎＧａＡｓエッチングダミー層１３を順次形成
する。
【００３０】次いで、図２（Ｂ）に示すように、＜０１
１＞方向に幅５μｍのＳｉＯ2 ストライプ状マスク１２
を形成した後、これにエッチングを施して、図２（Ｃ）
に示すような高さ３μｍのメサストライプを形成する。
このとき、エッチャントとしては、臭素、臭化水素酸、
および水を混合したエッチャントを用い、エッチングは
エッチャント中でウエハを静止した状態で行った。
【００３１】次いで、図２（Ｄ）に示すように、ＳｉＯ
2 マスク１２を残した状態で、ＭＯＣＶＤ法によりｐ型
不純物濃度が１×１０18ｃｍ-3、厚さ０．６μｍのｐ型
ＩｎＰ埋め込み層５、ｎ型不純物濃度が６×１０18ｃｍ
-3、厚さ１．０μｍのｎ型ＩｎＰ電流ブロック層６、お
よびｐ型不純物濃度が１×１０18ｃｍ-3、厚さ１．４μ
ｍのｐ型ＩｎＰ電流ブロック層７を順次形成するする。
このとき、ｐ型不純物としてはＺｎを用い、ｎ型不純物
としてはＳｅを用いた。
【００３２】この場合、一層目のｐ型ＩｎＰ埋め込み層
５を形成したときのメサストライプ側面には、（１１
１）Ｂ面および（２２１）Ｂ面が現れる。また、二層目
のＳｅをドーピングしたｎ型ＩｎＰ電流ブロック層６
は、メサストライプ側面の（１１１）Ｂ面および（２２
１）Ｂ面上にはほとんど成長しない。Ｓｅをｎ型不純物
として用いることにより、従来に比べてよりいっそう
（１１１）Ｂ面および（２２１）Ｂ面上におけるｎ型Ｉ
ｎＰ電流ブロック層６の成長速度が抑制される。
【００３３】次いで、図２（Ｅ）に示すように、ＳｉＯ
2 マスク１２およびＩｎＧａＡｓエッチングダミー層１
３を除去した後に、ＭＯＣＶＤ法によりｎ型不純物濃度
１×１０18ｃｍ-3、厚さ１．４μｍのｎ型ＩｎＰクラッ
ド層８およびｎ型不純物濃度が１×１０19ｃｍ-3、厚さ
０．５μｍのｎ型ＩｎＧａＡｓコンタクト層９を形成す
る。最後に、図２（Ｆ）に示すように、ｎ型ＩｎＧａＡ
ｓコンタクト層９上にｎ側電極１０を形成し、ｐ型Ｉｎ
Ｐ基板１上にｐ側電極１１を形成し、さらにこの基板に
研磨処理を施し、個々の半導体レーザに劈開することに
より、図１に示す半導体レーザが作製される。
【００３４】本発明の第１の発明の半導体装置において
は、ｎ型不純物のＳｅのドーピング量（キャリア濃度）
によりｎ型電流ブロック層の形状が制御される。図３
（Ａ）〜（Ｃ）にｎ型電流ブロック層のキャリア濃度と
ｎ型電流ブロック層の形状との関係を示す。図３（Ａ）
はキャリア濃度が〜２×１０18ｃｍ-3の場合を示し、図
３（Ｂ）はキャリア濃度が〜６×１０18ｃｍ-3の場合を
示し、図３（Ｃ）はキャリア濃度が〜２×１０19ｃｍ-3
の場合を示す。なお、キャリア濃度はすべて（１００）
面上での値である。図３（Ａ）〜（Ｃ）に示すように、
Ｓｅのキャリア濃度が高くなるにしたがって（図３
（Ａ）から図３（Ｃ））、メサストライプ側面でのＩｎ
Ｐの結晶成長が抑制されるようになる。特に、キャリア
濃度が〜２×１０19ｃｍ-3の場合には、メサストライプ
側面の極近くまでｎ型ＩｎＰ層６の表面が基板面に対し
てほぼ水平になっている。
【００３５】このように、Ｓｅのキャリア濃度が高くな
るにしたがって、メサストライプ側面でのＩｎＰの結晶
成長が抑制されることにともない、ｎ型電流ブロック層
とｎ型クラッド層との間の分離がより確実になされるよ
うになる。このため、従来は、ｎ型電流ブロック層とｎ
型クラッド層とを分離するために、メサストライプの高
さと形状、ｐ型ＩｎＰ埋め込み層の厚さ、ｎ型電流ブロ
ック層の厚さ等を精密に制御する必要があったが、本発
明の第１の発明を用いることにより、ｎ型電流ブロック
層とｎ型クラッド層との間の分離を非常に容易に行うこ
とができる。
【００３６】さらに、従来の場合においては、ｎ型電流
ブロック層のキャリア濃度をｐ型電流ブロック層のキャ
リア濃度に対して充分低くしておくことにより、ｐ型不
純物であるＺｎがｎ型電流ブロック層に拡散してｎ型電
流ブロック層を部分的にｐ型に反転させることができ
る。この場合においても比較的容易にｎ型電流ブロック
層とｎ型クラッド層との間を分離することができる。た
だし、この場合においては、ｎ型電流ブロック層のキャ
リア濃度が低いために、ｐｎｐｎ構造の電流ブロック効
果が小さく漏れ電流が大きくなってしまう。しかしなが
ら、本発明の第１の発明においては、ｎ型電流ブロック
層のキャリア濃度を非常に高く設定できるため、電流ブ
ロック効果が従来に比べていっそう大きく、高出力動作
や高温動作を可能にする。
【００３７】本実施例においては、ＩｎＧａＡｓＰ系の
１．３ミクロン帯レーザについて説明しているが、他の
材料系、他の波長帯を有する半導体レーザについても上
記と同様な効果が得られる。 （実施例２）図４は本発明の第２の発明に係る半導体装
置の一実施例（半導体レーザアレイ）の概略構成を示す
断面図である。本実施例の半導体レーザアレイのレーザ
数は１素子内で１２であり、ここではその一部分を示
す。
【００３８】図中２３はキャリア濃度が１×１０18ｃｍ
-3のｐ型ＩｎＰバッファー兼クラッド層である。この層
２３には、メサストライプが形成されている。このメサ
ストライプの頂部には、組成の異なるＧａＩｎＡｓＰ層
およびＧａＩｎＡｓＰ層の歪み多重量子井戸構造よりな
る活性層２２、ｎ型ＩｎＰクラッド層２１が積層されて
いる。活性層２２の側面には、横方向の光綴じ込めと信
頼性の向上のためにｐ型埋め込み層２４、キャリアトラ
ップのためのＳｉ添加ｎ型ＩｎＰ層２５、および半絶縁
性（Ｆｅ添加）ＩｎＰ層２６が順次積層されている。
【００３９】半絶縁性ＩｎＰ層２６上には、素子平坦化
のために、５×１０19ｃｍ-3の高濃度のＳｅを含むＳｅ
添加埋込層２７がメサストライプの側部の凹部を埋める
ように形成されている。また、Ｓｅ添加埋込層２７上に
は、高抵抗ＩｎＰ層２８が形成されている。さらに、こ
の上にｎ側のクラッド層２９が形成され、その上にパタ
ーン化されたＳｉＯ2 絶縁膜３２が形成されている。ま
た、クラッド層２９およびＳｉＯ2 絶縁膜３２上には、
ｎ側電極３０が形成されており、ＳｉＯ2 絶縁膜３２上
には、ｐ側電極３１が形成されている。
【００４０】この半導体レーザの製造工程においては、
ｐとｎの電極を表面から取るために能動領域の側面をｐ
型埋め込み層２４、Ｓｉ添加ｎ型ＩｎＰ層２５、および
半絶縁性ＩｎＰ層２６を形成し、高濃度のＳｅ添加埋込
層２７および高抵抗ＩｎＰ層２８で埋め込んだ後に、ｎ
側のクラッド層２９を形成し、その後４回以上のパター
ニング、フォトリソグラフィーの工程が必要となる。し
かしながら、高濃度のＳｅ添加埋込層２７が平坦性に優
れた表面を有するので、高濃度のＳｅ添加埋込層２７を
含まない半導体レーザと比べるとはるかに正確にパター
ニングを行うことができる。また、Ｓｅ添加埋込層２７
が平坦性に優れることにより、素子表面の剥離等に伴う
パーティクルの影響を低減することができる。このた
め、従来の素子に比べて優れた特性、特に閾値中温度依
存性の均一性の優れた半導体装置を歩留り良く得ること
ができる。これは、Ｓｅを高濃度で添加している層が、
半絶縁性ＩｎＰ層２６の側面に成長することが抑制さ
れ、ＩｎＰ基板２３の平坦面方向に優先的に成長したた
めであると考えられる。
【００４１】図５は本発明の第２の発明に係る半導体装
置の他の実施例の概略構成を示す断面図である。この半
導体装置は、多数の電界効果型トランジスタを集積化し
た半導体装置であり、ここではその一部分を示す。
【００４２】図中４１は半絶縁性ＩｎＰ基板を示す。半
絶縁性ＩｎＰ基板４１上には、Ｆｅ添加ＩｎＡｌＡｓバ
ッファー層４２、ＩｎＧａＡｓチャンネル層４３、Ｉｎ
ＡｌＡｓスペーサ層４４、ＩｎＡｌＡｓ電子供給層４
５、ＩｎＡｌＡｓショットキーコンタクト層４６、およ
びＩｎＧａＡｓオーミックコンタクト層４７が順次形成
されている。ＩｎＧａＡｓオーミックコンタクト層４７
およびＩｎＡｌＡｓショットキーコンタクト層４６の一
部の領域に、ＩｎＡｌＡｓショットキーコンタクト層４
６の途中の深さまでに亘る深さの溝が形成され、その溝
内にゲート電極４８が形成されている。さらに、前記溝
の両側に、ＩｎＧａＡｓチャンネル層４３まで達する深
さのソース電極４９およびドレイン電極５０が埋設され
て形成されている。
【００４３】また、上記トランジスタを他の素子から分
離する分離領域には、Ｆｅ添加ＩｎＡｌＡｓバッファー
層４２まで達する凹部が形成されており、その凹部内に
は、Ｆｅ添加ＩｎＰ層５１が形成されている。また、Ｆ
ｅ添加ＩｎＰ層５１上には、高濃度Ｓｅ添加ＩｎＰ層５
２がその凹部を埋めるようにして形成されている。ま
た、Ｆｅ添加ＩｎＰ層５１上には、層間絶縁膜５３が形
成されており、その上には金属配線５４が形成されてい
る。
【００４４】上記構成を有する半導体装置においては、
分離領域における表面の平坦化が実現されているので、
金属配線や層間絶縁膜が段差切れを起こすようなことが
無く、歩留り良く素子を集積化することができる。
【００４５】図６は本発明の第２の発明に係る半導体装
置の他の実施例の概略構成を示す断面図である。この半
導体装置は、ヘテロバイポーラトランジスタであり、こ
こではその一部分を示す。
【００４６】図中６１は半絶縁性ＩｎＰ基板を示す。半
絶縁性ＩｎＰ基板６１上には、ｎ型コレクタ層６２、ｐ
型ＩｎＧａＡｓベース層６３、ｎ型ＩｎＰエミッタ層６
４、およびｎ型ＩｎＧａＡｓオーミックコンタクト層６
５が順次積層されている。この素子領域においては、ｐ
型ＩｎＧａＡｓベース層６３まで除去してｎ型コレクタ
層６２に溝を設けてコレクタ領域を形成し、そのコレク
タ領域にコレクタ電極６８が形成されており、ｎ型Ｉｎ
Ｐエミッタ層６４まで除去してｐ型ＩｎＧａＡｓベース
層６３上にベース電極６７が形成されており、ｎ型Ｉｎ
ＧａＡｓオーミックコンタクト層６５上にエミッタ電極
６６が形成されている。
【００４７】また、上記トランジスタを他の素子から分
離する分離領域には、半絶縁性ＩｎＰ基板６１まで達す
る凹部が形成されており、その凹部内に半絶縁性ＩｎＰ
層６９が形成されている。また、半絶縁性ＩｎＰ層６９
上には、高濃度Ｓｅ添加ＩｎＰ層７０がその凹部を埋め
るようにして形成されている。
【００４８】この構造を有するデバイスは、工程が複雑
になるので本発明の効果は絶大である。特に、能動領域
数が増えて素子構造が複雑になるほど、本発明の効果は
顕著となる。また、本実施例の半導体装置を用いてマイ
クロ波領域の周波数における動作を試みたところ、Ｓｅ
濃度が高いほど高速動作が可能となることが確認され
た。これは、Ｓｅ添加層のキャリア濃度が高いので、能
動領域間に遮蔽効果が働くからであると考えられる。
【００４９】図７は本発明の第２の発明に係る半導体装
置の他の実施例の概略構成を示す断面図である。この半
導体装置は、半導体レーザ、変調器、および導波路が集
積化されたものであり、ここではその一部分を示す。
【００５０】図中７１は半絶縁性ＩｎＰ基板を示す。半
絶縁性ＩｎＰ基板７１上には、レーザ用コンタクトオー
ミックｐ型ＩｎＧａＡｓ層７２、ｐ型ＩｎＰ層７３、レ
ーザ活性層７４、ｎ型ＩｎＰ層７５、変調器用活性層７
６、ｐ型ＩｎＰ層７７、およびｐ型ＩｎＧａＡｓオーミ
ックコンタクト層７８が順次形成されている。
【００５１】変調器側（図７の紙面向かって左側）およ
び半導体レーザ側（図７の紙面向かって右側）の一方の
側方（外側）には、それぞれ変調器においてはｎ型Ｉｎ
Ｐ層７５に達する凹部が形成されており、半導体レーザ
においてはｐ型ＩｎＰ層７３に達する凹部が形成されて
いる。この両方の凹部内には、第１の半絶縁性ＩｎＰ埋
め込み層７９が形成されており、第１の半絶縁性ＩｎＰ
埋め込み層７９上には、第１の高濃度Ｓｅ添加ＩｎＰ層
８０がその凹部を埋めるようにして形成されている。
【００５２】一方、変調器と半導体レーザとの間には、
半絶縁性ＩｎＰ基板７１まで達する凹部が形成されてお
り、その凹部内には、第２の半絶縁性ＩｎＰ埋め込み層
８１が形成されており、第２の半絶縁性ＩｎＰ埋め込み
層８１上には、第２の高濃度Ｓｅ添加ＩｎＰ層８２、半
絶縁性ＩｎＰ層８３、光導波層８４、および半絶縁性Ｉ
ｎＰ層８５がその凹部を埋めるようにして順次形成され
ている。
【００５３】さらに、レーザ用コンタクトオーミックｐ
型ＩｎＧａＡｓ層７２、ｎ型ＩｎＰ層７５、変調器用活
性層７６、ｐ型ＩｎＧａＡｓオーミックコンタクト層７
８、および半絶縁性ＩｎＰ層８５が部分的に露出するよ
うにしてＳｉＯ2 絶縁膜８６が形成されている。また、
露出されたｐ型ＩｎＧａＡｓオーミックコンタクト層７
８上には、ｐ側電極８７が形成されており、露出された
変調器用活性層７６上には、ｎ側電極８８が形成されて
おり、露出されたｎ型ＩｎＰ層７５上には、ｎ側電極８
９が形成されており、露出されたレーザ用コンタクトオ
ーミックｐ型ＩｎＧａＡｓ層７２上には、ｐ側電極９０
が形成されている。
【００５４】上記構造を有するデバイスにおいては、半
導体レーザと変調器が順バイアス素子と逆バイアス素子
であるので、素子間の絶縁が重要となる。ここでは、二
つの素子の電流狭窄層を一つの素子分離領域が兼ねてい
るので、高濃度Ｓｅ添加領域を半絶縁性層で覆うことに
より、素子の構造設計が容易になるようにしている。
【００５５】上記の例では、能動領域および分離領域を
形成した後、導波路を再成長で形成している。本発明は
この点で特に効果を発揮する。すなわち、従来の素子で
は、分離領域を形成した後は平坦性が悪いので、混晶の
組成（ここでは、ＧａＩｎＡｓＰ）を精密に制御するこ
とは難しい。このため、混晶組成を有する材料が必要な
領域では、平坦部をウェハに一回目の成長で形成し、不
要な領域を削り取り、その上に素子を形成している。し
かしながら、本発明の第２の発明を用いることにより、
一旦表面に凹凸ができても平坦に埋め込むことができる
ので、再び混晶組成を有する材料を用いる能動領域の形
成が可能となる。このため、従来に比べて素子の設計の
自由度が増し、図７に示すような三次元的デバイスの構
成が可能となる。
【００５６】図７の例では、能動領域は二段としている
が、さらにエッチングと再成長を繰り返して三段以上の
能動領域を設けてもよい。また、このようなデバイス構
造は、光デバイスに限るものではなく、例えば図５およ
び図６に示すような電子デバイス、あるいはその他の電
子デバイスにも適用することができる。
【００５７】本発明の第２の発明は、本実施例において
挙げた材料、デバイス構造に限られるものではなく、種
々の電子、光デバイスに適用可能である。例えば、光デ
バイスと電子デバイスとが集積化されたデバイス構造に
も適用可能であり、光デバイスとしては、半導体レー
ザ、変調器、導波路と共に、受光素子や、増幅器、スイ
ッチ、検波器、あるいはこれらを組合わせたデバイスに
も適用可能である。また本実施例では、ＩｎＰでの埋め
込みの例を挙げているが、本発明の第２の発明は、分離
領域にＳｅないしＳを高濃度に添加した層を形成すれば
よく、ＧａＡｓ等のように、Ｇａ、Ａｌ、Ｉｎ、Ｐ、Ａ
ｓをそれぞれ組み合わせた材料系においても適用可能で
ある。ただし、この場合には、材料系により個々にＳｅ
やＳの濃度範囲、あるいはその混晶材料系等が決定され
る。
【００５８】
【発明の効果】以上説明した如く本発明の第１の発明の
半導体装置は、頂部に少なくとも活性層およびｎ型クラ
ッド層が形成されたメサストライプを有するｐ型ＩｎＰ
基板と、前記メサストライプの側面を埋め込むように形
成され、少なくともｎ型電流ブロック層およびｐ型電流
ブロック層を有する半導体層とを具備し、前記ｎ型電流
ブロック層は、約８×１０17ｃｍ-3以上のＳｅを不純物
として含み、前記ｎ型電流ブロック層と前記ｎ型クラッ
ド層とが接触しない構造を有するので、ｎ型電流ブロッ
ク層とｎ型クラッド層との間の分離を非常に容易に実現
することができる。これにより、高出力動作と高温動作
が可能な素子を非常に容易に得ることができるようにな
る。
【００５９】また、本発明の第２の発明の半導体装置
は、ＩｎＰを含む基板上に形成された能動領域を含む少
なくとも２つの能動領域を有する基体と、前記能動領域
の少なくとも一部を他の能動領域から電気的に分離する
分離領域とを具備し、前記分離領域は、少なくとも半絶
縁性層と、５×１０18〜７×１０19ｃｍ-3のＳｅを不純
物として含むＳｅ添加層と有するので、素子分離領域を
平坦に形成できるようになり、プロセスが容易になり、
従来よりも高性能の素子を再現性良く均一に得られると
共に、従来と比べ素子設計の自由度が増し、三次元的な
素子を得ることが可能となる。
【００６０】すなわち、本発明の第２の発明によれば、
一つの素子の中に複数の活性領域を有する半導体装置に
おいて素子間の電気的絶縁のために表面に凸凹が発生
し、この凸凹を無くすために凸凹部分を半導体層により
埋め込もうとしても平坦化を行うことが難しく、その後
にパターニングやリソグラフィの工程、層間絶縁膜の形
成を行うことが難しいことや、平坦化後に三次元的にデ
バイスを積層形成することが難しいという問題を解決で
きる。
【図面の簡単な説明】
【図１】本発明の第１の発明に係る半導体装置の一実施
例を示す断面図。
【図２】（Ａ）〜（Ｆ）は図１に示す半導体装置の製造
工程を示す断面図。
【図３】（Ａ）〜（Ｃ）はＳｅ濃度の違いによるｎ型電
流ブロック層の形状を示す断面図。
【図４】本発明の第２の発明に係る半導体装置の一実施
例（半導体レーザアレイ）を示す断面図。
【図５】本発明の第２の発明に係る半導体装置の他の実
施例を示す断面図。
【図６】本発明の第２の発明に係る半導体装置の他の実
施例を示す断面図。
【図７】本発明の第２の発明に係る半導体装置の他の実
施例を示す断面図。
【図８】（Ａ）〜（Ｃ）は本発明の第２の発明における
Ｓｅ濃度と選択成長後の表面形状の平坦性の関係を説明
する説明図。
【図９】従来の半導体レーザの概略構成を示す断面図。
【図１０】（Ａ）〜（Ｃ）はメサストライプ側面の埋め
込み成長過程を示す断面図。
【符号の説明】
１…ｐ型ＩｎＰ基板、２…ｐ型ＩｎＰバッファ層、３…
ＩｎＧａＡｓＰ活性層、４…ｎ型ＩｎＰクラッド層、５
…ｐ型ＩｎＰ埋め込み層、６…ｎ型ＩｎＰ電流ブロック
層、７…ｐ型ＩｎＰ電流ブロック層、８…ｎ型ＩｎＰク
ラッド層、９…ｎ型ＩｎＧａＡｓコンタクト層、１０…
ｎ側電極、１１…ｐ側電極、１２…ＳｉＯ2 マスク、１
３…ｎ型ＩｎＧａＡｓエッチングダミー層、２１…ｎ型
ＩｎＰクラッド層、２２…活性層、２３…ｐ型ＩｎＰバ
ッファー兼クラッド層、２４…ｐ型埋め込み層、２５…
Ｓｉ添加ｎ型ＩｎＰ層、２６…半絶縁性ＩｎＰ層、２７
…Ｓｅ添加埋込層、２８…高抵抗ＩｎＰ層、２９…ｎ側
のクラッド層、３０…ｎ側電極、３１…ｐ側電極、３
２，８６…ＳｉＯ2 絶縁膜、４１，６１，７１…半絶縁
性ＩｎＰ基板、４２…Ｆｅ添加ＩｎＡｌＡｓバッファー
層、４３…ＩｎＧａＡｓチャンネル層、４４…ＩｎＡｌ
Ａｓスペーサ層、４５…ＩｎＡｌＡｓ電子供給層、４６
…ＩｎＡｌＡｓショットキーコンタクト層、４７…Ｉｎ
ＧａＡｓオーミックコンタクト層、４８…ゲート電極、
４９…ソース電極、５０…ドレイン電極、５１…Ｆｅ添
加ＩｎＰ層、５２，７０，８０…高濃度Ｓｅ添加ＩｎＰ
層、５３…層間絶縁膜、５４…金属配線、６２…ｎ型コ
レクタ層、６３…ｐ型ＩｎＧａＡｓベース層、６４…ｎ
型ＩｎＰエミッタ層、６５…ｎ型ＩｎＧａＡｓオーミッ
クコンタクト層、６６…エミッタ電極、６７…ベース電
極、６８…コレクタ電極、６９，８３，８５…半絶縁性
ＩｎＰ層、７２…レーザ用コンタクトオーミックｐ型Ｉ
ｎＧａＡｓ層、７３…ｐ型ＩｎＰ層、７４…レーザ活性
層、７５…ｎ型ＩｎＰ層、７６…変調器用活性層、７７
…ｐ型ＩｎＰ層、７８…ｐ型ＩｎＧａＡｓオーミックコ
ンタクト層、７９…第１の半絶縁性ＩｎＰ埋め込み層、
８１…第２の半絶縁性ＩｎＰ埋め込み層、８２…第２の
高濃度Ｓｅ添加ＩｎＰ層、８４…光導波層、８７，９０
…ｐ側電極、８８，８９…ｎ側電極、９１…選択成長マ
スク、９２…メサストライプ、９３…Ｓｅ添加層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 国分 義弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 頂部に少なくとも活性層が形成されたメ
    サストライプを有するｐ型ＩｎＰ基板と、 前記メサストライプの側面を埋め込むように形成され、
    少なくともｎ型電流ブロック層およびｐ型電流ブロック
    層を有する半導体層と、を具備し、 前記ｎ型電流ブロック層は、約８×１０17ｃｍ-3以上の
    Ｓｅを不純物として含み、前記ｎ型電流ブロック層と前
    記ｎ型クラッド層とが接触しない構造を有することを特
    徴とする半導体装置。
  2. 【請求項２】 ＩｎＰを含む基板上に形成された能動領
    域を含む少なくとも２つの能動領域を有する基体と、 前記能動領域の少なくとも一部を他の能動領域から電気
    的に分離する分離領域と、を具備し、 前記分離領域は、少なくとも半絶縁性層と、５×１０18
    〜７×１０19ｃｍ-3のＳｅを不純物として含むＳｅ添加
    層と有することを特徴とする半導体装置。
  3. 【請求項３】 ｐ型ＩｎＰ基板上に少なくとも活性層お
    よびｎ型クラッド層を積層膜する工程と、 前記積層膜をメサストライプ状に加工する工程と、 少なくともｎ型電流ブロック層およびｐ型電流ブロック
    層を有する半導体層を前記メサストライプの側面に埋め
    込むようにして形成する工程と、を具備し、 前記ｎ型電流ブロック層に不純物として約８×１０17ｃ
    ｍ-3のＳｅをドーピングすることにより、前記ｎ型電流
    ブロック層と前記ｎ型クラッド層とが接触しない構造を
    形成することを特徴とする半導体装置の製造方法。
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