JPH08254570A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08254570A JPH08254570A JP7057650A JP5765095A JPH08254570A JP H08254570 A JPH08254570 A JP H08254570A JP 7057650 A JP7057650 A JP 7057650A JP 5765095 A JP5765095 A JP 5765095A JP H08254570 A JPH08254570 A JP H08254570A
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Abstract
(57)【要約】
【目的】 内蔵するマクロセルの観測が容易、短時間且
つ確実に行える半導体集積回路を提供する。 【構成】 複数のマクロセル（ＲＡＭ等）Ｒ1 、Ｒ2 、
…を含む半導体集積回路（例えば、スタンダードセル等
のＡＳＩＣ）１００において、外部端子（ＤI ／ＤO ）
との間で所定のビット数からなるテスト用データの入力
を行い及びマクロセルから読出された出力データを外部
端子に出力する入出力部Ｉ1 、Ｏ1 を備え、マクロセル
毎には、入出力部から入力されたテスト用データをマク
ロセルに供給し、マクロセルから出力された出力用デー
タを入出力部に転送するテスト専用回路（例えば、パラ
レル入出力可能なシフトレジスタ）Ｉ2 、Ｉ3 、…、Ｏ
2 、Ｏ3 、…を備えて構成される。
つ確実に行える半導体集積回路を提供する。 【構成】 複数のマクロセル（ＲＡＭ等）Ｒ1 、Ｒ2 、
…を含む半導体集積回路（例えば、スタンダードセル等
のＡＳＩＣ）１００において、外部端子（ＤI ／ＤO ）
との間で所定のビット数からなるテスト用データの入力
を行い及びマクロセルから読出された出力データを外部
端子に出力する入出力部Ｉ1 、Ｏ1 を備え、マクロセル
毎には、入出力部から入力されたテスト用データをマク
ロセルに供給し、マクロセルから出力された出力用デー
タを入出力部に転送するテスト専用回路（例えば、パラ
レル入出力可能なシフトレジスタ）Ｉ2 、Ｉ3 、…、Ｏ
2 、Ｏ3 、…を備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＳＩＣ（Applicatio
n Specific IC ）等の半導体集積回路の測定に係り、特
に、マクロセルを搭載したスタンダードセル（standard
cell ）等の大規模ＬＳＩにおけるマクロセルの観測技
術の改良に関する。
n Specific IC ）等の半導体集積回路の測定に係り、特
に、マクロセルを搭載したスタンダードセル（standard
cell ）等の大規模ＬＳＩにおけるマクロセルの観測技
術の改良に関する。
【０００２】近年のＡＳＩＣの分野では、複数の基本セ
ルにより一定の論理機能を有する回路単位（マクロセ
ル）を構成し、これらマクロセルを複数組み合わせて特
定用途向けのＩＣを個別に設計するために、スタンダー
ドセルが多く用いられている。特に、所定の容量のＲＡ
Ｍをマクロセルとして採用することにより、大規模ＬＳ
Ｉの設計を容易化するための試みがなされている。
ルにより一定の論理機能を有する回路単位（マクロセ
ル）を構成し、これらマクロセルを複数組み合わせて特
定用途向けのＩＣを個別に設計するために、スタンダー
ドセルが多く用いられている。特に、所定の容量のＲＡ
Ｍをマクロセルとして採用することにより、大規模ＬＳ
Ｉの設計を容易化するための試みがなされている。
【０００３】これらＲＡＭをマクロセルとしたＬＳＩで
は、内蔵するＲＡＭを単位とするマクロセルをいかに検
査・測定するかが技術的な課題となっている。これは、
ＬＳＩのパッケージの大きさに限りがあるため、全ての
ＲＡＭマクロセルのＩ／Ｏ端子をパッケージの外部に引
き出すことが困難なことによる。そのため、内蔵ＲＡＭ
マクロセルのＩ／Ｏ端子を外部に引き出すことなく、こ
れらマクロセルの測定をするための手法が研究されてい
る。
は、内蔵するＲＡＭを単位とするマクロセルをいかに検
査・測定するかが技術的な課題となっている。これは、
ＬＳＩのパッケージの大きさに限りがあるため、全ての
ＲＡＭマクロセルのＩ／Ｏ端子をパッケージの外部に引
き出すことが困難なことによる。そのため、内蔵ＲＡＭ
マクロセルのＩ／Ｏ端子を外部に引き出すことなく、こ
れらマクロセルの測定をするための手法が研究されてい
る。
【０００４】
【従来の技術】従来より、内蔵ＲＡＭのマクロセルを含
む半導体集積回路を観測（品質検査等）する方法とし
て、バウンダリスキャン（boundary scan design）方
式、周辺ロジックの活性化による可観測化による方法等
が用いられていた。
む半導体集積回路を観測（品質検査等）する方法とし
て、バウンダリスキャン（boundary scan design）方
式、周辺ロジックの活性化による可観測化による方法等
が用いられていた。
【０００５】ここで、バウンダリスキャン方式とは、半
導体集積回路のテスト容易化設計の一方式で、被測定回
路のＩ／Ｏ端子にスキャン動作を行なうシフトレジスタ
（フリップフロップ）を接続する方式をいう。図７に、
バウンダリスキャン方式を用いた従来の半導体集積回路
を示す。
導体集積回路のテスト容易化設計の一方式で、被測定回
路のＩ／Ｏ端子にスキャン動作を行なうシフトレジスタ
（フリップフロップ）を接続する方式をいう。図７に、
バウンダリスキャン方式を用いた従来の半導体集積回路
を示す。
【０００６】図７に示すように、バウンダリスキャン方
式では、マクロセルである内蔵ＲＡＭ（Ｒ11〜Ｒ13）の
入力側及び出力側にそれぞれテスト専用回路（Ｉ11〜Ｉ
13、Ｏ11〜Ｏ13：ここでは、フリップフロップ（ＦＦ）
よりなるシフトレジスタ）が設けられている。また、ユ
ーザの要望に対応して特定機能を設けた周辺ロジックの
対してもテスト専用回路Ｌ11〜Ｌ16が設けられている。
各内蔵ＲＡＭ及び周辺ロジックに係るテスト専用回路
は、互いに縦列に接続される。
式では、マクロセルである内蔵ＲＡＭ（Ｒ11〜Ｒ13）の
入力側及び出力側にそれぞれテスト専用回路（Ｉ11〜Ｉ
13、Ｏ11〜Ｏ13：ここでは、フリップフロップ（ＦＦ）
よりなるシフトレジスタ）が設けられている。また、ユ
ーザの要望に対応して特定機能を設けた周辺ロジックの
対してもテスト専用回路Ｌ11〜Ｌ16が設けられている。
各内蔵ＲＡＭ及び周辺ロジックに係るテスト専用回路
は、互いに縦列に接続される。
【０００７】従来の半導体集積回路２００をテストする
際、外部入力端子より特定のスキャン用のデータ（scan
data ）、シフト用のスキャンクロック（scan clock）
を、各テスト専用回路が縦列接続されたラインに供給す
る。入力されたデータは内蔵ＲＡＭに記憶され、記憶さ
れたデータが出力側のテスト専用回路に出力される。こ
の出力側のテスト専用回路に読出されたデータは、スキ
ャンクロックにしたがって外部に読出される。そして、
入力するスキャンデータを種々に変化させて、読出デー
タを検査することにより、内蔵ＲＡＭの測定を行ってい
た。
際、外部入力端子より特定のスキャン用のデータ（scan
data ）、シフト用のスキャンクロック（scan clock）
を、各テスト専用回路が縦列接続されたラインに供給す
る。入力されたデータは内蔵ＲＡＭに記憶され、記憶さ
れたデータが出力側のテスト専用回路に出力される。こ
の出力側のテスト専用回路に読出されたデータは、スキ
ャンクロックにしたがって外部に読出される。そして、
入力するスキャンデータを種々に変化させて、読出デー
タを検査することにより、内蔵ＲＡＭの測定を行ってい
た。
【０００８】また、周辺ロジックの活性化による方法
は、内蔵ＲＡＭとＬＳＩの外部端子との間に存在する周
辺ロジックに対し、特定の活性化信号を供給して、実質
上周辺回路を介さず、直接内蔵ＲＡＭの内容を外部から
観測するものである。
は、内蔵ＲＡＭとＬＳＩの外部端子との間に存在する周
辺ロジックに対し、特定の活性化信号を供給して、実質
上周辺回路を介さず、直接内蔵ＲＡＭの内容を外部から
観測するものである。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
バウンダリスキャン方式では、複数種類のマクロセルを
縦列に接続するため、スキャンデータの読出しに多量の
試験パターンを必要としていた。さらに、読出したデー
タのパターンから、不良なビット、不良なアドレスを特
定し、いずれのマクロセルに欠陥があるのかを検出する
のが困難であった。
バウンダリスキャン方式では、複数種類のマクロセルを
縦列に接続するため、スキャンデータの読出しに多量の
試験パターンを必要としていた。さらに、読出したデー
タのパターンから、不良なビット、不良なアドレスを特
定し、いずれのマクロセルに欠陥があるのかを検出する
のが困難であった。
【００１０】また、周辺ロジックの活性化による観測方
法では、内蔵ＲＡＭが周辺ロジックの遥か下層に位置す
る場合に、直接外部からデータを観測するための活性化
パターンが複雑になるという問題があった。さらに、周
辺ロジックはユーザの要望により、種々に変更使用され
るので、活性化パターンに不備が生じ易いという問題も
生じていた。
法では、内蔵ＲＡＭが周辺ロジックの遥か下層に位置す
る場合に、直接外部からデータを観測するための活性化
パターンが複雑になるという問題があった。さらに、周
辺ロジックはユーザの要望により、種々に変更使用され
るので、活性化パターンに不備が生じ易いという問題も
生じていた。
【００１１】そこで、上記問題に鑑み、本発明の課題
は、内蔵するマクロセルの観測が容易、短時間且つ確実
に行える半導体集積回路を提供することにある。
は、内蔵するマクロセルの観測が容易、短時間且つ確実
に行える半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】図１に、本発明の半導体
集積回路の原理説明図を示す。図１（Ａ）は本発明の半
導体集積回路の構成であり、同図（Ｂ）はその動作を示
すタイミングチャートの例である。
集積回路の原理説明図を示す。図１（Ａ）は本発明の半
導体集積回路の構成であり、同図（Ｂ）はその動作を示
すタイミングチャートの例である。
【００１３】請求項１に記載の発明は、複数のマクロセ
ル（ＲＡＭ等）Ｒ1 、Ｒ2 、…を含む半導体集積回路
（例えば、スタンダードセル等のＡＳＩＣ）１００にお
いて、外部端子（ＤI ／ＤO ）との間で所定のビット数
からなるテスト用データの入力を行い及びマクロセルか
ら読出された出力データを外部端子に出力する入出力部
Ｉ1 、Ｏ1 を備え、マクロセル毎には、入出力部から入
力されたテスト用データをマクロセルに供給し、マクロ
セルから出力された出力用データを入出力部に転送する
テスト専用回路（例えば、パラレル入出力可能なシフト
レジスタ）Ｉ2 、Ｉ3 、…、Ｏ2 、Ｏ3 、…を備えて構
成される。
ル（ＲＡＭ等）Ｒ1 、Ｒ2 、…を含む半導体集積回路
（例えば、スタンダードセル等のＡＳＩＣ）１００にお
いて、外部端子（ＤI ／ＤO ）との間で所定のビット数
からなるテスト用データの入力を行い及びマクロセルか
ら読出された出力データを外部端子に出力する入出力部
Ｉ1 、Ｏ1 を備え、マクロセル毎には、入出力部から入
力されたテスト用データをマクロセルに供給し、マクロ
セルから出力された出力用データを入出力部に転送する
テスト専用回路（例えば、パラレル入出力可能なシフト
レジスタ）Ｉ2 、Ｉ3 、…、Ｏ2 、Ｏ3 、…を備えて構
成される。
【００１４】請求項２に記載の発明は、複数のマクロセ
ル（ＲＡＭ等）Ｒ1 、Ｒ2 、…を含む半導体集積回路
（例えば、スタンダードセル等のＡＳＩＣ）１００にお
いて、入出力部には、所定のビット数からなるテスト用
データを外部入力端子ＤI からパラレルに入力し、スキ
ャンクロックに基づいて入力したテスト用データを順次
シリアルに出力する外部入力回路Ｉ1 を備え、マクロセ
ル毎には、スキャンクロックＳＣに基づいてテスト用デ
ータをシリアルに入力し、入力されたテスト用データを
順次シフトしつつシリアルに出力し、マクロセルに対し
て入出力を指示するための指示信号ＲＣに基づいて外部
入力回路の入力するビット数と同一数のビット数からな
るテスト用データを一のマクロセルに対しパラレルに出
力する入力用テスト専用回路Ｉ2 、Ｉ3 、…を備える。
ル（ＲＡＭ等）Ｒ1 、Ｒ2 、…を含む半導体集積回路
（例えば、スタンダードセル等のＡＳＩＣ）１００にお
いて、入出力部には、所定のビット数からなるテスト用
データを外部入力端子ＤI からパラレルに入力し、スキ
ャンクロックに基づいて入力したテスト用データを順次
シリアルに出力する外部入力回路Ｉ1 を備え、マクロセ
ル毎には、スキャンクロックＳＣに基づいてテスト用デ
ータをシリアルに入力し、入力されたテスト用データを
順次シフトしつつシリアルに出力し、マクロセルに対し
て入出力を指示するための指示信号ＲＣに基づいて外部
入力回路の入力するビット数と同一数のビット数からな
るテスト用データを一のマクロセルに対しパラレルに出
力する入力用テスト専用回路Ｉ2 、Ｉ3 、…を備える。
【００１５】そして、外部入力回路のシリアル出力は最
初にシフトすべき入力用テスト専用回路にシリアルに入
力され、一の入力用テスト専用回路のシリアル出力が他
の一の入力用テスト専用回路にシリアルに入力されるよ
うに複数の入力用テスト専用回路を順次縦列に接続して
構成される。
初にシフトすべき入力用テスト専用回路にシリアルに入
力され、一の入力用テスト専用回路のシリアル出力が他
の一の入力用テスト専用回路にシリアルに入力されるよ
うに複数の入力用テスト専用回路を順次縦列に接続して
構成される。
【００１６】なお、図１において、入力用テスト専用回
路同士の接続線は、スキャンクロックＳＣ及びテスト用
データを転送する。請求項３に記載の発明は、請求項２
に記載の半導体集積回路において、マクロセルにテスト
用データを設定するための設定用信号が入力された場合
に、外部入力端子から外部入力回路に直接テスト用デー
タを供給するための供給回路として動作するロジック回
路（例えば、顧客に合わせて製作される周辺ロジック回
路）を備えて構成される。
路同士の接続線は、スキャンクロックＳＣ及びテスト用
データを転送する。請求項３に記載の発明は、請求項２
に記載の半導体集積回路において、マクロセルにテスト
用データを設定するための設定用信号が入力された場合
に、外部入力端子から外部入力回路に直接テスト用デー
タを供給するための供給回路として動作するロジック回
路（例えば、顧客に合わせて製作される周辺ロジック回
路）を備えて構成される。
【００１７】請求項４に記載の発明は、請求項２又は請
求項３に記載の半導体集積回路において、特定のマクロ
セルの観察を指示するための制御信号に基づいて、テス
ト用データを外部入力回路から複数の入力用テスト専用
回路のうちの一部の入力用テスト専用回路に対し直接供
給するためのデータ供給ラインを設ける。
求項３に記載の半導体集積回路において、特定のマクロ
セルの観察を指示するための制御信号に基づいて、テス
ト用データを外部入力回路から複数の入力用テスト専用
回路のうちの一部の入力用テスト専用回路に対し直接供
給するためのデータ供給ラインを設ける。
【００１８】請求項５に記載の発明は、請求項４に記載
の半導体集積回路において、マクロセルとして複数の異
なる種類のマクロセル（例えば、ＲＡＭと周辺ロジック
回路の混合）を含み、データ供給ラインは同一種類のマ
クロセルのみを縦列に接続する。
の半導体集積回路において、マクロセルとして複数の異
なる種類のマクロセル（例えば、ＲＡＭと周辺ロジック
回路の混合）を含み、データ供給ラインは同一種類のマ
クロセルのみを縦列に接続する。
【００１９】請求項６に記載の発明は、複数のマクロセ
ルＲ1 、Ｒ2 、…を含む半導体集積回路１００におい
て、マクロセル毎には、スキャンクロックＳＣに基づい
て所定のビット数からなる転送データをシリアルに入力
し、入力した転送データを順次シフトしつつシリアルに
出力し、マクロセルに対して入出力を指示するための指
示信号ＲＣに基づいて一のマクロセルの出力したデータ
をパラレルに入力し転送データの一部として記憶する出
力用テスト専用回路Ｏ2 、Ｏ3 、…を備え、入出力部に
は、出力用テスト専用回路Ｏ2 、Ｏ3 、…から転送され
る転送データを所定のビット数分記憶し、記憶した転送
データを外部出力端子ＤO に対しパラレルに供給する外
部出力回路Ｏ1 を備え、一の出力用テスト専用回路のシ
リアル出力が他の一の出力用テスト専用回路にシリアル
に入力されるように複数の出力用テスト専用回路を順次
縦列に接続し、最後に転送データが転送される出力用テ
スト専用回路のシリアル出力は外部出力回路に供給され
る。
ルＲ1 、Ｒ2 、…を含む半導体集積回路１００におい
て、マクロセル毎には、スキャンクロックＳＣに基づい
て所定のビット数からなる転送データをシリアルに入力
し、入力した転送データを順次シフトしつつシリアルに
出力し、マクロセルに対して入出力を指示するための指
示信号ＲＣに基づいて一のマクロセルの出力したデータ
をパラレルに入力し転送データの一部として記憶する出
力用テスト専用回路Ｏ2 、Ｏ3 、…を備え、入出力部に
は、出力用テスト専用回路Ｏ2 、Ｏ3 、…から転送され
る転送データを所定のビット数分記憶し、記憶した転送
データを外部出力端子ＤO に対しパラレルに供給する外
部出力回路Ｏ1 を備え、一の出力用テスト専用回路のシ
リアル出力が他の一の出力用テスト専用回路にシリアル
に入力されるように複数の出力用テスト専用回路を順次
縦列に接続し、最後に転送データが転送される出力用テ
スト専用回路のシリアル出力は外部出力回路に供給され
る。
【００２０】なお、図１において、出力用テスト専用回
路同士の接続線は、スキャンクロックＳＣ及び転送デー
タを転送する。請求項７に記載の発明は、請求項６に記
載の半導体集積回路において、マクロセルからの転送デ
ータの観測を指示するための観測用信号が供給された場
合に、外部出力回路に記憶されたテスト用データを外部
出力端子に直接出力するための出力回路として動作する
ロジック回路（例えば、顧客に合わせて製作される周辺
ロジック回路）を備えて構成される。
路同士の接続線は、スキャンクロックＳＣ及び転送デー
タを転送する。請求項７に記載の発明は、請求項６に記
載の半導体集積回路において、マクロセルからの転送デ
ータの観測を指示するための観測用信号が供給された場
合に、外部出力回路に記憶されたテスト用データを外部
出力端子に直接出力するための出力回路として動作する
ロジック回路（例えば、顧客に合わせて製作される周辺
ロジック回路）を備えて構成される。
【００２１】請求項８に記載の発明は、請求項６又は請
求項７に記載の半導体集積回路において、特定のマクロ
セルの観測を指示するための制御信号に基づいて、転送
データを複数の出力用テスト専用回路のうちの一部の出
力用専用回路から外部出力回路に対して直接出力するた
めのデータ出力ラインを設ける。
求項７に記載の半導体集積回路において、特定のマクロ
セルの観測を指示するための制御信号に基づいて、転送
データを複数の出力用テスト専用回路のうちの一部の出
力用専用回路から外部出力回路に対して直接出力するた
めのデータ出力ラインを設ける。
【００２２】請求項９に記載の発明は、請求項８に記載
の半導体集積回路において、マクロセルとして複数の異
なる種類のマクロセルを含み、データ出力ラインは同一
種類のマクロセルのみを縦列に接続する。
の半導体集積回路において、マクロセルとして複数の異
なる種類のマクロセルを含み、データ出力ラインは同一
種類のマクロセルのみを縦列に接続する。
【００２３】請求項１０に記載の発明は、請求項２乃至
請求項５のいずれかに記載の半導体集積回路と請求項６
乃至請求項９いずれかに記載の半導体集積回路とを備え
る。入力用テスト専用回路の記憶するビット数と出力用
テスト専用回路の記憶するビット数とは同一のビット数
である。
請求項５のいずれかに記載の半導体集積回路と請求項６
乃至請求項９いずれかに記載の半導体集積回路とを備え
る。入力用テスト専用回路の記憶するビット数と出力用
テスト専用回路の記憶するビット数とは同一のビット数
である。
【００２４】請求項１１に記載の発明は、請求項２乃至
請求項５いずれかに記載の半導体集積回路と請求項６乃
至請求項９いずれかに記載の半導体集積回路とを備え
る。入力用テスト専用回路又は出力用テスト専用回路の
各々をシフトするためのスキャンクロックの周波数は、
各テスト専用回路の記憶するビット数に略比例した周波
数に設定される。
請求項５いずれかに記載の半導体集積回路と請求項６乃
至請求項９いずれかに記載の半導体集積回路とを備え
る。入力用テスト専用回路又は出力用テスト専用回路の
各々をシフトするためのスキャンクロックの周波数は、
各テスト専用回路の記憶するビット数に略比例した周波
数に設定される。
【００２５】請求項１２に記載の発明は、請求項１０又
は請求項１１に記載の半導体集積回路において、外部入
力回路の記憶するテスト用データを入力し、マクロセル
が本来出力すべきデータを外部出力回路に出力する測定
用マクロセル（例えば、ＲＡＭ）を設け、外部出力回路
は、出力用テスト専用回路からシフトされてきたテスト
用データと測定用マクロセルの出力した出力データとを
比較して、その比較結果を外部出力端子に出力する（例
えば、比較回路として動作する）。
は請求項１１に記載の半導体集積回路において、外部入
力回路の記憶するテスト用データを入力し、マクロセル
が本来出力すべきデータを外部出力回路に出力する測定
用マクロセル（例えば、ＲＡＭ）を設け、外部出力回路
は、出力用テスト専用回路からシフトされてきたテスト
用データと測定用マクロセルの出力した出力データとを
比較して、その比較結果を外部出力端子に出力する（例
えば、比較回路として動作する）。
【００２６】
【作用】請求項１に記載の発明によれば、入出力部は、
外部端子（ＤI ／ＤO ）との間で所定のビット数からな
るテスト用データの入力を行い及び前記マクロセルから
読出された出力データを外部端子に出力する。テスト専
用回路Ｉ2 、Ｉ3 、…、Ｏ2 、Ｏ3 、…はマクロセル毎
に設けられ、入出力部から入力されたテスト用データを
マクロセルに供給し、マクロセルから出力された出力用
データを入出力部に転送する。
外部端子（ＤI ／ＤO ）との間で所定のビット数からな
るテスト用データの入力を行い及び前記マクロセルから
読出された出力データを外部端子に出力する。テスト専
用回路Ｉ2 、Ｉ3 、…、Ｏ2 、Ｏ3 、…はマクロセル毎
に設けられ、入出力部から入力されたテスト用データを
マクロセルに供給し、マクロセルから出力された出力用
データを入出力部に転送する。
【００２７】請求項２に記載の発明によれば、外部入力
回路Ｉ1 は、外部入力端子ＤI からパラレルデータとし
てテスト用データを入力する。そして、スキャンクロッ
クＳＣに基づいてこのデータを最初にシフトすべき入力
用テスト専用回路Ｉ2 に順次供給する。よって、供給さ
れたテスト用データが縦列に接続される入力用テスト専
用回路に沿って順次移動する。指示信号ＲＣが入力され
ると、入力用テスト専用回路に格納されているデータが
それぞれのマクロセルに供給される（図１（Ｂ）参
照）。そのため、所定のビット数を最小単位としたテス
ト用データの書き込みとスキャンクロックＳＣによる転
送を行うことで、所望のマクロセルに必要なテスト用デ
ータを簡単に設定できる。
回路Ｉ1 は、外部入力端子ＤI からパラレルデータとし
てテスト用データを入力する。そして、スキャンクロッ
クＳＣに基づいてこのデータを最初にシフトすべき入力
用テスト専用回路Ｉ2 に順次供給する。よって、供給さ
れたテスト用データが縦列に接続される入力用テスト専
用回路に沿って順次移動する。指示信号ＲＣが入力され
ると、入力用テスト専用回路に格納されているデータが
それぞれのマクロセルに供給される（図１（Ｂ）参
照）。そのため、所定のビット数を最小単位としたテス
ト用データの書き込みとスキャンクロックＳＣによる転
送を行うことで、所望のマクロセルに必要なテスト用デ
ータを簡単に設定できる。
【００２８】請求項３に記載の発明によれば、ロジック
回路は、設定用信号が供給されると、外部入力端子から
直接テスト用データを外部入力回路に供給するよう内部
接続を変化する。このため、マクロセルのテスト（観
測）が必要になった場合、設定用信号の制御により通常
の動作状態からテスト用データの入力のための回路状態
に簡単に変更できる。
回路は、設定用信号が供給されると、外部入力端子から
直接テスト用データを外部入力回路に供給するよう内部
接続を変化する。このため、マクロセルのテスト（観
測）が必要になった場合、設定用信号の制御により通常
の動作状態からテスト用データの入力のための回路状態
に簡単に変更できる。
【００２９】請求項４に記載の発明によれば、データ供
給ラインは、特定のマクロセルの観測を行う場合、制御
信号により、縦列に接続された複数の入力用テスト専用
回路のうちの一部に対し、外部入力回路からテスト用デ
ータを直接供給する。このため、順次シフトしてテスト
用データを供給するのには時間がかかる後段の入力用テ
スト専用回路に対しても、短時間でテスト用データの設
定ができる。
給ラインは、特定のマクロセルの観測を行う場合、制御
信号により、縦列に接続された複数の入力用テスト専用
回路のうちの一部に対し、外部入力回路からテスト用デ
ータを直接供給する。このため、順次シフトしてテスト
用データを供給するのには時間がかかる後段の入力用テ
スト専用回路に対しても、短時間でテスト用データの設
定ができる。
【００３０】請求項５に記載の発明によれば、データ供
給ラインは、複数の異なる種類のマクロセルのうち、同
一種類のマクロセルのみを縦列に接続するので、同一種
類のマクロセルのみにテスト用データを短時間に設定で
きる。
給ラインは、複数の異なる種類のマクロセルのうち、同
一種類のマクロセルのみを縦列に接続するので、同一種
類のマクロセルのみにテスト用データを短時間に設定で
きる。
【００３１】請求項６に記載の発明によれば、出力用テ
スト専用回路Ｏ2 、Ｏ3 、…は、指示信号ＲＣに基づい
て各マクロセルの出力したデータを入力して記憶する。
また、スキャンクロックＳＣに基づいて他の出力用テス
ト専用回路から転送された転送データを入力し、マクロ
セルから出力されたデータと合わせて、転送データとし
てシフトしつつ出力する。複数の出力用テスト専用回路
Ｏ2 、Ｏ3 、…は、転送データを順次シフトして転送す
るので、外部出力回路Ｏ1 には、マクロセルＯ 2 、
Ｏ3 、…の出力したデータが順番に転送されてくること
になる。このため、所定ビットをスキャンクロックＳＣ
によりシフトする毎に、外部出力端子ＤO からは新たに
転送されたマクロセルの出力したデータを直接観察する
ことができる。したがって、スキャンクロックＳＣによ
る所定のビット数の転送を繰り返すことにより、複数の
マクロセルの動作状態を順番にパラレルデータとして読
出して観測できる。これら読出したデータは、マクロセ
ルから出力されたデータそのものなので、データの解析
をすることなく直接マクロセルの検査等に使用できる。
スト専用回路Ｏ2 、Ｏ3 、…は、指示信号ＲＣに基づい
て各マクロセルの出力したデータを入力して記憶する。
また、スキャンクロックＳＣに基づいて他の出力用テス
ト専用回路から転送された転送データを入力し、マクロ
セルから出力されたデータと合わせて、転送データとし
てシフトしつつ出力する。複数の出力用テスト専用回路
Ｏ2 、Ｏ3 、…は、転送データを順次シフトして転送す
るので、外部出力回路Ｏ1 には、マクロセルＯ 2 、
Ｏ3 、…の出力したデータが順番に転送されてくること
になる。このため、所定ビットをスキャンクロックＳＣ
によりシフトする毎に、外部出力端子ＤO からは新たに
転送されたマクロセルの出力したデータを直接観察する
ことができる。したがって、スキャンクロックＳＣによ
る所定のビット数の転送を繰り返すことにより、複数の
マクロセルの動作状態を順番にパラレルデータとして読
出して観測できる。これら読出したデータは、マクロセ
ルから出力されたデータそのものなので、データの解析
をすることなく直接マクロセルの検査等に使用できる。
【００３２】請求項７に記載の発明によれば、ロジック
回路は、観測用信号が供給されると、外部出力回路に転
送された転送データを外部出力端子に直接出力するよう
に内部接続を変化する。このため、マクロセルのテスト
（観測）が必要になった場合に観測用信号の制御のみ
で、通常の動作状態からマクロセルからの転送データを
直接外部出力端子に出力可能となる。
回路は、観測用信号が供給されると、外部出力回路に転
送された転送データを外部出力端子に直接出力するよう
に内部接続を変化する。このため、マクロセルのテスト
（観測）が必要になった場合に観測用信号の制御のみ
で、通常の動作状態からマクロセルからの転送データを
直接外部出力端子に出力可能となる。
【００３３】請求項８に記載の発明によれば、データ出
力ラインは、制御信号が供給されると、出力用テスト専
用回路のうちの一部から転送データを外部出力回路に直
接出力する。このため、順次出力用テスト専用回路をシ
フトしていく場合に比べ、一部の出力用テスト専用回路
を短時間に観測できる。
力ラインは、制御信号が供給されると、出力用テスト専
用回路のうちの一部から転送データを外部出力回路に直
接出力する。このため、順次出力用テスト専用回路をシ
フトしていく場合に比べ、一部の出力用テスト専用回路
を短時間に観測できる。
【００３４】請求項９に記載の発明によれば、データ出
力ラインは、複数の異なる種類のマクロセルのうち同一
種類のマクロセルのみを縦列に接続するので、同一種類
のマクロセルのみの転送データを選択的に観測できる。
力ラインは、複数の異なる種類のマクロセルのうち同一
種類のマクロセルのみを縦列に接続するので、同一種類
のマクロセルのみの転送データを選択的に観測できる。
【００３５】請求項１０に記載の発明によれば、入力用
テスト専用回路と出力用テスト専用回路とのいずれにお
いても同一のビット数を記憶する。このため、一のテス
ト用データを外部入力回路に入力しシフトしたときに、
同一のスキャンクロックを用いて外部出力回路から一の
マクロセルから読出した出力データが観測できる。した
がって、一のテスト用データの入力に必要な時間と一の
マクロセルからのデータを出力するのに必要な時間との
関係が一対一となり、データの解析が容易となる。
テスト専用回路と出力用テスト専用回路とのいずれにお
いても同一のビット数を記憶する。このため、一のテス
ト用データを外部入力回路に入力しシフトしたときに、
同一のスキャンクロックを用いて外部出力回路から一の
マクロセルから読出した出力データが観測できる。した
がって、一のテスト用データの入力に必要な時間と一の
マクロセルからのデータを出力するのに必要な時間との
関係が一対一となり、データの解析が容易となる。
【００３６】請求項１１に記載の発明によれば、入力用
テスト専用回路及び出力用テスト専用回路をシフトする
ために供給する各々のスキャンクロックの周波数は、そ
れぞれのテスト専用回路の記憶するビット数に略比例し
た周波数に設定される。このことは、一の入力用テスト
専用回路において一のテスト用データが書き替わるまで
の時間と、一の出力用テスト専用回路において読出され
た一のデータが転送されるまでの時間と、が等しいこと
を意味する。したがって、一のテスト用データの入力に
必要な時間と一のマクロセルからのデータを外部へ出力
するのに必要な時間との関係が一対一となり、データの
解析が容易となる。
テスト専用回路及び出力用テスト専用回路をシフトする
ために供給する各々のスキャンクロックの周波数は、そ
れぞれのテスト専用回路の記憶するビット数に略比例し
た周波数に設定される。このことは、一の入力用テスト
専用回路において一のテスト用データが書き替わるまで
の時間と、一の出力用テスト専用回路において読出され
た一のデータが転送されるまでの時間と、が等しいこと
を意味する。したがって、一のテスト用データの入力に
必要な時間と一のマクロセルからのデータを外部へ出力
するのに必要な時間との関係が一対一となり、データの
解析が容易となる。
【００３７】請求項１２に記載の発明によれば、測定用
マクロセルは、他のマクロセルと同一の動作を行い、他
の内部のマクロセルとに同一のテスト用データが供給さ
れた場合には、他のマクロセルと同一のデータを出力す
る。万一、他のマクロセルに欠陥が生ずると、測定用マ
クロセルの出力（正常な値）と、他のマクロセルから転
送されたデータ（異常な値）と、は、データの内容に食
い違いが生ずる。このために、外部出力回路において、
この基準回路たる測定用マクロセルの出力と、他のマク
ロセルから出力され転送されたテスト用データと、を比
較すれば、他のマクロセルの動作に欠陥があるか否かを
外部出力端子より観測できる。
マクロセルは、他のマクロセルと同一の動作を行い、他
の内部のマクロセルとに同一のテスト用データが供給さ
れた場合には、他のマクロセルと同一のデータを出力す
る。万一、他のマクロセルに欠陥が生ずると、測定用マ
クロセルの出力（正常な値）と、他のマクロセルから転
送されたデータ（異常な値）と、は、データの内容に食
い違いが生ずる。このために、外部出力回路において、
この基準回路たる測定用マクロセルの出力と、他のマク
ロセルから出力され転送されたテスト用データと、を比
較すれば、他のマクロセルの動作に欠陥があるか否かを
外部出力端子より観測できる。
【００３８】
【実施例】本発明の装置に係る好適な実施例を図面を参
照して説明する。 （Ｉ）第１実施例 本発明の第１実施例は、請求項１、請求項２、請求項６
及び請求項１０に記載の発明を適用した半導体集積回路
である。
照して説明する。 （Ｉ）第１実施例 本発明の第１実施例は、請求項１、請求項２、請求項６
及び請求項１０に記載の発明を適用した半導体集積回路
である。
【００３９】図２に、第１実施例の半導体集積回路１０
１の構成を示す。符号Ｒ1 、Ｒ2 は、測定の対象となる
マクロセルであって、本実施例では、ＲＡＭとする。Ｒ
ＡＭは通常入力端子数と出力端子数とが等しいが、例え
ば、出力端子数が入力端子数より少ない場合は、ダミー
の端子が挿入されているものとして扱い、ダミーの端子
に該当するビットのデータは無視して取り扱う。
１の構成を示す。符号Ｒ1 、Ｒ2 は、測定の対象となる
マクロセルであって、本実施例では、ＲＡＭとする。Ｒ
ＡＭは通常入力端子数と出力端子数とが等しいが、例え
ば、出力端子数が入力端子数より少ない場合は、ダミー
の端子が挿入されているものとして扱い、ダミーの端子
に該当するビットのデータは無視して取り扱う。
【００４０】ＲT は、測定用ＲＡＭであり、他のマクロ
セルＲ1 、Ｒ2 と同一の機能、入出力端子数を備えてい
る。但し、本実施例では、必須の構成ではない。Ｉ1 は
外部入力回路であり、外部入力端子ＤI から所定のビッ
ト数（図２では６ビット）をパラレルに入力し、スキャ
ンクロックＳＣにしたがって記憶データをシフトする。
セルＲ1 、Ｒ2 と同一の機能、入出力端子数を備えてい
る。但し、本実施例では、必須の構成ではない。Ｉ1 は
外部入力回路であり、外部入力端子ＤI から所定のビッ
ト数（図２では６ビット）をパラレルに入力し、スキャ
ンクロックＳＣにしたがって記憶データをシフトする。
【００４１】Ｉ2 、Ｉ3 は入力用テスト専用回路であ
り、少なくとも外部入力回路Ｉ1 と同一の構成を備える
が、さらにマクロセルのテスト用機能を備えていてもよ
い。入力用テスト専用回路Ｉ2 、Ｉ3 はＲＡＭに対して
入出力を指示するための指示信号ＲＣにしたがって記憶
しているテスト用データをＲＡＭに対して出力する。
り、少なくとも外部入力回路Ｉ1 と同一の構成を備える
が、さらにマクロセルのテスト用機能を備えていてもよ
い。入力用テスト専用回路Ｉ2 、Ｉ3 はＲＡＭに対して
入出力を指示するための指示信号ＲＣにしたがって記憶
しているテスト用データをＲＡＭに対して出力する。
【００４２】Ｏ2 、Ｏ3 は出力用テスト専用回路であ
り、前記ＲＣにしたがってＲＡＭから出力されるデータ
を格納する。また、スキャンクロックＳＣにしたがっ
て、データを１ビットずつシフトする。
り、前記ＲＣにしたがってＲＡＭから出力されるデータ
を格納する。また、スキャンクロックＳＣにしたがっ
て、データを１ビットずつシフトする。
【００４３】Ｏ1 は外部出力回路であり、出力用テスト
専用回路Ｏ2 、Ｏ3 からスキャンクロックＳＣにしたが
って転送されたデータを格納し、外部出力端子ＤO に出
力する。
専用回路Ｏ2 、Ｏ3 からスキャンクロックＳＣにしたが
って転送されたデータを格納し、外部出力端子ＤO に出
力する。
【００４４】なお、図２において、テスト専用回路同士
を接続する接続線は２線からなり、１本はスキャンクロ
ック、他の１本はシフトされるデータに関する。上記の
構成において、本実施例の動作は次のように行われる。
を接続する接続線は２線からなり、１本はスキャンクロ
ック、他の１本はシフトされるデータに関する。上記の
構成において、本実施例の動作は次のように行われる。
【００４５】ユーザは、当該半導体集積回路１０１の観
測（内部のマクロセルの品質検査）を行う場合、外部入
力端子ＤI からテスト用データを供給する。例えば、マ
クロセルＲ2 用のテスト用データを外部入力端子ＤI か
ら入力しスキャンクロックＳＣにより６ビットシフトす
る。さらに、マクロセルＲ1 用のテスト用データを入力
し、６ビットシフトする。
測（内部のマクロセルの品質検査）を行う場合、外部入
力端子ＤI からテスト用データを供給する。例えば、マ
クロセルＲ2 用のテスト用データを外部入力端子ＤI か
ら入力しスキャンクロックＳＣにより６ビットシフトす
る。さらに、マクロセルＲ1 用のテスト用データを入力
し、６ビットシフトする。
【００４６】入力用テスト専用回路Ｉ2 、Ｉ3 に予定通
りのテスト用データが設定された後、指示信号ＲＣを有
効とすることによりテスト用データがマクロセルＲ1 、
Ｒ2に書き込まれる。
りのテスト用データが設定された後、指示信号ＲＣを有
効とすることによりテスト用データがマクロセルＲ1 、
Ｒ2に書き込まれる。
【００４７】マクロセルＲ1 、Ｒ2 に記憶されたテスト
用データを読出すときは、再び指示信号ＲＣを有効とす
る。マクロセルからのデータは対応する出力用マクロセ
ルＯ 2 、Ｏ3 に格納される。読出された各マクロセルか
らのデータはスキャンクロックＳＣにより順次外部出力
回路Ｏ1 に転送される。
用データを読出すときは、再び指示信号ＲＣを有効とす
る。マクロセルからのデータは対応する出力用マクロセ
ルＯ 2 、Ｏ3 に格納される。読出された各マクロセルか
らのデータはスキャンクロックＳＣにより順次外部出力
回路Ｏ1 に転送される。
【００４８】外部出力回路Ｏ1 に最初の６ビットがシフ
トされた段階で、外部出力端子ＤOよりマクロセルＲ1
に関する記憶データが観測され、さらに次の６ビットが
シフトされた段階で、次のマクロセルＲ2 に関するデー
タが観測される。
トされた段階で、外部出力端子ＤOよりマクロセルＲ1
に関する記憶データが観測され、さらに次の６ビットが
シフトされた段階で、次のマクロセルＲ2 に関するデー
タが観測される。
【００４９】マクロセルＲ1 、Ｒ2 が正常に動作するな
らば、外部入力端子ＤI より入力した通りのデータが外
部出力端子ＤO より観測できる。よって、入力したデー
タと出力されたデータとを比較検討することにより、い
ずれのマクロセルに欠陥が生じているかを判定できる。
特に、マクロセルが多数ある場合は、連続して読出した
マクロセルからのデータを順次蓄積し、いわゆるフェイ
ルビットマップ（failbit map）を作成して表示するこ
とにより、欠陥の有無の判定を行ってもよい。
らば、外部入力端子ＤI より入力した通りのデータが外
部出力端子ＤO より観測できる。よって、入力したデー
タと出力されたデータとを比較検討することにより、い
ずれのマクロセルに欠陥が生じているかを判定できる。
特に、マクロセルが多数ある場合は、連続して読出した
マクロセルからのデータを順次蓄積し、いわゆるフェイ
ルビットマップ（failbit map）を作成して表示するこ
とにより、欠陥の有無の判定を行ってもよい。
【００５０】なお、測定用ＲＡＭ（ＲT ）にテスト用デ
ータを記録し、それを読出して得たデータと、内蔵する
マクロセルから転送されたデータとを比較してもよい。
上記の如く第１実施例によれば、マクロセルの入力ビッ
ト数と出力ビット数とが等しく、入力用テスト専用回
路、出力用テスト専用回路のスキャンクロックは互いに
同一のクロックを用いるので、外部から供給する制御用
のスキャンクロックと指示信号を統一できる。 （ＩＩ）第２実施例 本発明の第２実施例は、請求項３、請求項７及び請求項
１０の発明を適用したものである。
ータを記録し、それを読出して得たデータと、内蔵する
マクロセルから転送されたデータとを比較してもよい。
上記の如く第１実施例によれば、マクロセルの入力ビッ
ト数と出力ビット数とが等しく、入力用テスト専用回
路、出力用テスト専用回路のスキャンクロックは互いに
同一のクロックを用いるので、外部から供給する制御用
のスキャンクロックと指示信号を統一できる。 （ＩＩ）第２実施例 本発明の第２実施例は、請求項３、請求項７及び請求項
１０の発明を適用したものである。
【００５１】図３に、第２実施例の半導体集積回路の構
成を示す。本第２実施例の半導体集積回路１０２は、外
部入力端子ＤI と外部入力回路Ｉ 1 との間に、周辺ロジ
ックゲートＧ1 を備える。また、外部出力端子ＤO と外
部出力回路Ｏ1 との間に、周辺ロジックゲートＧ2 を備
える。その他の構成要素については第１実施例と同様な
ので、第１実施例と同一の符号を付してその説明は省略
する。
成を示す。本第２実施例の半導体集積回路１０２は、外
部入力端子ＤI と外部入力回路Ｉ 1 との間に、周辺ロジ
ックゲートＧ1 を備える。また、外部出力端子ＤO と外
部出力回路Ｏ1 との間に、周辺ロジックゲートＧ2 を備
える。その他の構成要素については第１実施例と同様な
ので、第１実施例と同一の符号を付してその説明は省略
する。
【００５２】周辺ロジックゲートとは、ユーザの希望す
る動作条件に適合して設計されたゲートの集合であり、
通常の動作条件下では主としてＩ／Ｏインターフェース
として働くものである。
る動作条件に適合して設計されたゲートの集合であり、
通常の動作条件下では主としてＩ／Ｏインターフェース
として働くものである。
【００５３】しかし、マクロセルの観測用の入力端子、
出力端子は、内部のマクロセルを測定するときのみ必要
であって、通常動作時においては必要ない。測定用のた
めに専用端子を設けることは、他の端子を設けるスペー
スを削ってしまう。
出力端子は、内部のマクロセルを測定するときのみ必要
であって、通常動作時においては必要ない。測定用のた
めに専用端子を設けることは、他の端子を設けるスペー
スを削ってしまう。
【００５４】そこで、本実施例では、周辺ロジックゲー
トを通常動作させるか、マクロセルの測定用に使用する
かを測定用信号により選択する。外部から供給される測
定用信号が非選択を示す時、周辺ロジックゲートＧ1 、
Ｇ2 は、ユーザの仕様に適合させた論理で、データの入
出力を行う。
トを通常動作させるか、マクロセルの測定用に使用する
かを測定用信号により選択する。外部から供給される測
定用信号が非選択を示す時、周辺ロジックゲートＧ1 、
Ｇ2 は、ユーザの仕様に適合させた論理で、データの入
出力を行う。
【００５５】測定用信号が選択を指定すると、周辺ロジ
ックゲートＧ1 は、外部入力端子Ｄ I が外部入力回路Ｉ
1 にパラレルに接続された状態と等価になる。周辺ロジ
ックゲートＧ2 は、外部出力端子Ｏ1 とパラレルに接続
された状態と等価になる。すなわち、測定用信号が選択
されると、実質的に第１実施例と同じく、外部入力回路
Ｉ1 が直接外部入力端子ＤI に接続され、外部出力回路
Ｏ1 が直接外部出力端子ＤO に接続されたことになる。
ックゲートＧ1 は、外部入力端子Ｄ I が外部入力回路Ｉ
1 にパラレルに接続された状態と等価になる。周辺ロジ
ックゲートＧ2 は、外部出力端子Ｏ1 とパラレルに接続
された状態と等価になる。すなわち、測定用信号が選択
されると、実質的に第１実施例と同じく、外部入力回路
Ｉ1 が直接外部入力端子ＤI に接続され、外部出力回路
Ｏ1 が直接外部出力端子ＤO に接続されたことになる。
【００５６】上記動作により、測定用信号の制御に基づ
いて、通常動作時では別のＩ／Ｏ端子として用いられる
外部入力端子ＤI から直接テスト用データが供給され
る。これにより、外部出力端子ＤO から直接データを測
定し、読出すことが可能となる。
いて、通常動作時では別のＩ／Ｏ端子として用いられる
外部入力端子ＤI から直接テスト用データが供給され
る。これにより、外部出力端子ＤO から直接データを測
定し、読出すことが可能となる。
【００５７】上記の如く本第２実施例によれば、端子を
通常動作か観測かに応じて切り換えて使用できるので、
端子の利用効率がよい。 （III ）第３実施例 本発明の第３実施例は、請求項４及び請求項８に記載の
発明を適用したものである。
通常動作か観測かに応じて切り換えて使用できるので、
端子の利用効率がよい。 （III ）第３実施例 本発明の第３実施例は、請求項４及び請求項８に記載の
発明を適用したものである。
【００５８】図４に、第３実施例の半導体集積回路の構
成を示す。図４に示すように、第３実施例の半導体集積
回路１０３の構成は、基本的には第１実施例と同様であ
るが、スルー（through ）信号ＴＨにより外部より活性
化されるデータ供給ライン又はデータ出力ラインが存在
する点で異なる。また、各マクロセルの入力用テスト専
用回路Ｉ1 ’〜Ｉ3 ’は、スルー信号ＴＨI に基づいて
特定のＲＡＭの入力用テスト専用回路と外部入力回路Ｉ
1 ’とを、データ供給ラインを介して直接接続可能な構
成をなす。各マクロセルの出力用テスト専用回路Ｏ1 ’
〜Ｏ3 ’も、スルー信号ＴＨO に基づいて特定のＲＡＭ
の出力用テスト専用回路と外部出力回路Ｏ1 ’とを、デ
ータ出力ラインを介して直接接続可能な構成をなす。
成を示す。図４に示すように、第３実施例の半導体集積
回路１０３の構成は、基本的には第１実施例と同様であ
るが、スルー（through ）信号ＴＨにより外部より活性
化されるデータ供給ライン又はデータ出力ラインが存在
する点で異なる。また、各マクロセルの入力用テスト専
用回路Ｉ1 ’〜Ｉ3 ’は、スルー信号ＴＨI に基づいて
特定のＲＡＭの入力用テスト専用回路と外部入力回路Ｉ
1 ’とを、データ供給ラインを介して直接接続可能な構
成をなす。各マクロセルの出力用テスト専用回路Ｏ1 ’
〜Ｏ3 ’も、スルー信号ＴＨO に基づいて特定のＲＡＭ
の出力用テスト専用回路と外部出力回路Ｏ1 ’とを、デ
ータ出力ラインを介して直接接続可能な構成をなす。
【００５９】次に動作を説明する。本第３実施例では、
例えば、スルー信号ＴＨI を選択状態にすると、入力用
テスト専用回路Ｉ2 ’をバイパスして、外部入力回路Ｉ
1 ’のテスト用データが直接入力用テスト専用回路
Ｉ3 ’に供給されるものとする。また、スルー信号ＴＨ
O を選択状態にすると、出力用専用回路Ｏ2 ’をバイパ
スして、出力用テスト専用回路Ｏ3 ’から外部出力回路
Ｏ3 ’に直接がデータ転送されるものとする。
例えば、スルー信号ＴＨI を選択状態にすると、入力用
テスト専用回路Ｉ2 ’をバイパスして、外部入力回路Ｉ
1 ’のテスト用データが直接入力用テスト専用回路
Ｉ3 ’に供給されるものとする。また、スルー信号ＴＨ
O を選択状態にすると、出力用専用回路Ｏ2 ’をバイパ
スして、出力用テスト専用回路Ｏ3 ’から外部出力回路
Ｏ3 ’に直接がデータ転送されるものとする。
【００６０】なお、マクロセルは十数個包含する場合が
あるので、本実施例のスルー信号ラインにより前半のマ
クロセルと後半のマクロセルとを選択するように構成し
てもよい。後半のマクロセルのみを観測する場合には、
スルー信号を選択して、後半のマクロセルに関するテス
ト専用回路へのテスト用データ及び読出した出力データ
の転送を迅速に行うことができる。
あるので、本実施例のスルー信号ラインにより前半のマ
クロセルと後半のマクロセルとを選択するように構成し
てもよい。後半のマクロセルのみを観測する場合には、
スルー信号を選択して、後半のマクロセルに関するテス
ト専用回路へのテスト用データ及び読出した出力データ
の転送を迅速に行うことができる。
【００６１】上記の如く本第３実施例によれば、途中に
存在するマクロセルを超えて、データの転送を順番通り
データを転送していたのでは時間がかかるマクロセルと
直接データの入出力を行うので、マクロセルの観測時間
を短縮できる場合がある。特に、全てのマクロセルの検
査は必要なく、転送順番からいうと比較的データの転送
に時間のかかるマクロセルのみを観測した場合、時間を
大幅に短縮できる。 （ＩＶ）第４実施例 本発明の第４実施例は、請求項５及び請求項９の発明を
適用したものであり、第３実施例の応用に関する。
存在するマクロセルを超えて、データの転送を順番通り
データを転送していたのでは時間がかかるマクロセルと
直接データの入出力を行うので、マクロセルの観測時間
を短縮できる場合がある。特に、全てのマクロセルの検
査は必要なく、転送順番からいうと比較的データの転送
に時間のかかるマクロセルのみを観測した場合、時間を
大幅に短縮できる。 （ＩＶ）第４実施例 本発明の第４実施例は、請求項５及び請求項９の発明を
適用したものであり、第３実施例の応用に関する。
【００６２】図５に、第４実施例の半導体集積回路の構
成を示す。スタンダードセルに対する仕様要求によって
は、ＲＡＭのテストの他、重要なロジック回路のテスト
をも必要とされる。そこで、本第４実施例では、データ
のスキャンを行うラインはＲＡＭのみでなく、いくつか
のロジック回路の動作を観測するためのテスト専用回路
も経由して配線する。
成を示す。スタンダードセルに対する仕様要求によって
は、ＲＡＭのテストの他、重要なロジック回路のテスト
をも必要とされる。そこで、本第４実施例では、データ
のスキャンを行うラインはＲＡＭのみでなく、いくつか
のロジック回路の動作を観測するためのテスト専用回路
も経由して配線する。
【００６３】本第４実施例の半導体集積回路１０４は、
マクロセルＲ1 〜Ｒ3 と、ロジック回路を備えているも
のとする。Ｉ1 〜Ｉ3 はＲＡＭに対する入力用テスト専
用回路であり、Ｏ1 〜Ｏ3 はこれらＲＡＭに対する出力
用テスト専用回路である。Ｌ 1 〜Ｌ6 は、テストを行う
べきロジック回路における動作状況をモニタ可能なロジ
ック用テスト専用回路である。
マクロセルＲ1 〜Ｒ3 と、ロジック回路を備えているも
のとする。Ｉ1 〜Ｉ3 はＲＡＭに対する入力用テスト専
用回路であり、Ｏ1 〜Ｏ3 はこれらＲＡＭに対する出力
用テスト専用回路である。Ｌ 1 〜Ｌ6 は、テストを行う
べきロジック回路における動作状況をモニタ可能なロジ
ック用テスト専用回路である。
【００６４】データとスキャンクロックとを転送するた
めの接続線は、全てのテスト専用回路を縦列に接続して
いる。また、第３実施例と同様に、データ供給ラインが
全てのテスト専用回路を貫通して接続されている。本実
施例では、スルー信号ＴＨの選択により、例えば、ＲＡ
Ｍのマクロセルのみが接続されるものとする。
めの接続線は、全てのテスト専用回路を縦列に接続して
いる。また、第３実施例と同様に、データ供給ラインが
全てのテスト専用回路を貫通して接続されている。本実
施例では、スルー信号ＴＨの選択により、例えば、ＲＡ
Ｍのマクロセルのみが接続されるものとする。
【００６５】なお、図５では、入出力部の構成は簡単の
ため、省略してある。また、図５の構成では、ＲＡＭに
ついての入力用テスト専用回路と出力用テスト専用回路
が縦列に接続されているが、第１〜第３実施例のよう
に、入力側の出力側の転送ラインを別々に設けてもよ
い。
ため、省略してある。また、図５の構成では、ＲＡＭに
ついての入力用テスト専用回路と出力用テスト専用回路
が縦列に接続されているが、第１〜第３実施例のよう
に、入力側の出力側の転送ラインを別々に設けてもよ
い。
【００６６】上記のような構成において、スルー信号Ｔ
Ｈを選択すると、複数のテスト専用回路のうち、ＲＡＭ
に関するマクロセルに対応するテスト専用回路のみが選
択される。ＲＡＭのみの観測を行いたい場合には、スル
ー信号ＴＨの制御により、ＲＡＭのみを選択し短時間に
観測を終了させることができる。
Ｈを選択すると、複数のテスト専用回路のうち、ＲＡＭ
に関するマクロセルに対応するテスト専用回路のみが選
択される。ＲＡＭのみの観測を行いたい場合には、スル
ー信号ＴＨの制御により、ＲＡＭのみを選択し短時間に
観測を終了させることができる。
【００６７】また、ＲＡＭに関するマクロセルとロジッ
クとを交互に選択可能としてもよい。すなわち、スルー
信号ＴＨがＨレベルのときＲＡＭに関するマクロセルの
テスト専用回路Ｉ1 〜Ｉ3 、Ｏ1 〜Ｏ3 が選択され、ス
ルー信号ＴＨがＬレベルのときロジックに関するテスト
専用回路Ｌ1 〜Ｌ6 が選択されるよう構成する。
クとを交互に選択可能としてもよい。すなわち、スルー
信号ＴＨがＨレベルのときＲＡＭに関するマクロセルの
テスト専用回路Ｉ1 〜Ｉ3 、Ｏ1 〜Ｏ3 が選択され、ス
ルー信号ＴＨがＬレベルのときロジックに関するテスト
専用回路Ｌ1 〜Ｌ6 が選択されるよう構成する。
【００６８】上記の如く本第４実施例によれば、マクロ
セルの種別毎をスルー信号ＴＨにより切り換えることに
より、必要なマクロセルのテストのみを短時間に且つ容
易に行うことが可能となる。通常の複数のマクロセルが
混在して接続される場合に比べ、データの供給、解析と
も容易になる。 （Ｖ）第５実施例 本発明の第５実施例は、請求項１２に記載の発明を適用
したものである。
セルの種別毎をスルー信号ＴＨにより切り換えることに
より、必要なマクロセルのテストのみを短時間に且つ容
易に行うことが可能となる。通常の複数のマクロセルが
混在して接続される場合に比べ、データの供給、解析と
も容易になる。 （Ｖ）第５実施例 本発明の第５実施例は、請求項１２に記載の発明を適用
したものである。
【００６９】図６に、第５実施例の半導体集積回路にお
ける入出力部の構成を示す。具体的には、第１〜第３実
施例における、入出力部の外部出力専用回路Ｏ
1 （Ｏ1 ’）を、本実施例の比較器Ｃ1 で置換すること
が可能である。
ける入出力部の構成を示す。具体的には、第１〜第３実
施例における、入出力部の外部出力専用回路Ｏ
1 （Ｏ1 ’）を、本実施例の比較器Ｃ1 で置換すること
が可能である。
【００７０】図６に示すように、本実施例の半導体集積
回路１０５においては、内部のマクロセルから転送され
たデータの出力、又は、測定用ＲＡＭ（ＲT ）の出力の
いずれかを選択できるのみであった外部出力専用回路Ｏ
1 （Ｏ1 ’）の代わりに、内部のマクロセルからの転送
データと測定用ＲＡＭ（ＲT ）の出力とを比較し、その
比較結果を外部出力端子ＤO に出力する比較器Ｃ1 が設
けられている。
回路１０５においては、内部のマクロセルから転送され
たデータの出力、又は、測定用ＲＡＭ（ＲT ）の出力の
いずれかを選択できるのみであった外部出力専用回路Ｏ
1 （Ｏ1 ’）の代わりに、内部のマクロセルからの転送
データと測定用ＲＡＭ（ＲT ）の出力とを比較し、その
比較結果を外部出力端子ＤO に出力する比較器Ｃ1 が設
けられている。
【００７１】次に、動作を説明する。上記構成におい
て、あるマクロセルを検査するために所定のテスト用デ
ータを外部入力回路Ｉ1 から転送する場合、スキャンク
ロックＳＣによりテスト用データを転送するのに先立っ
て、指示信号ＲＣに基づいて測定用ＲＡＭ（ＲT ）にこ
のテスト用データを記憶させる。
て、あるマクロセルを検査するために所定のテスト用デ
ータを外部入力回路Ｉ1 から転送する場合、スキャンク
ロックＳＣによりテスト用データを転送するのに先立っ
て、指示信号ＲＣに基づいて測定用ＲＡＭ（ＲT ）にこ
のテスト用データを記憶させる。
【００７２】次いで、スキャンクロックＳＣを供給して
テストの対象となるマクロセルに対し、当該テスト用デ
ータを記憶させる。今度は、出力用テスト専用回路に指
示信号ＲＣによりマクロセルに記憶したデータを読出
し、スキャンクロックＳＣにより比較器Ｃ1 まで読出し
たデータを転送させる。読出したデータが比較器Ｃ1 ま
で転送された場合に、指示信号ＲＣにより測定用ＲＡＭ
（ＲT ）に記憶させたデータを比較器Ｃ1 に供給する。
テストの対象となるマクロセルに対し、当該テスト用デ
ータを記憶させる。今度は、出力用テスト専用回路に指
示信号ＲＣによりマクロセルに記憶したデータを読出
し、スキャンクロックＳＣにより比較器Ｃ1 まで読出し
たデータを転送させる。読出したデータが比較器Ｃ1 ま
で転送された場合に、指示信号ＲＣにより測定用ＲＡＭ
（ＲT ）に記憶させたデータを比較器Ｃ1 に供給する。
【００７３】比較器Ｃ1 は、標準装置たる測定用ＲＡＭ
（ＲT ）から読出されたデータとテスト対象となるマク
ロセルから転送されたデータとを比較する。測定用ＲＡ
Ｍ（ＲT ）は、内部のマクロセルであるＲＡＭと同一の
動作特性を有しているので、同一のテスト用データが供
給された場合には、同一結果が出力される。しかし、内
部のマクロセルに何らかの欠陥が生じた場合、両出力デ
ータは異なるものとなる。
（ＲT ）から読出されたデータとテスト対象となるマク
ロセルから転送されたデータとを比較する。測定用ＲＡ
Ｍ（ＲT ）は、内部のマクロセルであるＲＡＭと同一の
動作特性を有しているので、同一のテスト用データが供
給された場合には、同一結果が出力される。しかし、内
部のマクロセルに何らかの欠陥が生じた場合、両出力デ
ータは異なるものとなる。
【００７４】したがって、比較器Ｃ1 が測定用ＲＡＭ
（ＲT ）の出力と内部のマクロセルから読出され転送さ
れたデータとを比較することにより、マクロセルのビッ
ト毎の出力についての良否を直接外部出力端子ＤO から
観察可能となる。
（ＲT ）の出力と内部のマクロセルから読出され転送さ
れたデータとを比較することにより、マクロセルのビッ
ト毎の出力についての良否を直接外部出力端子ＤO から
観察可能となる。
【００７５】上記の如く第５実施例によれば、外部出力
端子にマクロセルの判定結果が直に出力されるので、転
送データを読出してから、入力したテスト用データとの
比較作業を行うことなく、簡単にマクロセルの測定が行
える。 （ＶＩ）その他の変形例 本発明の上記実施例に限らず種々の変形が可能である。
端子にマクロセルの判定結果が直に出力されるので、転
送データを読出してから、入力したテスト用データとの
比較作業を行うことなく、簡単にマクロセルの測定が行
える。 （ＶＩ）その他の変形例 本発明の上記実施例に限らず種々の変形が可能である。
【００７６】例えば、第１〜第３実施例において、入力
側のデータ供給と出力側のデータ出力とは同一のスキャ
ンクロックに基づいて行われていたが、互いに異なる周
波数を有するクロックに基づくものであってもよい。す
なわち、請求項１１に記載したように、入力用テスト専
用回路のビット数、出力用テスト専用回路のビット数に
比例した周波数のスキャンクロックを用いる。例えば、
あるマクロセルの入力が６ビットであり、出力が３ビッ
トで構成されている場合、入力側に設けられた入力用テ
スト専用回路をシフトするためのスキャンクロックの周
波数を出力側に設けられた出力用テスト専用回路をシフ
トするためのスキャンクロックの周波数の２倍にする。
出力が２ビットなら、３倍の周波数を有するスキャンク
ロックを用いる。
側のデータ供給と出力側のデータ出力とは同一のスキャ
ンクロックに基づいて行われていたが、互いに異なる周
波数を有するクロックに基づくものであってもよい。す
なわち、請求項１１に記載したように、入力用テスト専
用回路のビット数、出力用テスト専用回路のビット数に
比例した周波数のスキャンクロックを用いる。例えば、
あるマクロセルの入力が６ビットであり、出力が３ビッ
トで構成されている場合、入力側に設けられた入力用テ
スト専用回路をシフトするためのスキャンクロックの周
波数を出力側に設けられた出力用テスト専用回路をシフ
トするためのスキャンクロックの周波数の２倍にする。
出力が２ビットなら、３倍の周波数を有するスキャンク
ロックを用いる。
【００７７】このスキャンクロックの周波数関係によれ
ば、一のデータを入力するに必要な時間と、一のデータ
を出力するのに必要な時間とが一致するので、タイミン
グ調整することなく、データの入力処理と出力処理とを
交互に行える。したがって、データの取扱いが単純化さ
れる。
ば、一のデータを入力するに必要な時間と、一のデータ
を出力するのに必要な時間とが一致するので、タイミン
グ調整することなく、データの入力処理と出力処理とを
交互に行える。したがって、データの取扱いが単純化さ
れる。
【００７８】また、上記のように入力のビット数や出力
のビット数によらず、転送時間を一定にできるので、マ
クロセルは上記実施例で例示したＲＡＭのように、入力
のビット数と出力のビット数とが等しい必要はなく、他
の機能を有するマクロセルであってもよい。
のビット数によらず、転送時間を一定にできるので、マ
クロセルは上記実施例で例示したＲＡＭのように、入力
のビット数と出力のビット数とが等しい必要はなく、他
の機能を有するマクロセルであってもよい。
【００７９】
【発明の効果】請求項１乃至請求項１２に記載の発明に
よれば、測定すべきマクロセルの入出力ビット数と等し
いビット数を一単位として、データの入力と出力結果の
観測が行えるので、マクロセル以外のロジック回路の影
響を受けず、マクロセルに直接データを書き込み、読出
したのと同じ条件で測定が行える。このため、従来の半
導体集積回路に比べ、容易且つ短時間に、また、確実
に、内部のマクロセルの観測が行える。
よれば、測定すべきマクロセルの入出力ビット数と等し
いビット数を一単位として、データの入力と出力結果の
観測が行えるので、マクロセル以外のロジック回路の影
響を受けず、マクロセルに直接データを書き込み、読出
したのと同じ条件で測定が行える。このため、従来の半
導体集積回路に比べ、容易且つ短時間に、また、確実
に、内部のマクロセルの観測が行える。
【００８０】請求項３又は請求項７に記載の発明によれ
ば、観測時に観測用の入力・出力端子として、また通常
動作時には通常動作のための入力・出力端子として使用
できるので、外部端子の利用効率を高くできる。
ば、観測時に観測用の入力・出力端子として、また通常
動作時には通常動作のための入力・出力端子として使用
できるので、外部端子の利用効率を高くできる。
【００８１】請求項４又は請求項８に記載の発明によれ
ば、制御信号により、特定の一部のマクロセルの観測を
行えるので、観測の頻度の高いマクロセル等の観測を短
時間かつ簡単に行える。
ば、制御信号により、特定の一部のマクロセルの観測を
行えるので、観測の頻度の高いマクロセル等の観測を短
時間かつ簡単に行える。
【００８２】請求項５又は請求項９に記載の発明によれ
ば、データ供給ラインは、複数の異なる種類のマクロセ
ルのうち、同一種類のマクロセルのみを縦列に接続する
ので、同一種類のマクロセルに対する観測を短時間に行
える。
ば、データ供給ラインは、複数の異なる種類のマクロセ
ルのうち、同一種類のマクロセルのみを縦列に接続する
ので、同一種類のマクロセルに対する観測を短時間に行
える。
【００８３】請求項１０又は請求項１１に記載の発明に
よれば、テスト用データを一つ入力する場合と出力する
場合の時間関係が一対一となるので、データの解析、対
比が容易かつ確実に行える。
よれば、テスト用データを一つ入力する場合と出力する
場合の時間関係が一対一となるので、データの解析、対
比が容易かつ確実に行える。
【００８４】請求項１２に記載の発明によれば、基準と
なる測定用マクロセルの出力と、測定対象となる他のマ
クロセルの出力と、の比較が簡単に行えるので、テスト
用データを解析することなく、直接マクロセルの良否の
判定を簡単に且つ確実に行える。
なる測定用マクロセルの出力と、測定対象となる他のマ
クロセルの出力と、の比較が簡単に行えるので、テスト
用データを解析することなく、直接マクロセルの良否の
判定を簡単に且つ確実に行える。
【図１】本発明の半導体集積回路の原理説明図であり、
（Ａ）は原理構成図、（Ｂ）はタイミングチャートであ
る。
（Ａ）は原理構成図、（Ｂ）はタイミングチャートであ
る。
【図２】第１実施例の半導体集積回路の構成図である。
【図３】第２実施例の半導体集積回路の構成図である。
【図４】第３実施例の半導体集積回路の構成図である。
【図５】第４実施例の半導体集積回路の構成図である。
【図６】第５実施例の半導体集積回路の構成図である。
【図７】従来の半導体集積回路の説明図である。
ＤI …外部入力端子 ＤO …外部出力端子 Ｉ1 〜Ｉ3 、Ｉ1 ’〜Ｉ3 ’、Ｉ11〜Ｉ13…入力用テス
ト専用回路 Ｏ1 〜Ｏ3 、Ｏ1 ’〜Ｏ3 ’、Ｏ11〜Ｏ13…出力用テス
ト専用回路 Ｌ1 〜Ｌ6 、Ｌ11〜Ｌ16…テスト専用回路 Ｒ1 〜Ｒ3 、Ｒ11〜Ｒ13…マクロセル（ＲＡＭ） ＲT …測定用ＲＡＭ Ｇ1 、Ｇ2 …周辺ロジックゲート Ｃ1 …比較器 １００〜１０５、２００…半導体集積回路
ト専用回路 Ｏ1 〜Ｏ3 、Ｏ1 ’〜Ｏ3 ’、Ｏ11〜Ｏ13…出力用テス
ト専用回路 Ｌ1 〜Ｌ6 、Ｌ11〜Ｌ16…テスト専用回路 Ｒ1 〜Ｒ3 、Ｒ11〜Ｒ13…マクロセル（ＲＡＭ） ＲT …測定用ＲＡＭ Ｇ1 、Ｇ2 …周辺ロジックゲート Ｃ1 …比較器 １００〜１０５、２００…半導体集積回路
Claims (12)
- 【請求項１】 複数のマクロセルを含む半導体集積回路
において、 外部端子との間で所定のビット数からなるテスト用デー
タの入力を行い及び前記マクロセルから読出された出力
データを前記外部端子に出力する入出力部を備え、 前記マクロセル毎には、前記入出力部から入力されたテ
スト用データを前記マクロセルに供給し、前記マクロセ
ルから出力された出力用データを前記入出力部に転送す
るテスト専用回路を各々備えたことを特徴とする半導体
集積回路。 - 【請求項２】 複数のマクロセルを含む半導体集積回路
において、 入出力部には、所定のビット数からなるテスト用データ
を外部入力端子からパラレルに入力し、スキャンクロッ
クに基づいて当該入力したテスト用データを順次シリア
ルに出力する外部入力回路を備え、 前記マクロセル毎には、前記スキャンクロックに基づい
て当該テスト用データをシリアルに入力し、入力された
テスト用データを順次シフトしつつシリアルに出力し、
前記マクロセルに対して入出力を指示するための指示信
号に基づいて前記外部入力回路の入力するビット数と同
一数のビット数からなるテスト用データを一のマクロセ
ルに対しパラレルに出力する入力用テスト専用回路を備
え、 前記外部入力回路のシリアル出力は最初にシフトすべき
入力用テスト専用回路にシリアルに入力され、一の入力
用テスト専用回路のシリアル出力が他の一の入力用テス
ト専用回路にシリアルに入力されるように複数の前記入
力用テスト専用回路を順次縦列に接続したことを特徴と
する半導体集積回路。 - 【請求項３】 請求項２に記載の半導体集積回路におい
て、 前記マクロセルにテスト用データを設定するための設定
用信号が入力された場合に、前記外部入力端子から前記
外部入力回路に直接テスト用データを供給するための供
給回路として動作するロジック回路を備えたことを特徴
とする半導体集積回路。 - 【請求項４】 請求項２又は請求項３に記載の半導体集
積回路において、 特定のマクロセルの観測を指示するための制御信号に基
づいて、前記テスト用データを前記外部入力回路から前
記複数の入力用テスト専用回路のうちの一部の入力用テ
スト専用回路に対して直接供給するためのデータ供給ラ
インを設けたことを特徴とする半導体集積回路。 - 【請求項５】 請求項４に記載の半導体集積回路におい
て、 前記マクロセルとして複数の異なる種類のマクロセルを
含み、前記データ供給ラインは同一種類のマクロセルの
みを縦列に接続することを特徴とする半導体集積回路。 - 【請求項６】 複数のマクロセルを含む半導体集積回路
において、 前記マクロセル毎には、スキャンクロックに基づいて所
定のビット数からなる転送データをシリアルに入力し、
入力した転送データを順次シフトしつつシリアルに出力
し、前記マクロセルに対して入出力を指示するための指
示信号に基づいて一のマクロセルの出力したデータをパ
ラレルに入力し前記転送データの一部として記憶する出
力用テスト専用回路を備え、 入出力部には、前記出力用テスト専用回路から転送され
る転送データを前記所定のビット数分記憶し、当該記憶
した転送データを外部出力端子に対してパラレルに供給
する外部出力回路を備え、 一の出力用テスト専用回路のシリアル出力が他の一の出
力用テスト専用回路にシリアルに入力されるように複数
の前記出力用テスト専用回路を順次縦列に接続し、最後
に転送データが転送される出力用テスト専用回路のシリ
アル出力は前記外部出力回路に供給されることを特徴と
する半導体集積回路。 - 【請求項７】 請求項６に記載の半導体集積回路におい
て、 前記マクロセルからの転送データを観測するための観測
用信号が供給された場合に、前記外部出力回路に記憶さ
れた転送データを前記外部出力端子に直接出力するため
の出力回路として動作するロジック回路を備えたことを
特徴とする半導体集積回路。 - 【請求項８】 請求項６又は請求項７に記載の半導体集
積回路において、 特定のマクロセルの観測を指示するための制御信号に基
づいて、前記転送データを前記複数の出力用テスト専用
回路のうちの一部の出力用テスト専用回路から前記外部
出力回路に対して直接出力するためのデータ出力ライン
を設けたことを特徴とする半導体集積回路。 - 【請求項９】 請求項８に記載の半導体集積回路におい
て、 前記マクロセルとして複数の異なる種類のマクロセルを
含み、前記データ出力ラインは同一種類のマクロセルの
みを縦列に接続することを特徴とする半導体集積回路。 - 【請求項１０】 請求項２乃至請求項５のいずれかに記
載の半導体集積回路と請求項６乃至請求項９のいずれか
に記載の半導体集積回路とを備え、 前記入力用テスト専用回路の記憶するビット数と前記出
力用テスト専用回路の記憶するビット数とは同一のビッ
ト数であることを特徴とする半導体集積回路。 - 【請求項１１】 請求項２乃至請求項５のいずれかに
記載の半導体集積回路と請求項６乃至請求項９のいずれ
かに記載の半導体集積回路とを備え、 前記入力用テスト専用回路又は前記出力用テスト専用回
路の各々をシフトするためにのスキャンクロックの周波
数は、各テスト専用回路の記憶するビット数に略比例し
た周波数に設定されることを特徴とする半導体集積回
路。 - 【請求項１２】 請求項１０又は請求項１１に記載の半
導体集積回路において、 前記外部入力回路の記憶するテスト用データを入力し、
前記マクロセルが本来出力すべき出力データを前記外部
出力回路に出力する測定用マクロセルを設け、 前記外部出力回路は、前記出力用テスト専用回路からシ
フトされてきたテスト用データと前記測定用マクロセル
の出力した出力データとを比較して、その比較結果を前
記外部出力端子に出力することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057650A JPH08254570A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057650A JPH08254570A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08254570A true JPH08254570A (ja) | 1996-10-01 |
Family
ID=13061786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057650A Withdrawn JPH08254570A (ja) | 1995-03-16 | 1995-03-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08254570A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313202B1 (ko) * | 1997-10-01 | 2001-12-12 | 가네꼬 히사시 | 매크로용테스트회로 |
| KR20020005960A (ko) * | 2000-07-11 | 2002-01-18 | 가나이 쓰토무 | 반도체 집적회로 |
| US6405335B1 (en) * | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| JP2002286803A (ja) * | 2001-03-23 | 2002-10-03 | Sony Corp | 半導体集積回路 |
| KR100414377B1 (ko) * | 2001-12-27 | 2004-01-07 | 주식회사 하이닉스반도체 | 임베디드 메모리의 패스 스큐 검출 방법 |
| JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP2006195835A (ja) * | 2005-01-14 | 2006-07-27 | Toshiba Corp | 半導体集積回路装置 |
| CN110888042A (zh) * | 2019-12-09 | 2020-03-17 | 青岛歌尔微电子研究院有限公司 | Asic芯片晶圆的测试方法、设备和计算机存储介质 |
-
1995
- 1995-03-16 JP JP7057650A patent/JPH08254570A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313202B1 (ko) * | 1997-10-01 | 2001-12-12 | 가네꼬 히사시 | 매크로용테스트회로 |
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| JP2006195835A (ja) * | 2005-01-14 | 2006-07-27 | Toshiba Corp | 半導体集積回路装置 |
| US8072830B2 (en) | 2005-01-14 | 2011-12-06 | Kabushiki Kaisha Toshiba | Logic embedded memory having registers commonly used by macros |
| CN110888042A (zh) * | 2019-12-09 | 2020-03-17 | 青岛歌尔微电子研究院有限公司 | Asic芯片晶圆的测试方法、设备和计算机存储介质 |
| CN110888042B (zh) * | 2019-12-09 | 2022-02-25 | 青岛歌尔微电子研究院有限公司 | Asic芯片晶圆的测试方法、设备和计算机存储介质 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |