KR20020005960A - 반도체 집적회로 - Google Patents

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KR20020005960A
KR20020005960A KR1020010035719A KR20010035719A KR20020005960A KR 20020005960 A KR20020005960 A KR 20020005960A KR 1020010035719 A KR1020010035719 A KR 1020010035719A KR 20010035719 A KR20010035719 A KR 20010035719A KR 20020005960 A KR20020005960 A KR 20020005960A
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하야시히데키
스즈키타케시
히게타케이이치
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
오오야유우이치로우
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

복수의 메모리를 내장한 반도체 집적회로에 있어서, 효율 좋게 메모리의 불량비트를 구제하여 수율의 향상을 도모할 수 있도록 한다. 입력된 식별코드가 자기의 식별코드와 일치하고 있는지의 여부를 판정하는 식별코드 일치검출회로 및 수신데이터 래치회로를 가지며, 래치한 데이터에 따른 동작을 행하도록 구성된 복수의 회로블록(RAM 매크로셀)과, 상기 식별코드와 상기 식별코드에 대응한 정보를 설정 가능하게 설정된 정보를 시리얼로 출력 가능한 설정회로(10)와, 상기 설정회로에서 설정정보를 순차적으로 판독하여 패럴렐 데이터로 변환하여 상기 복수의 회로블록으로 전송 가능한 제어회로(20)를 설치하고, 상기 복수의 회로블록은, 각각의 식별코드 일치검출회로가 입력된 식별코드와 자기의 식별코드가 일치하고 있다고 판정했을 때에 전송되어 온 상기 설정정보를 상기 수신 데이터 래치회로로 캡쳐하여 유지하도록 구성하였다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적회로기술, 나아가서는 회로블록마다 설정변경을 가능하게 하는 기술에 관한 것으로, 예를 들면 복수의 메모리를 내장한 반도체 집적회로에 있어서 메모리 불량비트의 구제방식, 메모리의 동작타이밍 조정 및 상기 메모리의 진단 테스트에 적용하는 유효한 기술에 관한 것이다.
종래, RAM(Random Access Memory) 등의 반도체 메모리 혹은 메모리를 내장한 반도체 집적회로에서는, 메모리에 포함되는 불량비트를 구제하여 수율을 향상시키기 위해, 예비 메모리열이나 메모리행 및 결함 어드레스를 기억하는 어드레스 설정회로 등으로 이루어지는 용장회로가 설치되어 있다. 이러한 용장회로에서 결함 어드레스의 설정은, 레이저 등에 의해 프로그램 가능한 휴즈를 이용하여 행하는 방식이 일반적이다. 또한, 공지예로서, 일본특허공개 평 4-274096(대응미국특허 제 5,430,679호) 및 일본공개특허 평 10-275494(대응미국특허 제 5,859,801 호)가 있다.
그런데, 근래 반도체 집적회로의 고집적화에 따라, 1개의 반도체 칩상에 복수의 메모리를 내장한 LSI도 다수 볼 수 있게 되어오고 있다. 예를 들면, 계산기용 프로세서 등에는, 대용량 1차 캐쉬나 2차 캐쉬, TLB, Tag 캐쉬, 분기 예측용 메모리, 라이트 버퍼 등 여러 가지의 RAM을 제공하기 위해 100개에 가까운 내장 RAM이 설치되는 경우도 있다.
상기와 같이 다수의 RAM(메모리)을 내장한 LSI에서, 각 내장 RAM마다 결함 어드레스를 기억하는 어드레스 설정회로 등으로 이루어지는 용장회로를 설치하도록 하면, 예를 들면 내장 RAM의 수가 100개이고, 구제 어드레스가 10비트인 경우를 고려하면, 약 1000개의 휴즈가 필요해진다. 그 때문에, 용장회로에 의한 칩 사이즈의 증대를 초래한다는 문제점이 있다.
그런데, 본 발명자들은, 1M비트 이하의 기억용량을 갖는 내장 RAM을 100개 정도 설치한 LSI에서는, 100개 모두 내장 RAM으로 구제 가능한 불량비트가 발생할 확률은 매우 낮고, 수개 ~ 수십개의 내장 RAM으로 구제 가능한 불량비트가 발생하는 경우가 많으므로, 모든 내장 RAM에 용장회로를 설치해도 그것에 의한 수율향상의 효율은 그다지 좋지 않은 것을 발견하였다. 또한, 다수의 RAM의 진단을 합리적으로 행하는 것도 중요하다.
이 발명의 목적은, RAM과 같은 메모리 회로를 복수개 내장한 반도체 집적회로에 있어서, 효율 좋게 메모리 회로의 불량비트를 구제하여 수율의 향상을 도모할 수 있는 반도체 집적회로기술을 제공하는데 있다.
이 발명의 다른 목적은, 복수의 메모리 회로를 내장한 반도체 집적회로에서, 메모리 회로의 액세스 타이밍을 조정하여 동작마진을 높게 또, 보다 고속으로 메모리 회로를 액세스할 수 있는 반도체 집적회로를 제공하는데 있다.
이 발명의 다른 목적은, 메모리진단 및 메모리특성 설정에 공용되는 총합적 버스방식을 갖는 반도체 집적회로를 제공하는데 있다.
이 발명의 상기 및 그 이외의 목적과 신규한 특징에 대해서는, 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
도 1은, 본 발명의 개략을 나타내는 블록도,
도 2는, 본 발명을 적용한 반도체 집적회로의 개략 구성도,
도 3은, 설정회로를 구성하는 쉬프트 레지스터의 블록도,
도 4는, 설정회로를 구성하는 휴즈셋트의 구성도,
도 5는, 도 3의 쉬프트 레지스터 기능을 갖는 설정회로를 구성하는 휴즈내장의 플립플롭의 구체예,
도 6은, 도 5의 휴즈내장의 플립플롭의 동작 타이밍챠트,
도 7은, 메모리진단 컨트롤러의 시리얼-패럴렐 변환회로와 RAM 테스트용의 모드 레지스터의 구체예,
도 8은, 메모리진단 컨트롤러의 블록도,
도 9는, 메모리진단 컨트롤러내의 테스트모드 신호의 디코드 회로예를 나타내는 회로 구성도,
도 10은, 메모리 컨트롤 버스의 전송 타이밍챠트,
도 11은, RAM 매크로셀의 일예를 나타내는 블록도,
도 12는, 매크로 일치검출회로의 일예를 나타내는 블록도,
도 13은, 테스트모드 디코더의 일예를 나타내는 블록도,
도 14는, 구제어드레스 수신래치회로의 일예를 나타내는 회로 구성도,
도 15는, 타이밍정보 수신래치회로의 일예를 나타내는 회로 구성도,
도 16은, RAM 코어셀의 일예를 나타내는 회로 구성도,
도 17은, 펄스생성회로의 일예를 나타내는 회로 구성도,
도 18은, 본 실시예의 데이터비트 쉬프트식 용장구제방식의 동작 설명도,
도 19는, RAM 코어셀 내의 타이밍챠트,
도 20은, 본 실시예 LSI의 동작순서,
도 21은, 메모리 컨트롤 버스의 전송 타이밍챠트,
도 22는, TAP 컨트롤러를 설치한 반도체 집적회로의 개략 구성도,
도 23은, 도 22에서, 플립플롭 회로를 더 설치한 반도체 집적회로의 개략 구성도,
도 24는, 외부에서 공급되는 클록신호를 칩 내부에 설치되어 있는 회로블록으로 분배하는 클록 분배계를 나타내는 개략 구성도,
도 25는, 클록앰프에 본 발명을 적용한 경우의 실시예를 나타내는 블록도이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 설명하면, 하기와 같다.
즉, 입력된 식별코드가 자기의 식별코드와 일치하고 있는지의 여부를 판정하는 식별코드 일치검출회로 및 수신 데이터 래치회로 또는 유지회로를 가지며, 래치한 데이터에 따른 동작을 행하도록 구성된 복수의 회로블록과, 상기 식별코드와 상기 식별코드에 대응한 정보가 설정 가능하여, 설정된 정보를 리시얼로 출력 가능한 설정회로와, 상기 설정회로에서의 설정정보를 시리얼 버스를 통하여 시리얼 데이터로서 순차적으로 판독하고, 그것을 패럴렐 데이터로 변환하여 상기 복수의 회로블록으로 전송 가능한 제어회로를 구비한다. 상기 복수의 회로블록은, 각각의 상기 식별코드 일치검출회로가 입력된 식별코드와 자기의 식별코드가 일치하고 있다고 판정했을 때에 전송되어 온 상기 설정정보를 대응하는 상기 수신 데이터 래치회로에 캡쳐(capture)하여 유지하도록 구성한 것이다.
상기한 수단에 의하면, 반도체 집적회로의 제조 후에 반도체 집적회로 내의 회로블록마다 구제어드레스 정보나 타이밍정보 등의 설정을 변경할 수 있으며, 이것에 의해 각 회로블록의 성능을 최대한으로 끌어낼 수 있다. 또한, 복수의 회로블록에 대하여 그들 회로블록에 유지되야 할 정보를 설정하는 설정회로를 공용시킬 수 있으므로, 설정회로의 규모를 대폭으로 저감할 수 있다. 또한, 설정회로의 설정정보를, 시리얼버스를 이용한 시리얼 데이터로서 판독하는 구성이므로, 제어회로의 회로를 변경하지 않고 설정회로에 설정 가능한 정보량을 증가시킬 수 있다. 더욱이, 설정회로 설정정보의 각 회로블록으로의 전송은, 시스템의 시작시 등에 1회 행하면 되므로, 시리얼 전송방식으로 한 것에 의한 스루풋(throughput)의 저하는 적다.
여기서, 바람직하게는, 상기 제어회로에서 상기 복수의 회로블록으로의 설정정보의 전송은 패럴렐버스를 통하여 행해지도록 한다. 이것에 의해, 설정회로에서 복수의 회로블록에 대하여 설정정보를 전송하는 패럴렐버스 내의 복수의 신호선을 공통화할 수 있고, 각각의 회로블록에 대하여 설정정보를 전송하는 전용 신호선을 설치하는 경우에 비해 대폭으로 신호선의 수를 줄일 수 있다.
또한, 상기 설정회로는, 반도체 집적회로의 외부에서 프로그램 가능한 복수의 프로그램 소자와, 각 프로그램 소자의 상태를 병렬로 판독하여 시리얼로 전송하는 쉬프트 레지스터로 구성한다. 이것에 의해, 반도체 집적회로의 제조 후에 임의의 정보를 설정할 수 있음과 동시에, 설정회로에 설정된 정보의 판독을 효율 좋게 행할 수 있다.
또한, 상기 쉬프트 레지스터는, 상기 제어회로에서 공급되는 쉬프트용 클록신호에 따라 쉬프트 동작하도록 구성한다. 이것에 의해, 외부에서 쉬프트용 클록신호를 생성하여 공급하지 않고 자동적으로 설정정보의 전송을 행할 수 있다.
또한, 반도체 집적회로의 외부에서 정보를 입력 가능한 복수의 단자를 설치하고, 상기 제어회로는 상기 복수의 단자에서 입력된 정보 또는 상기 설정회로에 설정되어 있는 정보 중 어떤 것을 상기 복수의 회로블록에 패럴렐버스를 이용하여 전송 가능하게 구성하면 된다. 이것에 의해, 설정회로에 정보를 설정하기 전에 각 회로블록에 설정정보를 유지시켜 테스트 동작시킴으로써, 설정하는 정보가 적당한지 아닌지 미리 확인할 수 있어, 잘못된 설정을 회피할 수 있다. 또한, 상기 패럴렐버스는 공용으로 이용되므로, 회로규모의 증가를 방지할 수 있다.
상기 복수의 회로블록은 결함을 갖는 메모리셀을 예비한 메모리셀과 치환하는 용장회로를 구비한 메모리회로인 경우에, 상기 수신데이터 래치회로는 상기 용장회로를 유효하게 하는 구제어드레스를 캡쳐하여 유지하도록 구성한다. 1개의 반도체 집적회로에 복수의 메모리 회로가 내장되고, 각 메모리 회로에 용장회로가 설치되어 있는 경우에, 각 메모리 회로마다 프로그램 소자를 포함하는 구제 어드레스 설정회로를 설치하도록 하면 프로그램 소자의 수만으로 방대한 수가 되어 칩 사이즈 증대의 원인이 되지만, 상기 수단에 의하면, 구제 어드레스를 설정하는 회로를 공통화할 수 있으므로, 토털 프로그램 소자의 수를 줄여, 칩 사이즈를 저감하는 것이 가능해진다.
상기 복수의 회로블록은 소정 회로의 동작 타이밍을 공급하는 신호의 타이밍을 조정 가능한 타이밍 조정수단을 구비하며, 상기 수신데이터 래치회로는 상기 타이밍 조정수단에 있어서 타이밍 정보를 캡쳐하여 유지하도록 구성한다. 이것에 의해, 각 회로블록의 동작 타이밍의 최적화가 가능해지고, 회로의 동작속도를 높일 수 있음과 동시에, 각 회로블록마다 타이밍정보를 설정하는 회로를 설치하는 경우에 비해 대폭으로 회로규모를 저감할 수 있다.
상기 복수의 회로블록은 결함을 갖는 메모리셀을 예비 메모리셀과 치환하는 용장회로 및 소정 회로의 동작 타이밍을 공급하는 신호의 타이밍을 조정 가능한 타이밍 조정수단을 구비한 메모리 회로로서, 상기 수신데이터 래치회로는 상기 제어회로에서 공급되는 신호에 의거하여 상기 구제어드레스 또는 상기 타이밍 조정수단에 있어서 타이밍 정보를 캡쳐하여 유지하고, 캡쳐한 정보에 대응한 동작을 하도록 구성한다. 이것에 의해, 용장회로용 구제어드레스를 유지하는 회로와 상기 타이밍조정수단에서 타이밍 정보를 유지하는 회로를 공통화할 수 있으므로, 따로 회로를 설치할 경우에 비해 회로규모를 저감할 수 있다.
상기 복수의 회로블록의 테스트를 위해 동작시키는 테스트 제어회로를 설치하고, 상기 회로블록은 상기 테스트 제어회로에서의 제어신호를 수신하여 동작하고 테스트 동작결과를 출력할 수 있도록 구성한다. 이것에 의해, 고가의 테스터를 이용하지 않고 회로블록의 테스트를 행할 수 있고, 비용저감을 도모할 수 있다.
또한, 상기 테스트 제어회로에 의한 상기 복수의 회로블록의 테스트 결과에 의거하여 상기 설정회로로 설정하는 정보를 결정하고, 상기 설정회로에 대한 정보의 설정을 행한다. 이것에 의해, 고가의 테스터를 이용하지 않고 회로블록의 테스트를 행할 수 있고, 비용저감을 도모할 수 있음과 동시에, 테스트 결과에 의거하여 설정회로로의 정보설정도 간단하게 행할 수 있으며, 테스트 및 설정회로로의 설정에 필요한 시간을 대폭으로 단축할 수 있다.
(발명의 실시형태)
이하, 본 발명에 적합한 반도체 집적회로의 실시예를 도면에 의거하여 설명한다.
본 발명의 반도체 집적회로는, 도 1에 그 개략를 나타내는 바와 같이, 칩에 내장되어 있는 복수의 메모리블록(MCL1, MCL2 ‥‥‥ MCLn)의 각각에 미리 식별코드(ID 코드)를 부여해 두고, 그 식별코드와 입력된 식별코드(RAM-ID)를 비교하는 비교기(CMP)와 식별코드가 일치했을 때에 입력되어 있는 어드레스 등의 정보(Data)를 래치하는 래치회로 또는 유지회로(LTC)를 설치해 둔다. 한편, 메모리 블록과는다른 장소에 복수의 메모리블록(MCL1, MCL2 ‥‥‥ MCLn)에 대하여 구제 어드레스(DataO ~ DataM)와 구제하는 메모리블록을 특정하기 위한 식별코드(RAM-ID0 ~ RAM-IDM)를 쌍으로 설정하는 설정회로(10)와, 이 설정회로(10)를 제어하는 제어회로로서의 메모리진단 컨트롤러(20)를 설치한다. 또한, 설정회로(10)는, 외부에서 프로그램 가능한 프로그램 소자로서의 휴즈를 나란히 배치한 휴즈 어레이(F-ALY11)와, 각각 휴즈의 상태를 판독하여 시리얼로 전송하기 위한 쉬프트 레지스터(SFT)로 구성한다. 그리고, 상기 메모리진단 컨트롤러(20)에 의해, 상기 설정회로(10)에서 설정정보를 시리얼 버스(SBUS)를 통하여 시리얼로 판독하여 그것을 패럴렐 데이터로 변환하여 패럴렐버스로서의 메모리 컨트롤버스(30)를 통하여 메모리 블록(MCL1, MCL2 ‥‥‥ MCLn)에 공급하고, 자동적으로 구제어드레스를 래치시키도록 한 것이다.
또한, 설정회로(10)와 메모리진단 컨트롤러(20)와의 사이에는, 설정회로(10)에서의 데이터(FDATA) 또는 외부단자에서의 데이터(DATA) 중 어느 하나를 메모리진단 컨트롤러에 공급시키기 위한 셀렉터(SEL)가 설치되어 있다. 이것에 의해, 시스템 가동중에 어떤 메모리 블록에서 새롭게 불량비트가 발생한 경우에, 설정회로(10)에서의 데이터(FDATA) 대신에 외부에서의 데이터(DATA)를 불량비트가 발생한 메모리 블록으로 전송하여 래치시킴으로써, 칩의 교환 혹은 휴즈로의 추가 프로그램을 행하지 않고 고장을 없앨 수 있게 된다.
더욱이, 상기 설정회로(10)를 구성하는 쉬프트 레지스터 자신의 고장 유무를 검출할 수 있도록 하기 위해, 초단 플립플롭(F/F1)의 데이터 단자에는, 테스트 데이터 입력용 플립플롭(F/Fin)의 데이터 출력단자가 접속되어 있다. 또한, 쉬프트 레지스터의 최종단의 플립플롭(F/Fz)의 데이터 출력단자는, 테스트 데이터 출력용 플립플롭(F/Fout)의 데이터 입력단자에 접속되어 있다. 이것에 의해, 예를 들면, 테스트 데이터 입력용 플립플롭(F/Fin)에 "1" 또는 "0"을 셋트하여 쉬프트 레지스터에 따라 쉬프트시키고, 마지막으로 테스트 데이터 출력용 플립플롭(F/Fout)에 래치된 데이터가 입력 데이터와 일치하고 있는지를 판정함으로써 쉬프트 레지스터에 이상이 있는지의 여부를 검출할 수 있다.
또한, 상기 테스트 데이터 입출력용 플립플롭(F/Fin, F/Fout)은, 예를 들면 논리부의 테스트 혹은 바운더리 스캔 테스트에 사용되는 스캔 패스상에 설치함으로써, 테스트 데이터의 설정과 테스트 결과의 판독을 별도의 특별한 장치를 설치하지 않고 행할 수 있도록 구성할 수 있다. 또한, 테스트 데이터 입출력용 플립플롭(F/Fin, F/Fout)을 설치하는 대신에, 테스트 데이터 입출력용의 외부단자를 설치하여 직접 테스트 데이터를 입력하거나, 테스트 결과를 관찰할 수 있도록 구성해도 된다.
도 2는 본 발명을 적용한 반도체 집적회로의 개략 구성을 나타낸다. 또한, 도 2에 나타나 있는 회로블록은 모두, 단결정 실리콘과 같은 1개의 반도체칩상에 형성된다. ◎ 표시로 나타나 있는 것은, 당해 반도체칩에 설치되는 외부단자로서의 패드이며, 도시되어 있는 것은 실제로 설치되는 외부단자 중 본 발명에 관련하는 것을 나타내고 있는데 지나지 않으며, 이들 외부단자 이외에, 칩 본래의 기능을 다하기 위해 외부단자나 전원전압 단자가 설치되어 있다.
도 2에서, 부호 MCL1, MCL2 ‥‥‥ MCLn로 나타나 있는 것은 내장메모리로서의 RAM 매크로셀, LGC11, LGC12 ‥‥‥ LGC2n으로 나타나 있는 것은 칩 본래의 논리기능(시스템 논리)을 실현하기 위한 논리회로이다. 상기 RAM 매크로셀(MCL1, MCL2 ‥‥‥MCLn)은, 뒤에 상세하게 설명하는 바와 같이, 각각이 메모리어레이나 선택용 디코더회로, 판독 기록회로 이외에, 불량비트와 치환되는 예비 메모리열 및 치환제어회로나 메모리의 테스트를 용이하게 하기 위한 테스트 보조회로 등을 구비한 구성으로 된다.
또한, 본 명세서에서, RAM 매크로셀이란, 미리 설계되어 동작이 확인되어 있는 메모리회로로서, 데이터베이스 등에 등록되는 복수의 RAM 중에서 소망의 기억용량 성능을 갖는 것을 선택하여 칩상에 배치하는 것만으로도 되고, 상세한 회로설계를 생략할 수 있게 되어 있는 것을 의미한다. 이러한 매크로셀로서는, RAM 이외에도 ROM이나 논리연산회로, PLL(Phase-Locked Loop)회로, 클록앰프 등 논리 LSI에서 잘 사용되는 회로가 있다.
이 실시예에서는, 상기 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)을 식별하기 위한 정보나 결함어드레스 정보를 설정하기 위한 휴즈어레이를 포함하는 설정회로(10)와, 외부단자에서의 테스트모드 설정신호(TMODE0 ~ TMODE2)나 트리거 신호(TRIG), 제어펄스(PULSE)에 의거하여 상기 설정회로(10)에 대한 제어신호(FSET)나 쉬프트 클록신호(SCK)를 생성하거나, 설정회로(10)에 설정되어 있는 정보(FDATA)를 판독하여 상기 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)로 전송하는 타이밍 제어기능이나 설정정보를 시리얼-패럴렐 변환하는 기능을 갖는 메모리진단 컨트롤러(20)와, 메모리진단 컨트롤러(20)에서의 설정정보를 상기 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)에 공급하기 위한 전용 메모리 컨트롤버스(30)가 설치되어 있다. 특히 제한되는 것은 아니지만, 이 메모리 컨트롤버스(30)는 17비트로 구성되어 있고, 이 중 3비트에는 상기 테스트모드 설정신호(TMODE0 ~ TMODE2)가 그대로 출력되며, 13비트에는 설정회로(10)에서 판독되어 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)로 전송되는 설정에 관한 정보가 출력되고, 남은 1비트에는 설정정보를 래치하는 타이밍을 공급하는 신호가 출력된다.
또한, 특히 제한되는 것은 아니지만, 이 실시예에서는, 칩에 내장된 상기 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)을 테스트하기 위한 테스트 패턴이 발생하는 패턴 제너레이터 등으로 이루어지는 메모리 테스트회로(40)가 설치되어 있다. 패턴 제너레이터는, FSM(Finite Stator Machine)방식이나 마이크로프로그램 방식의 회로를 이용할 수 있다. 이러한 메모리 테스트회로는 BIST(Built-In Self Test) 기술로서 이미 확립되어 있는 것을 사용하고 있는 것에 지나지 않으므로 상세한 설명은 생략한다. 메모리 테스트회로(40)는, 외부에서 메모리테스트의 시작신호(MBISTSTART)를 공급하면 테스트패턴이나 테스트 제어회로를 생성하여 테스트 신호선(50)을 통하여 각 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)에 공급하도록 구성되어 있다.
또한, 상기 메모리 테스트회로(40)를 래치상에 형성하는 대신, 파선(A)으로 나타내는 바와 같이 상기 테스트 신호선(50)에 접속되는 테스트용 입력단자(TESTIN)를 설치하고, 외부의 메모리 테스트회로에서 생성한 상기 테스트패턴이나 테스트 제어신호와 동일한 신호 혹은 고정패턴을 상기 테스트용 입력단자(TESTIN)에서 입력하여 RAM 매크로셀(MCL1, MCL2 ‥‥‥ MCLn)을 테스트하도록 구성하는 것도 가능하다.
도 3에는, 설정회로를 구성하는 쉬프트 레지스터의 구성예가 나타나 있다. 또한, 도 3에서는, 각 플립플롭이 휴즈내장 플립플롭으로서 나타나 있다. 도 3에 나타내는 바와 같이, 이 실시예의 쉬프트 레지스터는, 종속접속된 13개의 플립플롭(F/F1 ~ F/F13)으로 이루어지는 30개의 휴즈셋트(FS1 ~ FS30)가 설치되고, 이것들의 셋트가 다시 종속접속되고, 각 플립플롭에 공통으로 인가되어 있는 쉬프트 클록(SCK)에 의해 유지 데이터를 1비트씩 쉬프트하도록 구성되어 있다. FSET는 모든 플립플롭에 대하여 그 내부의 휴즈상태를 캡쳐(capture)하여 유지시키기 위한 휴즈셋트신호이다.
1개의 휴즈셋트 내에 13개의 플립플롭(F/F1 ~ F/F13)은, 각각 도 4에 나타내는 바와 같이, 용도를 나타내는 비트 B1, RAM 매크로셀의 식별코드를 나타내는 비트 B2 ~ B7, 구제 어드레스 코드 또는 타이밍 조정코드를 나타내는 B8 ~ B13으로 구성된다. 여기서, 용도를 나타내는 비트(B1)는, B8 ~ B13의 코드가 구제 어드레스 코드 또는 타이밍 조정코드 중 어떤 것을 나타내고 있는지를 나타내는 비트이며, 구체적으로는 비트(B1)가 "0"일 때는 B8 ~ B13의 코드가 구제어드레스 코드인 것을, 또 비트(B1)가 "1"일 때는 B8 ~ B13의 코드가 타이밍 조정코드인 것을 나타내고 있다. 또한, B8 ~ B13의 코드가 타이밍 조정코드인 경우, 앞의 4비트가 센스앰프의 활성화 타이밍의 조정정보, 뒤의 2비트가 워드구동펄스의 펄스폭 조정정보가된다.
또한, RAM 매크로셀의 식별코드를 나타내는 비트(B2 ~ B7)는, 다시 매크로셀의 종류를 나타내는 비트(B2, B3)와 매크로셀 번호를 나타내는 비트(B4 ~ B7)로 이루어진다. 표 1에 매크로셀의 종류와 비트(B2, B3)와의 관계의 일예를 나타낸다.
B2, B3 RAM 종류 워드 길이 데이터 비트폭 용장 데이터비트
00 매크로셀 A 4kW 36 1
01 매크로셀 B 2kW 36 1
10 매크로셀 C 1kW 36 1
표 1에 나타나 있는 바와 같이, 비트(B2, B3)가 "00"일 때는 지정된 RAM 매크로셀이 4k워드의 기억용량을 구비하고 있는 셀인 것을, 또, 비트(B2, B3)가 "01"일 때는 지정된 RAM 매크로셀이 2k워드의 기억용량을 구비하고 있는 셀인 것을, 그리고, 비트(B2, B3)가 "10"일 때는 지정된 RAM 매크로셀이 1k워드의 기억용량을 구비하고 있는 셀인 것을 각각 나타내고 있다.
또한, 비트(B2, B3)가 "11"일 때는 모든 RAM 매크로셀을 지정하고 있는 것을 나타내고 있다. 이 비트(B2, B3)에 의한 RAM 매크로셀의 지정은, 주로 비트(B1)가 "1"이고, 비트(B8 ~ B13)가 타이밍 조정코드인 경우에 유효해진다. 동일칩 내의 동일 종류의 RAM은 서로 특성이 비슷하므로 일괄하여 타이밍을 조정하는 것이 바람직하기 때문이다.
또한, 특히 제한되지 않지만, 이 실시예에서 「워드」란 비트길이가 36비트의 데이터를 의미한다. RAM 매크로셀의 종류는 표 1에 나타나는 것에 한정되지 않는다. 워드길이도 36비트일 필요는 없고, 또, 셀에 의해 서로 워드길이가 달라도 된다.
도 5에, 도 3의 쉬프트 레지스터 기능을 갖는 설정회로(10)를 구성하는 휴즈내장의 플립플롭(F/F1 ~ F/F13)의 구체예가 나타나 있다.
도 5에 나타나 있는 바와 같이, 각 플립플롭은, 휴즈(Fi) 및 상기 휴즈와 직렬로 접속된 MOSFET(Qi)로 이루어지는 휴즈(Fi)의 상태(절단 또는 미절단)에 따른 전위(Vcc 또는 GND)를 그 접속노드(Ni)로 발생시키는 상태설정수단(11)과, 상기 메모리 진단 컨트롤러(20)에서 공급되는 휴즈셋트신호(FSET)에 의해 상기 상태설정수단(11)의 설정전위를 내부로 전달하기 위한 전달게이트(12)와, 전송 게이트(12)에 의해 전달된 전위상태를 유지하기 위한 래치회로(13)와, 데이터 입력단자(IN)에 입력된 데이터를 상기 래치회로(13)로 전달하거나 차단하기 위한 전송게이트(14) 등으로 구성된다. 또한, 휴즈셋트신호(FSET)가 로우레벨로 부정되어 있을 때, 상기 메모리진단 컨트롤러(20)에서 공급되는 쉬프트 클록(SCK)에 동기하여, 데이터 입력단자(IN)에 입력되어 있는 데이터를 상기 래치회로(13)로 전달시키도록 상기 전송게이트(14)를 제어하는 신호를 형성하기 위한 논리회로(15)가 설치되어 있다.
쉬프트 레지스터 기능을 갖는 설정회로(10)를 구성하는 도 5의 휴즈내장의 플립플롭은, 휴즈셋트신호(FSET)가, 도 6에 나타내는 바와 같이 하이레벨로 어서트되면 래치회로(13)에 휴즈의 상태(FUSE)를 래치하고, 휴즈셋트신호(FSET)가 로우레벨로 부정되어 있을 때에 쉬프트 클록(SCK)이 입력되면 그 상승에 동기하여, 데이터 입력단자(IN)에 입력되고 있는 데이터를 래치회로(13)에 래치하도록 동작한다.래치회로(13)에 래치된 데이터는 출력단자(OUT)에서 차단(次段) 플립플롭의 데이터 입력단자(IN)에 공급된다.
따라서, 이 실시예의 회로에서는, 우선, 휴즈셋트신호(FSET)를 하이레벨로 변화시켜 래치회로(13)에 휴즈의 상태(FUSE)를 래치한 후, 쉬프트클록(SCK)을 계속하여 변화시킴으로써, 각 플립플롭의 유지 데이터를 차단의 플립플롭으로 차례로 쉬프트시킬 수 있다. 또한, 상기 전송게이트(14)가 2단 게이트로 구성되어 있는 것은, 데이터 입력단자(IN)에 입력되어 있는 데이터가 그대로 출력단자(OUT)에서 출력되어 버리는 이른바 레이싱을 방지하기 위해서이다.
다음에, 도 7 ~ 도 9를 이용하여 메모리진단 컨트롤러(20)의 구체예에 대하여 설명한다.
도 7은 메모리진단 컨트롤러(20)의 제기능 중 시리얼-패럴렐 변환회로와 RAM 테스트용의 모드 레지스터의 구체예를 나타낸다. 시리얼-패럴렐 변환회로는 종속접속된 13개의 플립플롭으로 이루어지는 쉬프트 레지스터(FDSR)와 각 플립플롭의 출력을 한쪽의 입력으로 하고, 전송허가신호(TREN)를 다른쪽의 입력으로 하는 13개의 AND 게이트(G1 ~ G13)로 구성되어 있다. 또한, 플립플롭으로 이루어지는 쉬프트 레지스터(FDSR)에는 셀렉터(SEL1)를 통하여 상기 실시예(도 3)의 휴즈셋트(FS1 ~FS30)에서의 휴즈설정정보(FDATA) 또는 외부단자에서의 입력데이터(DATA)가 선택적으로 입력 가능해져 있다.
또한, 상기 휴즈설정정보 쉬프트용의 쉬프트 레지스터(FDSR)와는 별개로 RAM 테스트용의 데이터를 유지하는 모드 레지스터(TM-REG)가 설치되어 있음과 동시에,AND 게이트(G1 ~ G13)의 전단에는 쉬프트 레지스터(FDSR) 또는 모드 레지스터(TM-REG)의 출력을 선택적으로 AND 게이트(G1 ~ G13)에 공급하기 위한 셀렉터군(SEL2)이 설치되어 있다. 모드 레지스터(TM-REG)는, 논리부의 테스트 혹은 바운더리 스캔 테스트에 사용되는 스캔패스상에 설치되고, 스캔패스를 통하여 RAM 테스트용의 데이터가 설정되도록 구성된다.
도 8에는, 외부단자에서 입력되는 트리거신호(TRIG)나 제어펄스(PULSE), 클록(CK)에 의거하여 상기 휴즈셋트(FS1 ~ FS30)에 대한 제어신호(FSET)나 쉬프트 클록(SCK) 및 상기 메모리 컨트롤버스(30)상에 출력되는 래치 타이밍신호(MC16)를 형성하는 신호생성회로가, 또, 도 9에는, 외부단자에서 입력되는 테스트모드 설정신호(TMODE0 ~ TMODE2)에 의거하여 상기 AND 게이트(G1 ~ G13)를 제어하는 전송허가신호(TREN)나 셀렉터(SEL1, SEL2)를 제어하는 신호(EXTSEL, TMSEL) 등을 형성하는 디코더회로가 나타나 있다.
도 8에서, DVD는 외부에서의 클록(CK)을 분주하는 분주회로이며, 이 분주회로에 의해 클록(CK)의 1/4의 주파수의 쉬프트 클록(SCK)이 형성된다. 또한, DLY1 ~ DLY3은 내부신호를 적당한 시간만큼 지연시키기 위한 지연회로, COUNT는 내부클록(NCK)의 수를 계수하는 카운터 회로, CMP1 ~ CMP3는 카운터회로의 계수치가 각각 「13」, 「29」, 「45」에 도달하였는지를 판정하는 비교기이다. 이 중 비교기(CMP1)는 발생하는 쉬프트 클록(SCK)을 13개씩 단락을 지어, 시리얼로 전송되어 오는 데이터를 13비트마다 즉, 1휴즈셋트의 데이터를 수신할 때마다 쉬프트를 중단하여 패럴렐 데이터로 변환하여 메모리 컨트롤 버스(30)상에 출력시키기 위한것이며, 이 비교기(CMP1)의 출력에 의해 래치회로(LAT10)가 리셋되어 AND 게이트(G20)가 상기 쉬프트 클록(SCK)의 출력을 정지시킨다.
또한, 비교기(CMP2)는 메모리 컨트롤버스(30)상의 신호를 RAM 매크로셀이 캡쳐를 개시하는 타이밍을 공급하기 위한 것이며, 비교기(CMP3)는 메모리 컨트롤버스(30)상의 신호를 RAM 매크로셀이 캡쳐를 종료하는 타이밍을 공급하기 위한 것이다. 비교기(CMP2)가 휴즈설정회로(10)에서의 시리얼 데이터 캡쳐개시 후 내부클록(NCK)을 「29」개 계수하면, 그 출력에 의해 래치회로(LAT20)가 셋트되어 AND 게이트(G30)가 RAM 매크로셀의 데이터 캡쳐 타이밍을 공급하는 버스상의 신호(MC16)를 하이레벨로 상승시킨다. 그리고, 비교기(CMP3)가 휴즈설정회로(10)에서의 실리얼 데이터캡쳐 개시 후 내부클록(NCK)을 「45」개 계수하면, 그 출력에 의해 래치회로(LAT20)가 리셋되어 AND 게이트(G30)가 RAM 매크로셀의 데이터 캡쳐 타이밍을 공급하는 신호(MC16)를 로우레벨로 하강시킨다.
도 10에, 도 8의 회로에 입력되는 클록신호(CK) 및 트리거신호(TRIG)와, 도 8 회로의 내부클록(NCK)과, 도 8의 회로에서 출력되는 신호휴즈 셋트신호(FSET), 쉬프트 클록(SCK), 버스출력신호(MC3 ~ MC15 및 MC16)와의 관계가 나타나 있다. 도 10에서 알 수 있는 바와 같이, 내부클록(NCK)의 13사이클간의 쉬프트 클록(SCK)이 출력되어 휴즈설정회로(10)에서의 실리얼 데이터의 캡쳐가 행해지고, 다음의 16사이클에서 메모리진단 컨트롤러(20)에서 메모리 컨트롤버스(30)상에 신호가 출력된다. 이 동안에 RAM 매크로셀에서는 버스상의 매크로셀 번호를 나타내는 신호(B3 ~ B9)를 디코드하여 자기쪽의 데이터인지의 여부를 판정한다. 그리고, 그 후의 16 사이클에서 RAM 매크로셀로의 메모리 컨트롤버스(30)상의 정보신호(B10 ~ B15)의 래치가 행해진다. 그리고, 합계 45사이클을 요하는 상기 동작을 휴즈셋트의 수인 30회만큼 반복함으로써 모든 휴즈의 설정정보가 대응하는 RAM 매크로셀로 전송된다.
상기 메모리진단 컨트롤회로(20)에는, 도 8에 나타내는 바와 같이 분주회로(DVD)의 차단에 셀렉터(SEL3)가 설치되어 있고, 클록신호(CK)로 변경하여 외부에서의 제어펄스(PULSE)에 의해서도 동작 가능하게 되어 있음과 동시에, 이 셀렉터(SEL3)는 데이터 전환을 행하는 상술의 셀렉터(SEL)와 동일한 제어신호(EXTSEL)에 의해 제어됨으로써, 제어펄스(PULSE)가 입력되어 동작할 때는 외부단자에서 입력되는 데이터를 캡쳐하여 RAM 매크로셀로 전송하도록 동작한다.
이러한 메모리진단 컨트롤회로(20)의 동작 전환은, 외부에서 공급되는 테스트모드 설정신호(TMODE0 ~ TMODE2)에 따라 행해지는 바와 같이 구성되어 있다. 특히, 제한되지 않지만, 이 실시예에서는, 상기 테스트모드 설정신호(TMODE0 ~ TMODE2)는 메모리 컨트롤버스(30)상에 MC0 ~ MC2로서 출력되고, RAM 매크로셀(MCL1 ~ MCLn)에 공급된다. 표 2는, 테스트모드 설정신호(TMODE0 ~ TMODE2)와 그것에 의해 지정되는 동작모드와의 관계를 나타낸다.
표 2에 나타나 있는 바와 같이, TMODE0 ~ TMODE2가 "000"이 되면 메모리진단 컨트롤회로(20)는 그 동작을 정지하고 시스템 동작모드가 된다. 한편, TMODE0 ~TMODE2가 "001"이 되면 메모리진단 컨트롤회로(20)는 메모리 컨트롤버스(30)상의 신호(MC16)만을 하이레벨로 상승시켜 각 RAM 매크로셀(MCL1 ~ MCLn)의 수신용 래치회로(121, 122)를 리셋시킨다.
또한, TMODE0 ~ TMODE2가 "010"이 되면 제어신호(EXTSEL)가 로우레벨이 되며, 메모리진단 컨트롤회로(20)는 휴즈설정회로(10)의 설정 데이터(FDATA)를 캡쳐하여 패럴렐 데이터로 변환하고 메모리 컨트롤버스(30)상에 출력하여 RAM 매크로셀(MCL1 ~ MCLn)의 래치회로(121, 122)로 전송한다. TMODE0 ~ TMODE2가 "011"이 되면 제어신호(EXTSEL)가 하이레벨이 되고, 메모리진단 컨트롤회로(20)는 외부단자에서의 데이터(DATA)를 캡쳐하여 패럴렐 데이터로 변환하고, 메모리 컨트롤버스(30)상에 출력하여 RAM 매크로셀의 래치회로(121, 122)로 전송한다. 또한, TMODE0 ~ TMODE2가 "111"이 되면 메모리진단 컨트롤회로(20)는 RAM 사이클 테스트의 동작모드가 되며, 그 내부에 설치되어 있는 상기 테스트모드 레지스터(TM-REG)의 데이터를 RAM 매크로셀(MCL1 ~ MCLn)로 전송하도록 구성되어 있다.
다음에, 도 11을 이용하여, 상기 RAM 매크로셀(MCL1 ~ MCLn)의 구성을 설명한다.
이 실시예의 RAM 매크로셀(MCL)은, 복수의 메모리셀이 매트릭스 모양으로 배치된 메모리 어레이와 용장회로 등의 주변회로를 포함한 RAM코어(110), RAM코어(110) 내의 결함비트를 예비 메모리셀로 치환하기 위한 구제어드레스를 메모리 컨트롤버스(30)에서 캡쳐하여 유지하는 구제 어드레스 수신 래치회로(121), RAM코어(110) 내의 신호 타이밍을 조정하기 위한 타이밍 정보를 메모리컨트롤버스(30)에서 캡쳐하여 유지하는 타이밍정보 수신래치회로(122), 메모리 컨트롤버스(30)에서 공급되는 RAM 매크로셀의 식별코드(매크로ID)가 미리 자기에게 주어진 코드와 일치하는지 검출하는 매크로 ID 일치검출회로(130), 메모리 컨트롤버스(30)에서 공급되는 테스트모드 신호(TMODE0 ~ TMODE2)를 디코드하여 모드에 따라 제어신호를 생성하는 테스트모드 디코더(140), 테스트모드시에 메모리 컨트롤버스(30)에서 공급되는 코드(MC10 ~ MC15)를 디코드하여 테스트 대상비트를 지정하는 신호(TDB0 ~ TDB35)를 생성하는 테스트비트 디코더(150), 테스트모드시 판독데이터와 기대치 데이터를 비교하여 일치하는지의 여부를 판정하는 테스트결과 비교판정회로(160), LSI 본래의 기능을 구성하는 시스템 논리회로에서 공급되는 어드레스 신호(A)나 리드·라이트 제어신호(WE), 라이트 데이터(WD) 또는 메모리 테스트회로(40)에서 공급되는 어드레스 신호(TA)나 리드·라이트 제어신호(TWE), 테스트 라이트 데이터(TWD) 중 어느 하나를 선택하기 위한 셀렉터군(170) 등으로 구성되어 있다.
상기 매크로ID 일치회로(130)는, 도 12에 나타내는 바와 같이, 메모리 컨트롤버스(30)상의 신호(MC4 ~ MC9)를 각각 한쪽의 입력신호로 하는 익스클루시브 OR게이트(EOR1 ~ EOR6) 등으로 이루어지며, 이들 게이트(EOR1 ~ EOR6)의 다른쪽의 입력단자는, 예를 들면 마스터 슬라이스(master_slice) 방식의 배선에 의해 전원전압(Vcc) 또는 접지점(GND)의 중 하나에 접속되며, 이 중 매크로셀의 종류를 나타내는 신호(MC4, MC5)가 미리 설정되어 있는 상태와 일치하면 매크로 종류 일치신호(TYP-MATCH)가 생성되며, 매크로셀 번호를 나타내는 신호(MC6 ~ MC9)가 일치하면 매크로 번호 일치신호(NUM-MATCH)가 생성되고, 또 모든 신호가 일치하면 하이레벨의 ID 일치신호(ID-MATCH)가 출력되도록 구성되어 있다.
또한, 상기 테스트모드 디코더(140)는, 도 13에 나타내는 바와 같이, 공지의 어드레스 디코더 등과 유사한 구성을 가지며, 메모리 컨트롤버스(30)상의 신호(MC0 ~ MC2)를 디코드하여, 예를 들면 표 3에 나타내는 바와 같이, MC0, MC1, MC2가 "001"일 때는 래치회로(121, 122)에 대한 리셋신호(RESET)가 논리 "1"이 되고, MC0, MC1, MC2가 "111"일 때는 셀렉터군(170)을 테스트 신호측으로 전환하는 제어신호(RAMTEST)가 논리 "1"이 되며, MC1이 "1"일 때는 MC0, MC2에 관계없이 래치회로(121, 122)에 대한 래치신호(TRANSFER)가 논리 "1"이 되도록 구성되어 있다.
MC1 MC1 MC2
0 0 0 RESET="1"
1 1 1 RAMTEST="1"
* 1 * TRANSFER="1"
구제어드레스 수신래치회로(121)와 타이밍 정보 수신래치회로(122)는, 각각 도 14, 도 15에 나타내는 바와 같은 구성을 가지고 있고, 메모리 컨트롤버스(30)상의 신호(MC3, MC16)와 상기 제어신호(TRANSFER, ID-MATCH, RESET)에 의거하여 플립플롭(FF31 ~ FF36, FF41 ~ FF46)에 대한 래치 스트로브신호(STRB)를 생성하며, 이들 신호가 소정의 조합이 되었을 때 메모리 컨트롤버스(30)상의 신호(MC10 ~ MC15)를 래치하도록 구성되어 있다. 그리고, 래치된 신호는, 구제어드레스 수신래치회로(121)에서 RAM코어(110)에 구제어드레스(RYA0 ~ RYA5)로서, 또 타이밍정보 수신래치회로(122)에서 RAM코어(110)에 타이밍 조정신호(TC0 ~ TC5)로서, 각각 공급된다.
또한, 여기서, 버스상의 신호(MC3)는 표 2에서도 밝힌 바와 같이 용도 즉, 어드레스 구제나 타이밍 조정을 나타내는 신호, MC16은 래치를 행하는지의 여부를 나타내는 신호이다. 도 14와 도 15의 회로 차이는, 버스상 신호(MC3)의 입력단자에 인버터가 있는가 없는가 하는 것뿐이며, MC3가 논리 "0" 즉 어드레스 구제를 나타내고 있을 때는 도 14의 래치회로가 메모리 컨트롤버스(30)상의 신호(MC10 ~ MC15)를 플립플롭(FF31 ~ FF36)에 래치하고, MC3가 논리 "1" 즉, 타이밍 조정을 나타내고 있을 때는 도 15의 래치회로가 메모리 컨트롤버스(30)상의 신호(MC10 ~ MC15)를 플립플롭(FF41 ~ FF46)에 래치한다. 플립플롭(FF31 ~ FF36, FF41 ~ FF46)으로서는, 일반적인 D형 플립플롭을 이용할 수 있다.
테스트비트 디코더(150)는, 메모리 컨트롤버스(30)상의 신호(MC10 ~ MC15)를 디코드하고, 예를 들면 표 4와 같이, 36의 데이터비트(D0 ~ D35) 중 테스트 대상이 되는 비트의 지정신호(TDB0 ~ 35)를 생성한다. 특히 제한되는 것은 아니지만, MC10 ~ MC15가 모두 "1"일 때는 데이터비트(D0 ~ D35)가 전부 테스트 대상이 된다. 테스트비트 디코더(150)는, MC0 ~ MC2를 디코드하는 테스트모드 디코더(140)에서 출력되는 RAM 사이클 테스트 신호(RAMTEST)와 매크로ID 일치검출회로(130)에서의 일치검출신호를 인에이블 신호로서 MC10 ~ MC15를 디코드 동작하도록 구성된다.
테스트 대상데이터 비트 MC
10 11 12 13 14 15
D0 0 0 0 0 0 0
D1 0 0 0 0 0 1
D2 0 0 0 0 1 0
D3 0 0 0 0 1 1
… …
D34 1 0 0 0 1 0
D35 1 0 0 0 1 1
모든 데이터 비트(36비트) 1 0 0 1 0 0
테스트결과 비교판정회로(160)는, 36비트의 데이터에 대응하여 각각 설치되고, RAM코어(110)에서의 리드데이터와 테스트 라이트 데이터(TWD)의 입력단자에서 공급되는 데이터를 기대치 데이터로 하여 비교하는 36개의 비교기(161)와, 각 비교기(161)의 출력측에 설치되어 상기 테스트비트 디코더(150)에서의 비트설정신호(TDB0 ~ TDB35)를 한쪽의 입력으로 하는 AND게이트(162)와, 이 AND 게이트의 출력을 보존하는 플립플롭군으로 이루어지는 레지스터(163)에 의해 구성되어 있다. 이 레지스터(163)에 보존된 테스트결과는, 도시하지 않는 스캔패스를 통하여 칩 외부로 판독시키도록 구성할 수 있다.
도 16에는, RAM코어(110)의 구체적인 구성예가 나타나 있다. 이 실시예의 RAM코어(110)는, 복수의 메모리셀(MC)이 매트릭스 모양으로 배치된 메모리 어레이(111), 입력된 어드레스 신호를 래치하는 어드레스 래치회로(112), 행어드레스 신호를 디코드하여 이것에 대응한 메모리 어레이내의 1개의 워드선(WL)을 선택하는 행어드레스 디코더(113), 입력된 열어드레스 신호를 디코드하여 메모리 어레이내의 비트선(BL, /BL)을 선택하는 열어드레스 디코더(114), 기록펄스 등을 생성하는 펄스생성회로(115), 펄스생성회로(115)에 의해 생성된 신호를 지연하여 메모리 어레이내의 센스앰프 활성화신호( Øsa)를 생성하는 타이밍회로(116), 타이밍 정보수신 래치회로(122)에서 공급되는 타이밍 조정신호(TC0 ~ TC5) 중 TC4, TC5를 디코드하여 상기 펄스생성회로(115)에 대한 조정신호를 생성하는 조정용 디코더(117a), 마찬가지로 TC0 ~ TC5 중 TC0 ~ TC3을 디코드하여 상기 타이밍회로(116)에 대한 조정신호를 생성하는 조정용 디코더(117b), 구제어드레스 수신래치회로(121)에서 공급되는 구제어드레스(RYA0 ~ RYA5)를 디코드하여 셀렉터의 전환신호를 생성하는 용장디코더(118), 펄스생성회로(115)에 의해 생성된 신호에 의거하여 메모리어레이내의 커먼데이터선(CDL, /CDL)의 프리챠지신호(øp)를 생성하는 타이밍회로(119) 등으로 구성되어 있다.
메모리어레이(111)는, 한번에 리드·라이트되는 36개의 비트데이터에 대응하여 36개의 메모리블록(BLK0 ~ BLK35)과 용장용 즉, 예비의 메모리블록(R-BLK)으로 구성되어 있다. 그리고, 각 메모리블록은, 로컬 메모리어레이(LMA)와, 상기 로컬 메모리어레이(LMA)내의 선택된 한쌍의 비트선을 커먼데이터선(CDL, /CDL)에 접속시키는 컬럼스위치(CSW), 메모리셀에서 커먼데이터선(CDL, /CDL)상에 판독된 데이터신호를 증폭하는 센스앰프(SA), 센스앰프(SA)에 의해 증폭된 리드 데이터를 래치하는 데이터 래치회로(DLT), 리드·라이트 제어신호(WE)와 라이트 데이터(WD)에 의거하여 선택 메모리셀로의 데이터 기록을 행하기 위한 라이트 앰프(WA), 라이트 데이터(WD)나 리드·라이트 제어신호(WE)를 캡쳐하는 입력회로(IBF), 상기용장디코더(118)에서의 전환제어신호에 따라 인접하는 메모리 블록의 입력회로(IBFin)중 어떤 신호를 선택할지를 결정하는 기록셀렉터(W-SEL), 마찬가지로 용장 디코더(118)에서의 전환제어신호에 따라 인접하는 메모리블록의 데이터래치(DLT) 중 어떤 신호를 선택할지를 결정하는 판독 셀렉터(R-SEL) 등으로 구성되어 있다. 이들 셀렉터의 동작에 대하여, 후에 상세하게 설명한다.
펄스생성회로(115)는, 도 17에 나타내는 바와 같이, 가변지연단(VDLY1)을 갖는 원샷펄스 생성회로를 구비하고 있고, 조정용 디코더(117a)에서의 조정신호에 의해 가변지연단(VDLY1)에서의 지연량이 결정됨으로써 기록펄스폭을 조정할 수 있도록 구성되어 있다. 또한, 타이밍회로(116)는, 가변지연단(VDLY2)을 구비하고 있고, 조정용 디코더(117a)에서의 조정신호에 의해 가변지연단(VDLY2)에서의 지연량이 결정됨으로써 센스앰프 활성화 타이밍을 조정할 수 있도록 구성되어 있다.
다음에, 도 18을 이용하여 본 실시예에서의 용장방식에 대하여 설명한다.
본 실시예에서의 용장방식은, 도 18에 나타내는 바와 같이, 인접하는 메모리 블록 사이에서 한쪽 방향(도면에서는 오른쪽에서 왼쪽 즉, 용장용 메모리블록이 있는 측에서 없는 측)으로 데이터비트를 쉬프트 가능하게 하는 기록셀렉터(W-SEL)와 판독 셀렉터(R-SEL)를 설치하여, 고장을 포함하는 메모리블록이 있는 경우에 인접하는 메모리블록에서 치환하고, 치환에 사용된 메모리블록은 다시 인접하는 메모리블록으로 치환함으로써, 고장을 포함하는 메모리블록을 1개만 구제할 수 있도록 하는 것이다. 또한, 각 메모리블록에서는 메모리셀이 각각 1개만 선택되고, 메모리블록의 수에 상당하는 비트의 데이터가 동시에 리드·라이트 가능하게 구성되어 있다.
일예로서 도 18에는, 메모리블록(BLK6)에 결함비트가 발견된 경우의 구제방법이 나타나 있다. 동도에서, 파선은 결함이 없는 경우에 있어서 본래 데이터의 입출력루트를, 또 실선은 결함구제를 위한 셀렉터의 전환을 행한 경우의 데이터의 입출력루트를 나타낸다. 또한, 이러한 데이터의 입출력루트의 변경은, 용장디코더(118)가 그것에 입력된 구제어드레스신호(RYA0 ~ RYA5)를 디코드하여 결함블록에서 용장블록(R-BLK)에 대응하고 있는 셀렉터를 전환하여 신호를 생성함으로써 행해진다. 표 5에는, 결함비트를 포함하는 메모리블록과 구제어드레스신호(RYA0 ~ RYA5)와의 관계의 일예가 나타나 있다.
고장 메모리블록 구제 어드레스(RYA)
0 1 2 3 4 5
없음 0 0 0 0 0 0
BLK0 0 0 0 0 0 1
BLK1 0 0 0 0 1 0
BLK2 0 0 0 0 1 1
BLK3 0 0 0 1 0 0
BLK4 0 0 0 1 0 1
… …
BLK34 1 0 0 0 1 1
BLK35 1 0 0 1 0 0
RAM 매크로셀의 테스트 결과, 고장비트가 발견된 메모리블록을 인접한 메모리블록으로 치환하기 위해, 표 5에 따라, 도 3에 나타내는 설정회로내의 휴즈셋트에 고장비트가 있는 메모리블록의 ID(식별코드)와 구제어드레스를 쌍으로 설정해 두고, 그것을 RAM 매크로셀로 전송함으로써 자동적으로 용장회로에 의한 결함블록의 치환이 행해지게 된다. 예를 들면, 매크로셀의 종류가 "B"이고, 매크로셀 번호가 "3"인 매크로셀의 메모리블록(BLK4)에 고장비트가 발견된 경우에는, 도 3에 나타나는 13개의 휴즈셋트에 "0010011000101"을 설정하면 된다. 여기서, "1"로 셋트되어 있는 비트에 대응하는 휴즈는 절단되는 것, "0"으로 셋트되어 있는 비트에 대응하는 휴즈는 절단되지 않는 것을 의미하고 있다. 선두비트의 "0"은 용도가 어드레스 구제인 것을 나타내고, 다음의 2비트 "01"은 매크로셀의 종류가 "B", 다음의 4비트 "0011"은 매크로셀 번호가 "3", 남은 6비트 "000101"은 결함블록이 메모리블록(BLK4)인 것을 나타내고 있다.
다음에, RAM 매크로셀 내에서의 타이밍의 조정에 대하여 설명한다. 도 16에 나타내는 바와 같은 RAM 매크로에서는, 도 19의 (A)에 나타내는 바와 같이, 워드선(WL)을 선택레벨로 상승시키면 비트선(BL, /BL)의 전위차가 커지기 시작하고, 적당한 타이밍에서 활성화 신호(øsa)를 상승시켜 센스앰프(SA)의 동작을 개시시키면 비트선(BL, /BL)의 전위차가 증폭되어, "0" 또는 "1"의 데이터가 확정된다. 실제의 디바이스에서는, 소자의 특성편차에 의해 센스앰프(SA)에 옵셋전압이나 옵셋전류가 발생하여, 이것에 의해 비트선(BL, /BL)의 전위차가 작을 때, 즉, 워드선 상승 후의 시간이 빠른 동안에, 센스앰프(SA)를 활성화시키면 역방향으로 전위차가 증폭되는 것 같은 오동작이 발생할 우려가 있다. 한편, 이러한 오동작을 확실히 회피하기 위해 센스앰프(SA)를 활성화시키는 타이밍을 지연시켜 마진을 크게 하면 판독시간의 열화와 결부된다.
따라서, 각각의 RAM 매크로셀의 실력에 따라 센스앰프(SA)의 활성화 타이밍을 조정하는 것이 바람직하다. 본 실시예의 RAM 매크로셀에서는, 상술한 바와 같이 그러한 센스앰프 활성화 타이밍의 조정을 신호(TC0 ~ TC3)를 이용하여 행할 수 있도록 구성되어 있다. 구체적인 조정방법은, 예를 들면 우선 외부 데이터단자(DATA)에서 적당한 조정신호(TC0 ~ TC3)를 생성시키기 위한 데이터를 입력하여 타이밍정보 수신래치회로(122)로 유지시켜 테스트를 행하고, 이것을 타이밍을 어긋나게 하여 몇회정도 반복함으로써 최적의 타이밍을 검출하고, 그러한 타이밍이 얻어지는 데이터를 도 3의 휴즈셋트로 설정해 두고, 그것을 RAM 매크로셀에 전송함으로써 자동적으로 타이밍 조정을 행하게 할 수 있다.
또한, 이러한 타이밍 조정의 경우, RAM 매크로셀의 종류가 동일하다면 같은 특성이 되므로, 매크로셀의 종류마다 동일한 설정을 행하도록 하는 것이 좋다. 구체적으로는, 도 4에 나타내는 용도용의 비트(B1)를 "1"로 설정하여 타이밍 조정인 것을 지정함과 동시에, 매크로셀의 종류를 지정하는 비트(B2, B3)에는 조정을 하고픈 매크로셀의 종류를 나타내는 코드를 설정한다. 또한, 비트(B8 ~ B11)에 소망의 타이밍 정보를 설정하면 된다. 또, 이 경우, 비트(B4 ~ B7)의 매크로셀 번호에는 "1111"을 설정함으로써 모든 매크로셀이 대상인 것을 선언할 수 있다.
그런데, 이 실시예에서는, 비트(B8 ~ B13)에 구제어드레스 또는 타이밍 정보를 설정하고, 그것이 어떤 것을 나타내고 있는가는 용도 지정용의 비트(B1)에서 지정하도록 하고 있으므로, 동일 종류의 RAM 매크로셀 중에 1개라도 결함비트의 치환을 행하는 것이 있는 칩에서는, 타이밍 조정은 행할 수 없게 된다. 결국, 결함비트의 치환을 우선함으로써, 수율을 보증하면서 RAM의 능력을 최대한으로 끌어낼 수있다. 또한, 테스트 결과 및 타이밍 조정결과에 의거하여 RAM을 그 능력에 따라 랭크를 붙여 출하하는 것도 가능하다.
다음에, 기록 펄스폭의 조정에 대하여 설명한다. 라이트 앰프(WA)에 의한 선택 메모리셀로의 데이터 기록은 워드선(WL)이 선택레벨로 되어 있는 동안에 종료하지 않으면 안된다. 도 19의 (B)를 참조하면 쉽게 알 수 있는 것처럼, 가령 기록펄스폭이 짧아서 라이트앰프(WA)에 의한 선택메모리셀로의 데이터의 기록이 종료하기 전에 워드선(WL)이 비선택레벨로 변화되어 버리면, 기억데이터를 반전시키고픈 경우에 반전하기 전에 선택메모리셀의 데이터 입력단자가 닫혀버린 후 기록이 발생할 우려가 있다. 또한, 역으로 기록펄스를 길게하여 마진을 지나치게 크게하면, 사이클 시간은 클록에 의해 결정되어 있으므로 다음의 동작개시까지의 시간이 짧아지고, 타이밍회로(119)에 의한 프리챠지 시간이 짧게 되어 비트선이 소망의 레벨까지 회복하지 않는 동안에 다음의 동작이 개시되어, 오동작을 일으켜버린다. 이것을 회피하기 위해 클록의 주기를 연장시켜 사이클 시간을 길게 설정하면 RAM의 성능이 저하하게 된다.
따라서, 각각의 RAM 매크로셀의 실력에 따라 기록펄스폭을 조정하는 것이 바람직하다. 본 실시예의 RAM 매크로셀에서는, 상술한 바와 같이, 그러한 기록펄스폭의 조정을 신호(TC4, TC5)를 이용하여 행하도록 구성되어 있다. 구체적인 조정방법은, 상술한 센스앰프의 활성화 타이밍과 동일하므로 상세한 설명은 생략한다. 단, 이 경우에서도, RAM 매크로셀의 종류가 같으면 같은 특성이 되므로, 매크로셀의 종류마다 동일한 설정을 행하도록 하는 것이 좋다. 또한, 동일한 종래의 RAM 매크로셀 중에 1개라도 결함비트의 치환을 행한 것이 있는 칩에서는, 타이밍 조정은 행할 수 없게되므로, 결함비트의 치환을 우선함으로써, 수율을 보증하면서 RAM의 능력을 최대한으로 끌어내도록 하는 것이 좋다.
또한, 상기 실시예에서는 타이밍 조정의 대상으로서 센스앰프의 활성화 타이밍과 기록펄스폭을 예로 설명하였지만, 조정하는 대상이 되는 메모리 내부의 신호 타이밍으로서는, 그것 이외에도 예를 들면 이하와 같은 것을 생각할 수 있다.
(1) 컬럼 스위치 등 Y계 선택신호의 비선택 타이밍
(2) 비트선, 센스앰프, 센스앰프 후단의 데이터패스 등의 이퀄라이즈 개시타이밍
(3) 비트선, 센스앰프, 센스앰프 후단의 데이터패스 등의 이퀄라이즈 종료타이밍
(4) 입력회로(IBF)의 셋업, 홀드시간
(5) 출력데이터 래치(DLT)의 래치 타이밍
이들 모두 혹은 몇 개를 조정 가능하게 함으로써, 메모리셀 액세스 시간이나 사이클 시간의 단축에 의한 메모리의 고속화를 더 도모할 수 있다.
다음에, 본 실시예의 LSI에서의 RAM 매크로셀의 특성평가 및 타이밍 조정방법에 대하여 도 20의 (B)를 이용하여 설명한다.
RAM 매크로셀의 특성평가 및 타이밍 조정에서는, 우선 메모리진단 컨트롤러(20)에 대한 외부에서의 트리거 신호(TRIG)를 로우레벨로 부정한 상태로 하고(스텝 S1), 모드신호(TMODE0 ~ TMODE2)로서 "011"을 공급한다(스텝 S2). 이것에 의해, 메모리진단 컨트롤러(20)는, 외부단자(DATA)에서의 데이터 입력모드인 것을 인지하여 대응하는 제어를 개시한다.
다음에, 외부에서 메모리진단 컨트롤러(20)에 대하여 제어펄스(PULSE)를 입력한다(스텝 S3). 그러면, 최초의 제어펄스(PULSE)에서 메모리진단 컨트롤러(20)가 리셋된다. 이어서, 상기 트리거신호(TRIG)를 하이레벨로 어서트한다(스텝 S4). 그리고 나서, 제어펄스(PULSE)를 공급하면서 외부데이터 단자에서 RAM 매크로셀에 설정하고픈 데이터(DATA)를 입력한다(스텝 S5). 그러면, 메모리진단 컨트롤러(20)는 제어펄스(PULSE)에 동기하여 데이터를 캡쳐하여 패럴렐 데이터로 변환한다.
입력된 데이터를 캡쳐하면 메모리진단 컨트롤러(20)는, 이것들의 데이터를, 메모리 컨트롤버스(30)를 통하여 RAM 매크로셀로 전송한다(스텝 S6). 이 데이터는 상술한 바와 같이 13비트(도 4 참조)로 이루어지며, 이 경우에는 특성평가이므로, 용도를 나타내는 최초의 비트(B1)는 "1"이 되고, 매크로셀의 종류를 나타내는 비트(B2, B3)는 대상이 되는 매크로셀을 나타내는 "00", "01" 또는 "10"중 어느 하나가 된다. 비트(B8 ~ B15)에는 적당한 타이밍 정보코드가 설정된다.
메모리진단 컨트롤러(20)는 데이터 전송 후, 버스상의 데이터를 RAM 매크로셀의 수신래치회로가 캡쳐하는데 필요한 시간을 기다린 후에 다음 데이터의 캡쳐를 행한다. 그리고, 이 데이터 캡쳐와 데이터 전송을 데이터 셋트의 수(이 경우, 매크로셀은 3종류이므로 3회)만큼 반복하여, 데이터의 전송이 종료한다. 그 후, 외부에서의 트리거 신호(TRIG)를 로우레벨로 부정하여 일련의 데이터 전송처리를 종료한다(스텝 S7). 도 21에 상기 외부단자에서의 데이터 입력과 RAM 매크로셀로의 데이터 전송시의 주요한 신호의 타이밍을 나타낸다. 도면에서, T1은 메모리진단 컨트롤러(20)의 리셋기간, T2는 외부단자에서의 1셋트의 데이터 캡쳐기간, T3는 버스를 통한 RAM 매크로셀로의 1셋트의 데이터 전송기간, T4는 RAM 매크로셀의 수신래치회로에서의 1셋트의 데이터 캡쳐기간, T5는 반복기간이다.
본 실시예의 LSI는 메모리 테스트회로(BIST)를 내장하고 있으므로, 상기 데이터 전송종료 후에, 도 20의 (C)와 같이 우선 테스트모드신호(TMODE0 ~ TMODE2)를 "111"로 설정한 후, 시작신호(MBISTSTART)를 메모리 테스트회로(40)에 공급하면, 자동적으로 RAM 매크로셀의 테스트를 행할 수 있으므로, 이 테스트에 의해 얻어진 결과에 의거하여 특성평가와 결함비트의 판정을 행하고, 휴즈셋트를 포함하는 설정회로(10)에 설정해야 할 구제어드레스와 식별코드 또는 매크로셀의 종류와 타이밍 정보를 생성한다.
그리고, 생성한 설정정보가 정확한지 아닌지를 확인하기 위해, 생성한 설정정보를 RAM 매크로셀로 전송하여 재차 메모리 테스트회로(40)에 의한 도 20의 (C)에 따른 테스트를 행한다. 이 때에, 설정정보를 RAM 매크로셀로 전송하기 전에, 이미 RAM 매크로셀의 수신래치회로에 설정되어 있는 데이터를 무효로 하기 위한, 도 20의 (D)에 따른 래치의 리셋처리를 행한다. 이 래치리셋처리에서는, 우선 메모리진단 컨트롤러(20)에 대한 외부에서의 트리거신호(TRIG)를 로우레벨로 부정한 상태로 하고, 모드신호(TMODE0 ~ TMODE2)로서 "001"을 공급한다. 이것에 의해, 메모리진단 컨트롤러(20)는, 래치의 리셋모드인 것을 인지하여, 다음에 트리거신호(TRIG)가 하이레벨로 어서트된 후 로우레벨로 부정되기까지의 기간, 메모리컨트롤버스(30)상에 전송 데이터로서 모두 "0"을 출력하고, 래치 트리거 타이밍을 공급하는 신호(M16)만 "1"을 출력한다. 그러면, RAM 매크로셀은 수신래치회로에 메모리 컨트롤버스(30)상에 모두 "1"의 데이터를 캡쳐함으로써, 수신 래치회로의 리셋이 종료한다.
수신래치회로의 리셋이 종료하면, 도 20의 (B)에 따른 외부단자에서의 데이터 입력, 전송처리를 행한다. 그리고, 다시 도 20의 (C)에 따른 메모리 테스트 회로에 의한 RAM 매크로셀의 테스트가 행해지고, 생성한 휴즈설정정보가 올바르다고 판정되면, 그 설정정보를 설정회로(10)의 각 휴즈로 설정하는 처리가 행해진다.
그 후, 도 20의 (E)에 따른 설정회로(10)의 휴즈설정정보의 전송을 행한다. 이 설정정보 전송처리에서는, 우선 메모리진단 컨트롤러(20)에 대한 외부에서의 트리거 신호(TRIG)를 로우레벨로 부정한 상태로 하고, 모드신호(TMODE0 ~ TMODE2)로서 "010"을 공급한다. 이것에 의해, 메모리진단 컨트롤러(20)는, 휴즈설정정보의 전송모드인 것을 인지하여, 다음에 트리거 신호(TRIG)가 하이레벨로 어서트된 후 로우레벨로 부정되기까지의 기간에, 자동적으로 설정회로(10)에서 설정정보를 시리얼로 판독하여 패럴렐 변환하고, 그것을 메모리 컨트롤버스(30)를 통하여 RAM 매크로셀로 전송하는 처리를 행한다. 또한, RAM 매크로셀은, 메모리 컨트롤버스(30)상의 데이터를 수신래치회로에 캡쳐함으로써, 수신래치회로로의 휴즈설정정보의 전송을 종료한다. 이때의 데이터 전송은 외부에서 공급되는 클록신호(CK)에 따라 행해진다.
그리고, 설정된 설정정보가 정확한지의 여부를 확인하기 위해, 재차 메모리테스트회로(40)에 의한 도 20의 (C)에 따른 테스트를 행한다. 이것에 의해, RAM 매크로셀의 디버그가 종료한다. 또한, 휴즈설정회로 및 메모리진단 컨트롤러를 구비한 본 실시예의 LSI에 있어서는, 도 20의 (B)의 기구를 이용함으로써 칩을 시스템보드에 탑재한 후에 고장이 발생한 경우에, 온보드에서의 구제나 성능의 최적화가 가능해진다. 즉, 시스템보드상에 예를 들면 플래쉬 메모리 등을 탑재해 두고, 칩내의 휴즈설정회로에 설정한 정보와 동일정보를 당해 플래쉬메모리에 저장해 두고, 도 20의 (C)에 따른 테스트에서 문제가 발견되었다면, 그 문제를 회피할 수 있는 정보를 생성하여 그 정보에 의거하여 플래쉬 메모리의 데이터를 재기록하도록 하면 된다.
또한, 상기 설정회로(10)에서의 휴즈설정정보의 RAM 매크로셀로의 전송은, 시스템의 시작시에도 행해진다. 도 20의 (A)에, 시스템 시작시의 데이터 전송순서가 나타나 있다.
시스템의 시작에서는, 우선 메모리진단 컨트롤러(20)에 대하여 외부에서 공급하는 모드신호(TMODE0 ~ TMODE2)로서 "000"으로 해 둔다(스텝 S31). 이것에 의해, 메모리진단 컨트롤러(20)는, 설정회로(10)에서의 휴즈설정정보의 RAM 매크로셀로의 전송이 필요하다는 것을 인지한다.
다음에, 시스템 클록이 안정하기까지 1㎲ 정도 대기한 후(스텝 S32), 상기 트리거신호(TRIG)를 하이레벨로 어서트된 것을 받아 설정정보의 전송을 개시하며(스텝 S33, S34), 설정회로(10)에서 설정정보를 시리얼로 판독하여 패럴렐 변환하고, 그것을 메모리 컨트롤버스(30)를 통하여 RAM 매크로셀로 전송하는 처리를 행한다. 그리고, RAM 매크로셀은, 메모리 컨트롤버스(30)상의 데이터를 수신래치회로에 의해 래치함으로써, 수신래치회로로의 휴즈설정정보의 전송을 종료한다(스텝 S35). 그 후, 트리거 신호(TRIG)가 로우레벨로 부정된 후(스텝 S36), 본래 시스템의 동작이 개시되게 된다(스텝 S37).
다음에, 본 발명의 다른 실시예를, 도 22 및 도 23을 이용하여 설명한다.
도 22의 실시예는, 제1의 실시예(도 2 참조)에서 BIST로 이루어지는 메모리 테스트회로(40) 대신에, JTAG(Joint Test Action Group)로 규정되어 있는 TAP(Tast Access Port) 컨트롤러(50)를 설치한 것이다. 메모리진단 컨트롤러(20) 및 휴즈설정회로(10)의 구성은 상기 실시예와 동일하다.
이 실시예에서는, JTAG 명령의 1개에 휴즈설정회로의 자동전송명령을 준비함과 동시에, TAP 컨트롤러(50)의 상태를 "Updata-IR" 에서 "Run-test/Idle"로 천이시키면, TAP 컨트롤러(50)에서 메모리진단 컨트롤러(20)에 대한 제어신호(TAPFUSE)가 어서트된다. 그리고, 메모리진단 컨트롤러(20)는 제어신호(TAPFUSE)가 어서트되면, 휴즈설정회로(10)에 설정되어 있는 정보의 자동전송을 행하도록 구성된다. RAM 매크로셀의 테스트나 외부단자에서의 데이터를 RAM 매크로셀로 전송하거나, RAM 매크로셀내의 수신래치회로의 리셋 등, 다른 모드도 JTAG의 옵션명령으로 정의하여 실행할 수 있도록 구성하는 것도 가능하다.
도 23의 실시예는, 도 22에서 테스트모드신호(TMODE0 ~ TMODE2)나 트리거신호(TRIG)를 입력하는 외부단자를 설치하는 대신에 플립플롭(FF51, FF52)에서 공급할 수 있도록 한 것이다. 또한, 이 플립플롭(FF51, FF52)은, 내부논리회로의 테스트 스캔패스상 혹은 바운더리 스캔 테스트용의 스캔패스상에 설치함으로써, 스캔패스를 통하여 설정을 행하도록 하는 것이 바람직하다. 또한, 플립플롭(FF51, FF52)을 바운더리 스캔 테스트용의 스캔패스상에 설치함으로써, 시스템 보드상에서의 설정 및 그것에 의한 RAM 매크로셀의 테스트도 가능해진다.
또한, 상기 실시예에서는 RAM 매크로셀에서 결함구제나 리드 라이트 타이밍의 조정을 예로 설명하였지만, 본 발명은, PLL 회로의 체배비의 설정이나 클록앰프에서의 전달클록의 타이밍 조정 등 RAM 매크로셀 이외의 회로블록의 성능조정이나 동작모드의 설정에도 적용할 수 있다.
다른 응용예의 하나로서, 클록앰프로의 적용예에 대하여, 도 24 및 도 25를 이용하여 설명한다.
도 24는, 외부에서 공급되는 클록신호(CK)를 칩 내부에 설치되어 있는 RAM이나 연산장치 등의 매크로셀로 분배하는 클록분배계를 간략화하여 나타낸 것이다. 대규모의 논리 LSI에서는, 클록신호(CK)가 입력되는 외부단자(INck)에서 클록을 공급을 받는 매크로셀과 같은 말단회로블록(CLK1, BLK2, ‥‥‥ )까지의 거리가 비교적 크고, 블록간에 클록공급 패스의 길이가 다르기 때문에 클록스큐가 발생하는 일이 있고, 이 클록스큐에 의해 신호의 래치타이밍이 어긋나 오동작을 일으킬 우려도 있다. 그래서, 클록에 동기하여 동작하는 회로블록을 갖는 대규모의 논리 LSI에서는, 클록공급패스의 도중에 클록앰프라 불리는 버퍼(C-AMP1, C-AMP2 ‥‥‥)가 설치되는 경우가 있다.
도 25는 이러한 클록스큐를 방지하기 위해 클록앰프에 본 발명을 적용하는경우의 실시예의 개념을 나타낸다. 이 실시예의 클록앰프(C-AMP)는, 본래의 버퍼앰프(AMP)의 전단에, 입력클록(CK)의 타이밍을 조정하기 위해 각각 지연시간이 다른 복수의 지연회로(DLY11, DLY12, DLY13, DLY14 ‥‥‥)와 이들 지연회로 중 어떤 하나를 통과한 클록을 선택하거나 전환하는 셀렉터(SEL10)와, 컨트롤러(20')에 의해 메모리 컨트롤버스(30')를 통해 휴즈설정회로(10')에서 클록앰프(C-AMP)에 전송되는 셀렉터(SEL10)의 전환제어정보를 유지하는 타이밍정보 래치회로(LAT10)와, 동일하게 휴즈설정회로(10')에서 클록앰프(C-AMP)로 전송되는 ID(식별코드)와 미리 자기에게 공급된 ID가 일치하고 있는지의 여부를 검출하는 ID 일치검출회로(CMP10)가 설치되어 있다.
휴즈설정회로(10')나 컨트롤러(20')는, 상기 실시예에서 RAM 매크로셀에 대응하여 설치되어 있는 휴즈설정회로(10)나 컨트롤러(20)와 유사한 구성으로 할 수 있고, 상기 실시예에서 설명한 것과 동일한 방법으로 휴즈설정회로(10')에서 클록앰프(C-AMP)로 셀렉터의 전환제어정보와 ID(식별코드)를 전송한다. 클록앰프(C-AMP)는, ID 일치검출회로(CMP10)가 전송되어 온 ID(식별코드)와 자기의 ID가 일치한 것을 검출하면 그 때의 메모리 컨트롤버스(30')의 셀렉터 전환제어정보를 타이밍정보 래치회로(LAT10)에 캡쳐하여 유지한다. 이것에 의해, 당해 클록앰프(C-AMP)에서의 클록을 최적의 타이밍으로 조정하여 출력할 수 있게 된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다. 예를 들면, 구제 어드레스나 센스앰프회로의 활성화 타이밍 등을 조정하는 설정회로 내의 휴즈소자 대신에 플래쉬메모리를 구성하는 불휘발성 기억소자와 동일한 소자를 이용하도록 해도 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 복수의 RAM을 내장한 마이크로프로세서와 같은 LSI에 적용한 경우에 대하여 설명하였지만, 본 발명은 그것에 한정되지 않고, 제조 후에 내부회로의 성능조정이나 동작모드를 설정하고픈 반도체 집적회로 전반에 이용할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면 하기와 같다.
즉, 제조 후에 반도체 집적회로 내의 회로블록마다 타이밍 조정 등의 설정을 변경할 수 있고, 이것에 의해 각 회로블록의 성능을 최대한으로 끌어낼 수 있음과 동시에, 수율도 향상시킬 수 있다. 예를 들면, 복수의 메모리회로를 내장한 반도체 집적회로에서는, 메모리회로의 액세스 타이밍을 조정하여 동작마진을 높이고, 또 보다 고속으로 메모리회로를 액세스할 수 있게 된다. 또한, 복수의 메모리회로를 내장한 반도체 집적회로에서, 효율 좋게 메모리회로의 불량비트를 구제하여 수율의 향상을 도모할 수 있다.

Claims (10)

  1. 입력된 식별코드가 자기의 식별코드와 일치하고 있는지의 여부를 판정하는 검출회로 및 래치회로를 가지며, 상기 래치회로가 래치한 데이터에 따른 동작을 행하도록 구성된 복수의 회로블록과,
    상기 식별코드와 상기 식별코드에 대응한 정보가 설정 가능하며, 설정된 정보를 시리얼로 출력 가능한 설정회로와,
    상기 설정회로에서 설정정보를 순차적으로 판독하여 패럴렐 데이터로 변환하여 상기 복수의 회로블록으로 전송 가능한 제어회로를 구비하고,
    상기 복수의 회로블록은, 각각의 상기 검출회로가 입력된 식별코드와 자기의 식별코드가 일치하고 있다고 판정했을 때, 상기 설정정보를 대응하는 상기 래치회로에 유지하도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 복수의 회로블록으로의 설정정보의 전송은, 복수의 신호선을 갖는 버스를 통하여 행해지는 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 설정회로는, 외부에서 프로그램 가능한 복수의 프로그램소자와, 각 프로그램소자의 상태를 병렬로 판독하여 시리얼로 전송하는 쉬프트 레지스터에 의해구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 쉬프트 레지스터는, 상기 제어회로에서 공급되는 쉬프트용 클록신호에 따라 쉬프트 동작하도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서,
    외부에서 정보가 입력 가능한 단자를 구비하고, 상기 제어회로는 상기 단자에서 입력된 정보 또는 상기 설정회로에 설정되어 있는 정보 중 어떤 것을 상기 복수의 회로블록의 래치회로로 전송 가능하게 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서,
    상기 복수의 회로블록은 결함을 갖는 메모리셀을 예비한 메모리셀과 치환하는 용장회로를 구비한 메모리회로를 포함하고, 상기 래치회로는 상기 용장회로를 유효하게 하는 구제어드레스를 캡쳐하여 유지하는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항에 있어서,
    상기 복수의 회로블록은 소정 회로의 동작타이밍을 공급하는 신호의 타이밍을 조정 가능한 타이밍 조정수단을 구비하고, 상기 래치회로는 상기 타이밍 조정수단에서 타이밍 정보를 캡쳐하여 유지하는 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서,
    상기 복수의 회로블록은 결함을 갖는 메모리셀을 예비의 메모리셀과 치환하는 용장회로 및 소정 회로의 동작 타이밍을 공급하는 신호의 타이밍을 조정 가능한 타이밍 조정수단을 구비한 메모리회로를 포함하고, 상기 래치회로는 상기 제어회로에서 공급되는 신호에 의거하여 구제어드레스 또는 상기 타이밍 조정수단에서의 타이밍 정보를 캡쳐하여 유지하고, 캡쳐한 정보에 대응한 동작을 하는 것을 특징으로 하는 반도체 집적회로.
  9. 제1항에 있어서,
    상기 복수의 회로블록 테스트를 위해 동작시키는 테스트 제어회로를 가지며, 상기 회로블록은 상기 테스트 제어회로에서의 제어신호를 받아 동작하고 테스트 동작결과를 출력 가능하게 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 반도체 집적회로에서의 정보설정방법으로서, 테스트제어회로에 의한 복수의 회로블록의 테스트 결과에 의거하여 설정회로에 설정하는 정보를 결정하고, 상기 설정회로에 대한 정보의 설정을 행하는 것을 특징으로 하는 반도체 집적회로의 정보설정방법.
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