JPH08255907A - 絶縁ゲート型トランジスタ及びその製造方法 - Google Patents

絶縁ゲート型トランジスタ及びその製造方法

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JPH08255907A
JPH08255907A JP7312344A JP31234495A JPH08255907A JP H08255907 A JPH08255907 A JP H08255907A JP 7312344 A JP7312344 A JP 7312344A JP 31234495 A JP31234495 A JP 31234495A JP H08255907 A JPH08255907 A JP H08255907A
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region
drain
semiconductor
conductivity type
electrode
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Shunsuke Inoue
俊輔 井上
Yuzo Kataoka
有三 片岡
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Canon Inc
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Publication date
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Abstract

(57)【要約】 【目的】 ＬＤＤトランジスタの微量ドープ領域を正確
に制御する。 【構成】 チャネル領域上に設けられた、ゲート電極４
3及びドレイン電極４1とドレイン領域のライトドープ領
域となる半導体領域６とが自己整合している。ライトド
ープ領域以外のドレイン領域７を形成するための不純物
導入口が開口された絶縁膜を半導体基体１上に形成した
後、不純物を含むゲート電極４3とドレイン電極４1とを
形成し、ゲート電極４3とドレイン電極４1との間から半
導体基体に不純物を導入してライトドープ領域６を形成
する工程と、熱処理により前記不純物導入口を介して前
記ドレイン電極４1から不純物を導入してドレイン領域
７を形成する工程と、を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｌｉｇｈｔｙ−Ｄ
ｏｐｅｄ−Ｄｒａｉｎ（以下、ＬＤＤと記す）を利用し
た微細な絶縁ゲート型トランジスタ及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＩＣの高集積化に伴ない、ＭＯＳ型トラ
ンジスタに代表される絶縁ゲート型トランジスタのゲー
ト長は年々短かくなって来ており、現在その長さはサブ
ミクロンのオーダーになって来た。
【０００３】ゲート長が短かくなることにより、ドレイ
ン端電界の勾配が急峻になりホットエレクトロンが発生
する。それによりＭＯＳ型トランジスタの特性は劣化す
る。この問題を解決する為にＬＤＤ構造にすることが考
案されている。ＬＤＤはドレイン端の濃度を下げドレイ
ン端電界を緩和することによりＭＯＳ型トランジスタの
特性劣化を防ぐものである。
【０００４】以下、従来のＬＤＤ−ＭＯＳ型トランジス
タの製造方法を図２６〜図３０を用いて説明する。
【０００５】 Ｐ型の半導体基体１に素子分離領域２
を形成した後、アクティブ領域上にゲート酸化膜３を１
００〜２００オングストローム形成する（図２６）。
【０００６】 基体表面にポリシリコン膜を形成した
後、ポリシリコン膜に不純物を導入し、それをフォトリ
ソグラフィによりパターニングしてゲート電極４を形成
する。その後、素子分離領域２の酸化膜とゲート電極４
のポリシリコンをマスクとしてイオン注入により、例え
ばリンを５Ｅ１２〜１Ｅ１４ａｔｏｍｓ／ｃｍ2 （５×
１０12〜１×１０14ａｔｏｍｓ／ｃｍ2 ）導入して領域
８，８´を形成する（図２７）。
【０００７】 ＣＶＤ法により基体表面にＳｉＯ2 膜
９を２０００〜４０００オングストローム形成する（図
２８）。
【０００８】 エッチバックによりポリシリコンゲー
ト電極側部にサイドスペーサ１０、１０´を形成する
（図２９）。
【０００９】 素子分離領域２の酸化膜、ゲート電極
４のポリシリコン及びサイドスペーサ１０、１０´をマ
スクとして、イオン注入法により例えばヒ素（Ａｓ）を
５Ｅ１５〜１Ｅ１６ａｔｏｍｓ／ｃｍ2 導入する。その
後熱処理によりイオン注入された不純物を活性化してド
レインソース領域１１，１１´を作成する（図３０）。
このとき、領域８，８´の一部はドレインソース領域１
２，１２´として残る。
【００１０】以上の製造方法によりＬＤＤ構造のｎＭＯ
Ｓトランジスタができる。ここで、図３０に示されるド
レイン１２は、ドレイン１１より濃度が低く形成されて
いる。これによりドレイン端の電界が緩和される。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
例では、ＣＶＤ法で堆積したＳｉＯ2 膜をエッチバック
して形成されたサイドスペーサ１０、１０´の大きさに
バラツキを生ずるために、微量ドープされているドレイ
ン１２の領域の大きさもバラツキを生じ、このような、
微量ドープ領域の長さの変化によって、ＭＯＳ型トラン
ジスタのコンダクタンス（ｇｍ）が変化してしまい、安
定したＭＯＳ特性が得られないという課題があった。
【００１２】なお、サイドスペーサ１０、１０´の大き
さの制御は次の理由により困難であった。ＳｉＯ2 膜９
の膜厚は通常ウェハー面内で５〜１０％程度ばらつく。
そして、サイドスペーサ１０、１０´の長さはＳｉＯ2
膜９の膜厚により決定される為、ＳｉＯ2 膜９のバラツ
キはそのままサイドスペーサ１０、１０´のバラツキと
なるのである。
【００１３】
【課題を解決するための手段】本発明の絶縁ゲート型ト
ランジスタは、第１導電型のチャネル領域と、第２導電
型の第１半導体領域と該第１半導体領域に接し該第１半
導体領域よりも不純物濃度の低い第２導電型の第２半導
体領域とを含むドレイン領域と、を有する絶縁ゲート型
トランジスタにおいて、前記チャネル領域上に設けられ
たゲート電極及びドレイン電極と前記第２の半導体領域
とが自己整合していることを特徴とする。
【００１４】又、本発明の絶縁ゲート型トランジスタ
は、第１導電型のチャネル領域と、第２導電型の第１半
導体領域と該第１半導体領域に接し該第１半導体領域よ
りも不純物濃度の低い第２導電型の第２半導体領域とを
含むドレイン領域と、を有する絶縁ゲート型トランジス
タの製造方法において、少なくとも前記第１半導体領域
を形成するための不純物導入口となる部分が開口された
絶縁膜を前記半導体基体上に形成した後、第２導電型の
不純物を含む導電層からなるゲート電極とドレイン電極
とを形成し、該ゲート電極と該ドレイン電極との間から
半導体基体に第２導電型の不純物を導入して前記第２半
導体領域を形成する工程と、熱処理により前記不純物導
入口を介して前記ドレイン電極となる前記導電層から第
２導電型の不純物を導入して前記第１半導体領域を形成
する工程と、を有することを特徴とする。
【００１５】
【発明の実施の形態】図１は本発明の好適な実施形態に
よるトランジスタを示す模式的平面図、図２は図１のＡ
Ａ線による断面を示す模式的断面図である。
【００１６】２１は基体、２２はチャネル領域２３を有
する半導体ボディ、２４はドレインとなる高不純物濃度
の第１半導体領域、２６はドレインとなる低不純物濃度
の第２半導体領域である。２５，２７は必要に応じてド
レインと同じように形成されるソースである。２８はゲ
ート絶縁膜、２９はゲート電極、３０はドレイン電極、
３１はソース電極である。３２は保護膜である。
【００１７】又、図１中のＣＯＮＴは必要に応じて設け
られる各電極のコンタクトホールを示している。
【００１８】図２を見れば明らかなように、ゲート電極
２９のドレイン側端部ＥＧ１と、ドレイン電極３０のゲ
ート側端部ＥＧ２とは、第２半導体領域２６の両端部と
それぞれ自己整合している。
【００１９】図１では各端部を完全に一致させて描いて
いるが、実際の製造工程では熱をトランジスタに与える
熱処理工程が含まれることが多いので、不純物の横方向
への拡散やゲート電極又はドレイン電極の酸化により若
干のずれが生じることもある。但し、こうしたずれはサ
ブミクロン乃至数ナノメートルのずれなので、こうした
ずれを含むトランジスタも本発明に含まれることにな
る。
【００２０】図３は本発明のトランジスタの製造法の一
実施形態を示すフローチャートである。以下、図１，２
と図３とを対応させて説明する。
【００２１】まず、基体２１を用意する。この基体は半
導体ボディ２２を備えている。（工程Ｓ１） 次に半導体ボディ２２上に絶縁膜２８を形成する。この
絶縁膜は、ドレイン電極３０を形成すべき個所に開口が
設けられ、その部分ではボディが露出している。（工程
Ｓ２） 続いて、ゲート電極２９、ドレイン電極３０を形成す
る。（工程Ｓ３） その後、不純物を導入して第２半導体領域２６を形成す
る。（工程Ｓ４）、この時の不純物は領域２６がチャネ
ル領域２３と反対導電型となるような不純物であり、チ
ャネル領域２３がＰ型であればドナー、Ｎ型であればア
クセプターとなる不純物を用いる。
【００２２】工程Ｓ５では、第１の半導体領域２４を形
成する。
【００２３】その後必要に応じて保護膜を形成する。
（工程Ｓ６） 本発明の基体２１としては、半導体、絶縁体が好ましく
用いられ、半導体の場合は単結晶ウエハーを用いて半導
体ボディ２２と一体化されたものを使用するとよい。絶
縁体の場合はＳＯＩ基板を用いるとよい。
【００２４】ドレイン２４，２６は、チャネル領域２３
と異なる導電型の半導体で構成し、第１領域２４を第２
領域２６よりも高不純物濃度に設計する。
【００２５】Ｐチャネルトランジスタの場合、ドレイン
２４，２６はＰ型となり、チャネルはＮ型となる。一
方、Ｎチャネルトランジスタの場合はドレインはＮ型と
なる。
【００２６】ゲート電極２９下の絶縁膜２８は、ゲート
絶縁膜として機能する部分を含んでおり、酸化膜や窒化
膜等が好ましく用いられる。
【００２７】ゲート電極２９はアルミニウム（Ａｌ）、
クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔ
ａ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、チタン
（Ｔｉ）、銅（Ｃｕ）等の金属や、これら金属同士のア
ロイや、これらの金属を主成分として他の原子（Ｓｉ
等）を含有するアロイや、不純物を高濃度にドープした
半導体が用いられる。但し、必要とされるトランジスタ
の特性に応じて、好ましい仕事関数を有する材料を選択
する必要があり、多くの場合はドープ半導体としてのポ
リシリコンが用いられるであろう。
【００２８】ドレイン電極３０には、第１半導体領域２
４に導入すべき不純物を含む材料が用いられ、多くの場
合は不純物を含むポリシリコンが用いられる。
【００２９】必要に応じて設けられる保護膜３２として
は、酸化シリコン、窒化シリコン等の無機絶縁体や、ポ
リイミド、ポリアミド、エポキシシリコーン樹脂等の有
機絶縁体が用いられる。
【００３０】工程Ｓ１としては、ウエハにエピタキシャ
ル成長させてボディ２２を作る工程や、石英基板上に多
結晶半導体を形成する工程や、サファイヤ基板上に単結
晶シリコンを成長させる工程等を含む。又、ＳＯＩ基体
を用意する場合には、ポリシリコンのレーザーアニール
や熱処理による固相成長、液相成長をも含む。
【００３１】工程Ｓ２には、熱酸化や気相堆積による方
法が用いられる。そして、工程Ｓ２は、絶縁膜を堆積し
た後エッチングによって開口を形成する工程や、開口部
となるボディ２２の一部をマスキングして、パターン化
された絶縁膜を形成する工程を含む。
【００３２】工程Ｓ３は、ゲート電極及びドレイン電極
となる導電体（ヘビードープされた半導体も導電体と称
する）を堆積した後エッチングによりパターニングする
工程、又はリフトオフ法のように、マスキングされた領
域外に選択的に導電体を堆積する工程を含む。
【００３３】ゲート電極とドレイン電極は別工程で形成
してもよいが、本発明においては同じ材料を用いて堆積
した後、ホトリソグラフィーによりパターニングして形
成することが望ましい。この場合のホトリソグラフィー
に用いられる露光装置としては、波長１５７ｎｍ、１９
３ｎｍ、２２２ｎｍ、２４８ｎｍ、２８４ｎｍ、３０８
ｎｍ、３４２ｎｍ、３５１ｎｍ、３５３ｎｍのいずれか
少なくとも１つの光を発するエキシマレーザー光や、紫
外線（ｉ線）を用いたステッパーを使用することができ
る。特にエキシマレーザー露光を行えばパターニング精
度がより一層高まる。
【００３４】工程Ｓ４では、イオン注入法により、ゲー
ト電極とドレイン電極とをマスクにして、不純物イオン
を打込むことが好ましい。尚、高精度が要求されないア
クティブ領域他は図１のＭＳＫで示されるように必要に
応じてマスク材としてのレジストでマスキングすればよ
い。尚、選択酸化による厚いフィールド絶縁膜をマスク
材に兼用してアクティブ領域を規定する場合には、アク
ティブ領域のマスキングにレジストを用いる必要はな
い。
【００３５】必要に応じて、イオン注入の後に熱処理を
行うとよい。この時ゲート電極とドレイン電極との間の
スペース（第２半導体領域２６の上）が絶縁物で占有さ
れるように該電極を酸化させる工程を付加するとより好
ましい。この時の端部ＥＧ１，ＥＧ２の位置変動分は、
シュミレーションに予じめ見つもっておくとよい。
【００３６】工程Ｓ５は、熱処理により不純物をドレイ
ン電極から、下地のボディ内に拡散させる工程を含む。
【００３７】工程Ｓ６は、熱酸化や気相堆積工程を含
み、後者としては、スパッタリングやＣＶＤ法が用いら
れる。有機絶縁体を用いる場合にはスピンコートや印刷
法が用いられる。
【００３８】本発明に用いられる不純物としては、リン
（Ｐ）、ヒ素（Ａｓ）、等の周期律表第Ｖ族に属する原
子又はボロン（Ｂ）やアルミニウム（Ａｌ）等の周期律
表第III 族に属する原子が用いられる。
【００３９】ボディ２２としてシリコン以外の半導体を
用いる場合には、それに適した原子を用いればよい。こ
のような半導体と不純物の組み合わせは周知である。
【００４０】更に、本発明において作製されたトランジ
スタを有する基体と、ガラス基板等の透光性基板との間
に液晶を配して液晶パネルを形成すれば、良好なＴＦＴ
アクティブマトリクス型液晶デバイスを提供できる。こ
の場合は、マトリクス電極の交点に設けられるトランジ
スタに本発明のトランジスタを採用し、更には、信号線
に映像信号を伝達する為の周辺駆動回路の少なくとも一
部に本発明のトランジスタを用いるとよい。又、半導体
の導電型を互いに異ならしめたＰチャネルトランジスタ
とＮチャネルトランジスタとを共通基体上に共存させる
と尚よい。
【００４１】以下、本発明の各実施例について説明する
が、本発明はこれら実施例に限定されることはなく、本
発明の目的が達成される範囲内で各構成要素が代替物や
均等物に置換されたものをも含む。
【００４２】（第１実施例）図４〜図８は本発明の絶縁
ゲート型トランジスタの製造方法の第１実施例を示す断
面図であり、本発明の特徴を最もよく表わすものであ
る。以下、図４〜図８を用いて本発明に係わる製造工程
について説明する。
【００４３】 例えば、Ｐ型の単結晶Ｓｉの半導体基
体１を用意して、選択酸化法により厚い酸化シリコンか
らなる素子分離領域２を形成し、薄い酸化シリコンから
なるゲート酸化膜３を１００〜２００オングストロー
ム、素子分離領域２に囲まれたアクティブ領域上に形成
する。そしてフォトリソグラフィ工程においてゲート酸
化膜の一部をエッチング除去して開口部を設け、主電極
領域としてのドレイン、ソースを形成する為の領域５，
５′を形成する（図４）。
【００４４】 次に基体表面にポリシリコン膜を２０
００〜４０００オングストローム形成し、イオン注入
法、拡散法などによりポリシリコン膜内にｎ型の不純物
としてリン（Ｐ）を導入する。その後パターニングによ
りポリシリコンによるドレイン、ソース、ゲート電極４
1，４2，４3を形成する（図５）。ここでゲート電極４3
とドレイン、ソース電極４1，４2との間ＳＰ１は０．２
〜０．５μｍ程度とする。またゲート酸化膜３とドレイ
ン、ソース電極４1，４2のポリシリコンとのオーバーラ
ップの長さＳＰ２を０．１〜０．３μｍ程度とする。
【００４５】 イオン注入法によりポリシリコンをマ
スクとして、例えばリン（Ｐ）をドーズ量５Ｅ１２〜１
Ｅ１４ａｔｏｍｓ／ｃｍ2 導入して、ｎ-型の微量ドー
プ領域６、６´を形成する（図６）。
【００４６】 熱処理によりドレイン、ソース電極４
1，４2を形成するポリシリコン内の不純物を半導体基体
１内へ拡散させることによりｎ+型の主ドレイン、ソー
ス部７，７´を形成する（図７）。
【００４７】 主ソース・ドレインを熱処理する際、
熱処理を酸化雰囲気で行うことにより、ポリシリコンの
表面及び側面を酸化する。ｎ-領域６，６´の長さ、つ
まりＳＰ１の長さをａ，酸化膜１７の厚さをｂとしたと
き、２ｂ＞ａとすることによりゲート電極４3とソース
・ドレイン電極４1，４2間の絶縁膜及びポリシリコン４
1，４2上の絶縁膜を形成する（図８）。
【００４８】以上の工程により作製されたＬＤＤ−ＭＯ
Ｓ型トランジスタは、微量ドープ領域がゲート電極とソ
ース・ドレイン電極とによって自己整合的に形成される
ため、制御性のよいＬＤＤ−ＭＯＳ型トランジスタとな
る。
【００４９】（第２実施例）図９〜図１３に本発明の絶
縁ゲート型トランジスタの製造方法の第２実施例の断面
図を示す。以下に図９〜図１３を用いて本発明に係わる
製造工程について説明する。
【００５０】（ａ） 例えば、Ｐ型の単結晶Ｓｉからな
る半導体基体１に選択酸化により酸化シリコンの素子分
離領域２を形成し、素子を設ける部分にゲート酸化膜３
を形成し主ドレイン形成部分５の酸化シリコンのゲート
酸化膜部分をエッチング除去して開口部を形成する（図
９）。
【００５１】（ｂ） ポリシリコン膜を形成し、前記半
導体基体１と反対導電型であるＮ型の不純物をこのポリ
シリコン膜にドーピングする。そしてポリシリコン膜を
パターニングすることによりゲート電極４3とドレイン
電極兼配線４1を形成する（図１０）。ゲート電極４3は
ゲート酸化膜３上に形成され、ドレイン電極兼配線４1
は前記ゲート酸化膜を開口した部分を覆いゲート酸化膜
３とオーバーラップしその距離ＳＰ２は０．１μｍ以上
０．５μｍ以下とする。またドレイン電極４1のポリシ
リコンとゲート電極４3のポリシリコンの間隔ＳＰ１は
０．２μｍ以上０．５μｍ以下とする。
【００５２】（ｃ） 次にイオン注入によりライトドー
プ部及びソース領域となるべき領域に半導体基体１と反
対導電型となる不純物であるリンをイオン注入法により
打込んで微量ドープ部６及びソース領域６″を形成する
（図１１）。このときイオン注入領域は、レジストパタ
ーニングによりライトドープ部６のみでもよい。
【００５３】（ｄ） レジストパターニングにより、ソ
ース領域形成部以外をレジスト１４で覆いイオン注入法
により半導体基体１と反対導電型を形成する不純物であ
るリンを打込むことにより、ソース領域１３を形成する
（図１２）。
【００５４】（ｅ） レジスト１４を除去した後、層間
絶縁膜としてのリンとボロンを含有する酸化シリコン膜
１５を常圧ＣＶＤで形成し、不活性ガス中で８００〜１
０００℃の高温で熱処理をする。この熱処理により、主
ドレイン層を形成するドレイン領域７がポリシリコン膜
４1からの拡散で形成され、かつイオン注入で形成され
た領域６，１３が活性化される。
【００５５】次にパターニングによりソース領域との電
極を形成する領域とポリシリコン配線を上部配線と接続
する領域の膜１５をエッチング除去し、開口部を形成す
る。
【００５６】後にＡｌを主成分とした配線材料をスパッ
タリング法で形成し、パターニングすることにより配線
１６、１６´を形成し、ＬＤＤ−ＭＯＳ型トランジスタ
を形成する（図１３）。
【００５７】以上の工程により作製されたＬＤＤ−ＭＯ
Ｓ型トランジスタは、微量ドープ領域がゲート電極とド
レイン領域とによって自己整合的に形成されるため、制
御性のよいＬＤＤ−ＭＯＳ型トランジスタとなる。
【００５８】（第３実施例）図１４〜図１９は本発明の
絶縁ゲート型トランジスタの製造方法の第３実施例を示
す断面図であり、本発明を用いてThin Film Transistor
（薄膜トランジスタ；以下、ＴＦＴという。）を形成
するものである。
【００５９】以下、図１４〜図１９を用いて本発明に係
わる製造工程について説明する。 （ａ） シリコン基板１０１を熱酸化して０．１〜１．
０μｍのシリコン酸化膜１０２を成長させる。その上に
ＣＶＤ法により、ポリシリコン１０３を１００〜１５０
０オングストローム堆積させる。次に熱酸化法により、
酸化シリコンのゲート絶縁膜１０４を１００〜２０００
オングストローム成長させた後、フォトリソグラフィー
工程により、ゲート酸化膜の一部をエッチング除去して
開口部を形成し、主ドレイン、ソース形成領域１０５，
１０５´を形成する（図１４）。 （ｂ） 次に基体表面にポリシリコン膜を２０００〜４
０００オングストローム形成し、イオン注入法、拡散法
などによりポリシリコン膜内にｎ型の不純物であるリン
を導入する。その後、パターンニングによりポリシリコ
ンによるドレイン、ゲート、ソース電極１０６ｂ，１０
６ａ，１０６ｃを形成する（図１５）。ゲート電極１０
６ａとドレイン、ソース電極１０６ｂ，１０６ｃとの間
ＳＰ１は０．２〜４．０μｍ程度とする。ゲート酸化膜
１０４とドレイン、ソース電極１０６ｂ，１０６ｃのポ
リシリコンとのオーバーラップの長さＳＰ２は０．１〜
０．３μｍ程度である。 （ｃ） イオン注入法によりドレイン、ゲート、ソース
電極となるポリシリコンをマスクとして、例えばリンを
１０12〜１０14ｃｍ-2導入して、微量ドープ領域１０
７，１０７´を形成する（図１６）。 （ｄ） 熱処理によりドレイン，ソース電極を形成する
ポリシリコン内の不純物をポリシリコン１０３内へ拡散
させることにより、主ドレイン，ソース部１０８，１０
８´を形成する（図１７）。 （ｅ） 表面にシリコン酸化膜１０９をＣＶＤ法により
堆積させる（図１８）。 （ｆ）この後、ポリシリコンによるソース・ドレイン電
極と配線電極となるアルミニウム又はアルミニウム合金
の接続穴となるコンタクト孔をエッチングにより形成し
てもよい。その後、アルミニウムを堆積、パターンニン
グして配線とする。この配線層は図示されていない。 （ｇ） 次にプラズマＣＶＤによりシリコン窒化膜１１
０を堆積した後（図１９）、Ｈ2ガス又はＨ2／Ｎ2混合
ガス中で、３００〜４７５℃で３０〜１８０分熱処理す
ることで、シリコン窒化膜中の水素原子をＴＦＴのポリ
シリコン領域１０３まで拡散させ、水素化を行うことで
安定で電流駆動能力の優れたＴＦＴを形成することがで
きる。
【００６０】以上の工程により作製されたＬＤＤ型ＴＦ
Ｔは、微量ドープ領域のサイズが自己整合的に決定でき
るため、特にＴＦＴが非導通状態の時のリーク電流が、
フォトリソグラフィーのアライメントずれに依存せず、
再現性よく安定に得られる効果がある。
【００６１】又、双方向スイッチとして用いるときに
は、ドレインとソースを入れかえてもほどんど同じ特性
が得られ、回路設計上好ましい。
【００６２】なお、本実施例において、表面にシリコン
酸化膜１０２を有するシリコン基板１０１は、ガラス又
は石英基板でも構わない。但し、ガラスを用いる場合、
その後の熱処理は６００℃以下を使用することが望まし
い。
【００６３】又、ポリシリコン１０３はＣＶＤによるア
モルファスシリコンを固相成長する、或はアモルファス
シリコンをレーザーで再結晶化して形成してもよい。
【００６４】更に、ゲート酸化膜１０４は、熱酸化によ
らず、ＣＶＤ法やスパッタリング法によっても形成でき
る。又、酸化膜の代わりにシリコン窒化膜を使用しても
構わない。
【００６５】又、全てのイオン種にＰ型のものを使うこ
とでｐ−チャネル型のＴＦＴにも適用出来ることは言う
までもない。
【００６６】（第４実施例）図２０〜図２５は本発明の
絶縁ゲート型トランジスタの製造方法の第４実施例を示
す断面図であり、前記の第３実施例と同じＴＦＴの製造
工程に応用したものである。
【００６７】本実施例では、同電位のゲート電極をチャ
ネル長方向に２つに分割して、トランジスタのオフ時の
リーク電流を減らすことができ、トランジスタの歩留ま
りを向上させられる“デュアルゲート”構造の製造工程
への応用を記載している。
【００６８】製造工程は前記第３実施例と全く同じ工程
が全て適用できる。但し、ＴＦＴの構造上、ゲートのポ
リシリコン電極は２つの部分２０６ａ，２０６ａ´に分
割され（図２１）、微量ドープ層は主ドレイン，ソース
領域と接する領域２０７ａ，２０７ｃ以外に２つのゲー
ト電極の間２０７ｂにも形成される（図２２）。
【００６９】以上の実施例によれば、全ての微量ドープ
層２０７ａ，２０７ｂ，２０７ｃがリソグラフィーのア
ライメントの影響を受けず、安定に製造できるため、Ｔ
ＦＴの特性は、再現性，対称性（ソース・ドレインを入
れかえたときの特性の一致）が保証され、液晶表示パネ
ル、ヒーターヘッド等の特性向上に寄与する。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン層等の導電層をパターニングする際のスペ
ース部分を微量ドープ領域にすることにより、微量ドー
プ領域を正確に制御できトランジスタの特性を安定化さ
せることができる。
【図面の簡単な説明】
【図１】本発明によるトランジスタの一例を示す模式的
平面図である。
【図２】図１のＡＡ線による断面図である。
【図３】本発明によるトランジスタの製造工程を示すフ
ローチャート図である。
【図４】本発明の第１実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図５】本発明の第１実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図６】本発明の第１実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図７】本発明の第１実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図８】本発明の第１実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図９】本発明の第２実施例となるＬＤＤ−ＭＯＳ型ト
ランジスタの製造工程を示す断面図である。
【図１０】本発明の第２実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１１】本発明の第２実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１２】本発明の第２実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１３】本発明の第２実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１４】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１５】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１６】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１７】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１８】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図１９】本発明の第３実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２０】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２１】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２２】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２３】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２４】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２５】本発明の第４実施例となるＬＤＤ−ＭＯＳ型
トランジスタの製造工程を示す断面図である。
【図２６】従来のＬＤＤ−ＭＯＳ型トランジスタの製造
工程を示す断面図である。
【図２７】従来のＬＤＤ−ＭＯＳ型トランジスタの製造
工程を示す断面図である。
【図２８】従来のＬＤＤ−ＭＯＳ型トランジスタの製造
工程を示す断面図である。
【図２９】従来のＬＤＤ−ＭＯＳ型トランジスタの製造
工程を示す断面図である。
【図３０】従来のＬＤＤ−ＭＯＳ型トランジスタの製造
工程を示す断面図である。
【符号の説明】
１ Ｐ型の半導体基体 ２ 素子分離領域 ３ ゲート酸化膜 ４1 ドレイン電極 ４2 ソース電極 ４3 ゲート電極 ５，５′ 主ドレイン、ソース形成領域 ６、６´ 微量ドープ領域 ６″ ソース領域 ７、７´ 主ドレイン、ソース部 １３ ソース領域 １４ レジスト １５ 層間絶縁膜ＢＰＳＧ １６、１６´ 配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型のチャネル領域と、第２導電
    型の第１半導体領域と該第１半導体領域に接し該第１半
    導体領域よりも不純物濃度の低い第２導電型の第２半導
    体領域とを含むドレイン領域と、を有する絶縁ゲート型
    トランジスタにおいて、 前記チャネル領域上に設けられたゲート電極及びドレイ
    ン電極と前記第２の半導体領域とが自己整合しているこ
    とを特徴とする絶縁ゲート型トランジスタ。
  2. 【請求項２】 請求項１記載の絶縁ゲート型トランジス
    タにおいて、前記ゲート電極と前記ドレイン電極とは、
    第２導電型の不純物を有するポリシリコンからなること
    を特徴とする絶縁ゲート型トランジスタ。
  3. 【請求項３】 第１導電型のチャネル領域と、第２導電
    型の第１半導体領域と該第１半導体領域に接し該第１半
    導体領域よりも不純物濃度の低い第２導電型の第２半導
    体領域とを含むドレイン領域と、を有する絶縁ゲート型
    トランジスタの製造方法において、 少なくとも前記第１半導体領域を形成するための不純物
    導入口となる部分が開口された絶縁膜を前記半導体基体
    上に形成した後、第２導電型の不純物を含む導電層から
    なるゲート電極とドレイン電極とを形成し、該ゲート電
    極と該ドレイン電極との間から半導体基体に第２導電型
    の不純物を導入して前記第２半導体領域を形成する工程
    と、 熱処理により前記不純物導入口を介して前記ドレイン電
    極となる前記導電層から第２導電型の不純物を導入して
    前記第１半導体領域を形成する工程と、を有することを
    特徴とする絶縁ゲート型トランジスタの製造方法。
  4. 【請求項４】 請求項３記載の絶縁ゲート型トランジス
    タの製造方法において、前記ゲート電極と前記ドレイン
    電極とは、第２導電型の不純物を有するポリシリコンか
    らなることを特徴とする絶縁ゲート型トランジスタの製
    造方法。
  5. 【請求項５】 請求項４記載の絶縁ゲート型トランジス
    タの製造方法において、前記ポリシリコンを酸化するこ
    とにより、前記ドレイン電極を形成するポリシリコンと
    ゲート電極を形成するポリシリコンとの間に絶縁膜を形
    成する工程を有することを特徴とする絶縁ゲート型トラ
    ンジスタの製造方法。
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