JPH11112002A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH11112002A
JPH11112002A JP9290316A JP29031697A JPH11112002A JP H11112002 A JPH11112002 A JP H11112002A JP 9290316 A JP9290316 A JP 9290316A JP 29031697 A JP29031697 A JP 29031697A JP H11112002 A JPH11112002 A JP H11112002A
Authority
JP
Japan
Prior art keywords
region
silicon film
active layer
film
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9290316A
Other languages
English (en)
Other versions
JPH11112002A5 (ja
Inventor
Setsuo Nakajima
節男 中嶋
Kenji Fukunaga
健司 福永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP9290316A priority Critical patent/JPH11112002A/ja
Priority to US09/165,975 priority patent/US6888160B1/en
Publication of JPH11112002A publication Critical patent/JPH11112002A/ja
Publication of JPH11112002A5 publication Critical patent/JPH11112002A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】 量産性の高い工程でボトムゲイト型ＴＦＴを
製造するための技術を提供する。 【解決手段】 活性層１０５の上にシリコンを主成分と
する絶縁膜１０６を形成する。さらに、絶縁膜１０６に
対してパターニングを施し、後にソース／ドレイン領域
となる部分に開口部１０９、１１０を形成する。そし
て、後のチャネル形成領域となる部分の真上にレジスト
を設け、不純物の添加工程を行う。この時、絶縁膜１０
６はドーピングマスクとして活用される。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本願発明は、半導体薄膜を利
用して作製したボトムゲイト型の薄膜トランジスタ（以
下、ＴＦＴと略記する）に関する。
【０００２】
【従来の技術】現在、ノートパソコンや携帯型情報端末
の表示ディスプレイとして液晶表示装置（以下、ＬＣＤ
と略記する）が利用されている。以前はパッシブ型ＬＣ
Ｄが主に用いられていたが、より高精細な映像への要求
が高まり、アクティブマトリクス型ＬＣＤが主流になっ
てきている。
【０００３】アクティブマトリクス型ＬＣＤは表示部に
マトリクス状に配置された複数のＴＦＴを有し、そのＴ
ＦＴをスイッチング素子として画素毎に電圧制御を行う
ことで所望の映像を実現する。その様なＴＦＴとして
は、活性層としてアモルファスシリコンを用いた逆スタ
ガ型ＴＦＴが多用されている。
【０００４】アモルファスシリコンを用いた逆スタガ型
ＴＦＴは、製造工程が非常に簡易であり、スループット
の高さ、歩留りの良さなどが利点となる。しかしなが
ら、アモルファスシリコンはキャリア移動度が小さいた
め、個々のＴＦＴサイズを大きくして要求される電気特
性を得ていた。
【０００５】ところが、現状では高精細な映像表示を実
現するためにはＴＦＴサイズを小さくしなければなら
ず、アモルファスシリコンでは対応しうる電気特性を得
るのが非常に困難な状況に陥っている。
【０００６】そこで、近年では活性層としてポリシリコ
ンを用いた逆スタガ型ＴＦＴが注目され、激しい開発競
争が繰り広げられている。最近では、ポリシリコンを用
いた逆スタガ型ＴＦＴで構成されたアクティブマトリク
ス型ＬＣＤが市場に見られる様になってきたが、未だ開
発途上にあると言える。
【０００７】
【発明が解決しようとする課題】本願発明は、量産性の
高い工程でボトムゲイト型ＴＦＴを製造するための技術
を提供することを課題とする。
【０００８】
【課題を解決するための手段】本明細書で開示する発明
の構成は、絶縁表面を有する基板上に複数のＴＦＴで構
成された半導体回路を含む半導体装置であって、前記複
数のＴＦＴは半導体薄膜からなる活性層と当該活性層の
少なくともチャネル形成領域及び端部を覆う絶縁性シリ
コン膜とを有し、前記絶縁性シリコン膜中の一部又は全
部にはＮ型及び／又はＰ型を付与する不純物が含まれて
いることを特徴とする。
【０００９】また、他の発明の構成は、絶縁表面を有す
る基板上に複数のＴＦＴで構成された半導体回路を含む
半導体装置であって、前記複数のＴＦＴは半導体薄膜か
らなる活性層と当該活性層の少なくともチャネル形成領
域及びＬＤＤ領域を覆う絶縁性シリコン膜とを有し、前
記絶縁性シリコン膜中の一部にはＮ型及び／又はＰ型を
付与する不純物が含まれていることを特徴とする。
【００１０】なお、上記構成において絶縁性シリコン膜
中の少なくとも一部とはチャネル形成領域の真上以外の
領域である。即ち、チャネル形成領域の上にはレジスト
マスクが設けられるので、その領域には不純物は含まれ
ない。
【００１１】また、他の発明の構成は、絶縁表面を有す
る基板上に複数のＴＦＴで構成された半導体回路を含む
半導体装置であって、前記複数のＴＦＴは半導体薄膜か
らなる活性層と当該活性層の少なくともチャネル形成領
域及び端部を覆う絶縁性シリコン膜とを有し、前記活性
層のソース領域及びドレイン領域はＮ型及び／又はＰ型
を付与する不純物を含む領域からなり、前記活性層のソ
ース領域及びドレイン領域は、当該ソース領域及びドレ
イン領域と同一導電型で当該ソース領域及びドレイン領
域よりも低い濃度の不純物領域に囲まれていることを特
徴とする。
【００１２】また、他の発明の構成は、絶縁表面を有す
る基板上に形成された複数のＴＦＴで構成された半導体
回路を含む半導体装置の製造方法であって、半導体薄膜
からなる活性層を形成する工程と、前記活性層上に絶縁
性シリコン膜を形成する工程と、前記絶縁性シリコン膜
をパターニングし、後にソース及びドレインとなる領域
の上に位置する部分を選択的に除去する工程と、前記絶
縁性シリコン膜上に選択的にレジストマスクを形成する
工程と、Ｎ型及び／又はＰ型を付与する不純物を添加す
る工程と、を有し、前記絶縁性シリコン膜はＬＤＤ領域
を形成するためのドーピングマスクとして利用され、当
該ＬＤＤ領域は前記絶縁性シリコン膜の下に形成される
ことを特徴とする。
【００１３】上記構成における不純物の添加工程におい
て、露呈した絶縁性シリコン膜の下にはＮ型及び／又は
Ｐ型を付与する不純物が、ＬＤＤ領域と同濃度に添加さ
れることになる。なぜならば絶縁性シリコン膜を介して
ＬＤＤ領域への不純物添加が行われるからである。
【００１４】また、他の発明の構成は、絶縁表面を有す
る基板上に形成された複数のＴＦＴで構成された半導体
回路を含む半導体装置の製造方法であって、半導体薄膜
からなる活性層を形成する工程と、前記活性層上に絶縁
性シリコン膜を形成する工程と、前記絶縁性シリコン膜
をパターニングし、後にソース及びドレインとなる領域
の上に位置する部分を選択的に除去する工程と、Ｎ型及
び／又はＰ型を付与する不純物を添加する工程と、を有
し、前記不純物の添加工程では、前記絶縁性シリコン膜
をドーピングマスクとしてチャネル形成領域、ソース領
域及びドレイン領域が自己整合的に形成されることを特
徴とする。
【００１５】また、上記構成中の絶縁性シリコン膜のパ
ターニング工程では、活性層の端部には当該端部を覆う
様にして絶縁性シリコン膜が残される場合もある。後述
するが、この様に活性層端部に絶縁性シリコン膜を残す
という構成はＴＦＴ製造工程の簡略化に大きく寄与す
る。
【００１６】
【発明の実施の形態】本願発明の構成について図１を用
いて説明する。図１（Ａ）において、１０１はガラス基
板、石英基板、セラミックス基板またはガラスセラミッ
クス基板のいずれかであり、その上には酸化シリコン
膜、窒化シリコン膜、酸化窒化シリコン膜（SiO x N y
で表される）又はそれらの積層膜からなる下地膜１０２
が設けられる。
【００１７】なお、酸化シリコン膜、窒化シリコン膜、
酸化窒化シリコン膜の様に、シリコン（珪素）と他の元
素（酸素、窒素等）とが結合して構成される絶縁膜及び
それらの絶縁膜で構成される積層膜を本明細書中では絶
縁性シリコン膜と呼ぶ。
【００１８】次に、下地膜１０２の上にはゲイト電極１
０３が設けられる。ゲイト電極１０３としては、アルミ
ニウム、タンタル、モリブデン、タングステンまたはク
ロムを主成分とする薄膜、或いはそれらの積層膜を用い
ることができる。また、ゲイト電極１０３の表面に陽極
酸化膜を設けた構成としても良い。
【００１９】その上には絶縁性シリコン膜からなるゲイ
ト絶縁膜１０４が形成され、さらにその上には活性層１
０５が設けられる。活性層１０５は結晶性半導体薄膜
（代表的にはポリシリコン膜）または非晶質半導体薄膜
（代表的にはアモルファスシリコン膜）で構成される。
【００２０】次に、活性層１０５の少なくともチャネル
形成領域を覆う形で絶縁性シリコン膜１０６が設けられ
る。活性層１０５のパッシベーション効果を考えると、
絶縁性シリコン膜１０６としては耐湿性等に強い窒化シ
リコン膜が好適である。なお、図１（Ａ）において、活
性層１０５の端部が絶縁性シリコン膜で覆われている点
も本願発明の特徴の一つである。この利点については実
施例１で詳細に説明することとする。
【００２１】その後、Ｎ型又はＰ型を付与する不純物を
添加することによりソース／ドレイン領域を形成した
後、絶縁性シリコン膜１０６上にソース電極１０７、ド
レイン電極１０８が設けられる。
【００２２】ソース／ドレイン電極１０７、１０８とし
ては、アルミニウムを主成分とする薄膜やそれとアルミ
ニウムを主成分とする薄膜とチタン膜との積層膜などを
用いることが可能である。このソース／ドレイン電極１
０７、１０８は開口部（コンタクトホール）１０９、１
１０を介してソース領域又はドレイン領域と電気的に接
続している。
【００２３】ここで図１（Ｂ）は図１（Ａ）の上面図で
ある。なお、図１（Ｂ）のＡ−Ａ’で切断した断面が図
１（Ａ）に相当する。また、図１（Ａ）の説明に用いた
符号は図１（Ｂ）でも参照する。
【００２４】本願発明の特徴は絶縁性シリコン膜１０６
の効果である。本願発明において、絶縁性シリコン膜１
０６は以下に挙げる様な効果を有している。 （１）不純物の添加工程においてドーピングマスクとし
て機能する。 （２）活性層端部におけるソース／ドレイン電極の段切
れを防止する。 （３）ＴＦＴ（特にチャネル形成領域）を保護する。
【００２５】以上の構成及び効果について、以下に記載
する実施例でもって詳細な説明を行うこととする。
【００２６】
【実施例】
〔実施例１〕本実施例では、同一基板上に複数のボトム
ゲイト型ＴＦＴを形成して、アクティブマトリクス型Ｌ
ＣＤの駆動回路部と画素マトリクス回路部とを形成する
工程例について図３を用いて説明する。なお、駆動回路
部としてＮＴＦＴとＰＴＦＴとを相補的に組み合わせた
ＣＭＯＳ回路を示し、画素マトリクス回路部としてはＮ
ＴＦＴからなる画素ＴＦＴを示す。
【００２７】まず、ガラス基板３０１を用意し、その上
に 200nm厚の酸化珪素膜でなる下地膜３０２を形成す
る。その上にタンタルと窒化タンタルとの積層膜（Ｔａ
／ＴａＮ）でなるゲイト電極３０３〜３０５を形成す
る。なお、ゲイト電極３０３〜３０５は陽極酸化工程に
よって、表面に陽極酸化膜を形成しても良い。
【００２８】次に、ゲイト電極３０３〜３０５を覆うゲ
イト絶縁膜３０６を形成する。本実施例ではゲイト絶縁
膜３０６として、50nm厚の窒化シリコン膜、 250nm厚の
酸化窒化シリコン膜からなる積層膜を用いている。これ
らはプラズマＣＶＤ法や減圧熱ＣＶＤ法で成膜すれば良
い。
【００２９】次に、結晶構造を有する半導体薄膜（結晶
性半導体薄膜）３０７を形成する。本実施例では結晶性
半導体薄膜として結晶性シリコン膜を用いる。なお、半
導体薄膜としてはSix Ge1-x （０＜Ｘ＜１）で表される
シリコンとゲルマニウムとの化合物を用いることもでき
る。
【００３０】結晶性シリコン膜３０７は公知の手段、例
えば非晶質シリコン膜を結晶化させて形成すれば良い。
非晶質シリコン膜の結晶化手段は、ファーネスアニール
（電熱炉での熱処理）、レーザーアニール（レーザー光
による熱処理）、ランプアニール（強光による熱処理）
等によれば良い。
【００３１】本実施例では、パルス発振型のＫｒＦエキ
シマレーザーを線状に加工し、その線状光を基板の一端
から他端に向かって走査することで全体のレーザーアニ
ールを行っている。その際、発振周波数は30ＭＨｚ、ス
キャン速度は2.4mm/s 、レーザーエネルギーは 320mJ/c
m2、処理温度は室温とする。
【００３２】また、ファーネスアニールを用いる場合に
は本発明者らによる特開平7-130652号公報記載の技術を
利用することが好ましい。同公報記載の技術を用いれ
ば、 550℃４時間程度のファーネスアニールで結晶化が
終了する。なお、この結晶化の後にレーザー光を照射す
ると、非晶質成分の結晶化や粒内欠陥の低減等が行わ
れ、結晶性が大幅に改善される。
【００３３】こうして図３（Ａ）の状態が得られる。次
に、得られた結晶性シリコン膜３０７をパターニングし
て、ＣＭＯＳ回路の活性層（本実施例ではＮＴＦＴとＰ
ＴＦＴとでドレイン領域を共通化する）３０８、画素Ｔ
ＦＴの活性層３０９を形成する。その後、本願発明の最
も重要な構成である絶縁性シリコン膜３１０を形成す
る。本実施例では窒化シリコン膜を用いる。
【００３４】この窒化シリコン膜３１０は、後に形成す
るソース／ドレイン電極と活性層３０８、３０９との電
気的接続を行うための開口部３１１〜３１５が設けられ
る。なお、本実施例では窒化シリコン膜３１０は活性層
３０８、３０９の端部を覆い隠す様にして形成する。こ
の事について図４を用いて説明する。
【００３５】図４において、４００はゲイト絶縁膜、４
０１は活性層、４０２は絶縁性シリコン膜（窒化シリコ
ン膜）、４０３はソース電極、４０４はドレイン電極で
ある。図４では活性層４０１の端部を窒化シリコン膜４
０２で覆わない様にして形成した場合における問題点を
示している。
【００３６】図４に示す構成とする場合、まず窒化シリ
コン膜４０２を成膜した後にパターニングを行う。この
時、エッチング終了時にゲイト絶縁膜４００がオーバー
エッチングされて活性層４０１の端部にえぐれ４０５が
発生する。そのため、えぐれ４０５に起因する断線不良
が発生してしまう。
【００３７】それを防ぐには層間絶縁膜を形成して、そ
の上にソース／ドレイン電極を形成するしかないが、そ
の場合には層間絶縁膜の成膜工程とコンタクトホールの
パターニング工程とが増える。
【００３８】そこで、本実施例では図３（Ｂ）に示す様
に窒化シリコン膜３１０を活性層３０８、３０９の端部
を覆う様にして形成することで活性層３０８、３０９の
端部にえぐれが発生するのを防いでいるのである。な
お、活性層の端部とは活性層の外縁を指しており、図１
（Ｂ）に示す様に全ての端部を窒化シリコン膜３１０で
覆い隠している。
【００３９】本実施例では、この様な工夫を施すことで
層間絶縁膜をわざわざ成膜することなしにソース／ドレ
イン電極を形成し、工程の簡略化を実現している。この
事については後述する。
【００４０】こうして図３（Ｂ）の状態が得られたら、
レジストマスク３１６〜３１８を形成した後、Ｎ型導電
性を付与する不純物（本実施例ではリン）をイオン注入
法（質量分離あり）またはイオンドーピング法（質量分
離なし）により添加する。本実施例では２回の添加工程
に分けて行う。
【００４１】まず、加速電圧を80keV と高くして 1×10
13ions/cm2のドーズ量でリンを添加する。この際、加速
電圧が高いため、窒化シリコン膜３１０はマスクとして
の機能は果たさない。次に、加速電圧を10keV と低くし
て 5×1014ions/cm2のドーズ量でリンを添加する。この
際、窒化シリコン膜３１０はドーピングマスクとして機
能し、その下にはリンが添加されない。
【００４２】このリン添加工程によりＣＭＯＳ回路のＮ
ＴＦＴとなるソース領域３１９、ドレイン領域３２０、
低濃度不純物領域（ＬＤＤ領域）３２１、チャネル形成
領域３２２が形成される。また、同時に画素ＴＦＴ（Ｎ
ＴＦＴ）となるソース領域３２３、ドレイン領域３２
４、ＬＤＤ領域３２５、チャネル形成領域３２６が形成
される。（図３（Ｃ））
【００４３】この時、窒化シリコン膜３１０を介してリ
ンが添加された領域はソース／ドレイン領域（不純物濃
度は 1×1021atoms/cm3 程度）よりも低濃度にリンが含
まれ、ＬＤＤ（Light Doped Drain ）領域（不純物濃度
は 1×1017〜 1×1018atoms/cm3 程度）となる。なお、
２回目のイオン添加工程を行わなければＬＤＤ領域の代
わりにオフセット領域を形成することもできる。
【００４４】また、レジストマスク３１７、３１８が設
けられた領域の直下は不純物が全く添加されず、真性ま
たは実質的に真性なチャネル形成領域となる。なお、実
質的に真性であるとは、Ｎ型またはＰ型を付与する不純
物濃度が 1×1017atoms/cm3以下であることを指す。
【００４５】ところで、リン添加工程が終了した時点に
おいて、図３（Ｃ）に示す画素ＴＦＴに注目してみる
と、図２に示す様な構成となっている。なお、図２にお
いて、図３（Ｃ）と同じ部分は同じ符号を付してある。
【００４６】ここで図２において２１、２２で示される
領域は活性層端部を覆う窒化シリコン膜の下に位置する
領域であり、活性層の外縁部に相当する。この領域２
１、２２は窒化シリコン膜を介してリンが添加されてい
るのでＬＤＤ領域３２５と同じ濃度でリンが添加されて
いる。この様に、ソース／ドレイン領域がそれよりも低
濃度の不純物領域で囲まれている点も本願発明の構造的
な特徴である。
【００４７】こうしてリンの添加工程が終了したら、レ
ジストマスク３１６〜３１８を除去し、再びレジストマ
スク３２７、３２８を形成する。そして、Ｐ型を付与す
る不純物（本実施例ではボロン）を添加する。この場合
もリンの場合と同様に２回に分け、１回目は加速電圧65
keV 、ドーズ量は 6×1013ions/cm2とし、２回目は加速
電圧5keV、ドーズ量は 5×1014ions/cm2とする。
【００４８】この工程によりＣＭＯＳ回路のＰＴＦＴと
なるソース領域３２９、ドレイン領域３３０、ＬＤＤ領
域３３１、チャネル形成領域３３２を形成する。本実施
例ではソース／ドレイン領域の不純物濃度は 5×1020at
oms/cm3 程度となり、ＬＤＤ領域の不純物濃度は 5×10
16〜 5×1017atoms/cm3 程度となる。また、この場合も
図２で説明した様にソース領域３２９はＬＤＤ領域３３
１と同じ濃度の不純物領域で囲まれている。
【００４９】また、本実施例ではＮＴＦＴとＰＴＦＴと
に対して別々に不純物イオンの添加工程を行っている
が、最初に全てのＴＦＴに対してリンを添加し、その後
ＰＴＦＴのみにリン濃度を超える濃度（少なくとも３倍
以上）のボロンを添加し、Ｐ型に反転させる手段を用い
ても良い。また、リンを添加する際、チャネル形成領域
の真上に位置するレジストマスクを裏面露光法を用いて
形成しても良い。
【００５０】なお、以上の様に窒化シリコン膜３１０を
ドーピングマスクとして利用しているため、窒化シリコ
ン膜３１０のうち、ドーピングマスクとして利用された
部分にはＮ型及び／又はＰ型の不純物が残存する。しか
しながら、絶縁性シリコン膜中においてはＮ型／Ｐ型を
付与する不純物（代表的にはリン／ボロン）の拡散係数
が小さいため問題とはならない。
【００５１】こうして図３（Ｄ）の状態が得られたら、
レジストマスク３２７、３２８を除去してＣＭＯＳ回路
のソース電極３３３、３３４、共通ドレイン電極３３
５、画素ＴＦＴのソース電極３３６、ドレイン電極３３
７を形成する。本実施例ではこれらの電極を、チタン
（Ｔｉ）でアルミニウム（Ａｌ）を主成分とする薄膜を
挟んだ構造（Ti 150nm/Al 500 nm/Ti 100 nm）とする。
【００５２】なお、図３（Ｅ）に示す様な構造でソース
／ドレイン電極を設けることが可能なのは、前述の様に
活性層端部におけるえぐれの発生を防いだからである。
従って、活性層端部を窒化シリコン膜３１０で覆わない
構成とする場合には、ここで層間絶縁膜の成膜工程とコ
ンタクトホールの形成工程が増える。
【００５３】次に、層間絶縁膜３３８を 0.5〜２μｍの
厚さに形成する。層間絶縁膜３３８としては、絶縁性シ
リコン膜、有機性樹脂膜またはそれらの積層膜を用いる
ことができる。特に、ポリイミドやアクリルといった有
機性樹脂膜は優れた平坦性を得られるので好ましい。そ
の際、窒化シリコン膜３１０はチャネル形成領域と有機
性樹脂膜とが直接接触するのを防ぐ保護膜としての機能
をも果たす。
【００５４】層間絶縁膜３３８を形成したら、開口部を
開けて画素電極３３９を形成する。本実施例では画素電
極３３９として透明導電膜（代表的にはＩＴＯ、酸化ス
ズ等）を用いる。なお、透過型ＬＣＤの場合にはこの様
な透明導電膜を用いなければならないが、反射型ＬＣＤ
を作製するのであれば画素電極は反射率の高い金属膜で
構成すれば良い。アルミニウムを主成分とする薄膜が好
適である。
【００５５】最後に、350 ℃２時間程の加熱処理を水素
雰囲気中で行い、ＴＦＴ全体の水素化工程を行って図３
（Ｅ）に示す様なアクティブマトリクス基板が完成す
る。本願発明を利用して得られたアクティブマトリクス
基板は、個々のＴＦＴの活性層が窒化シリコン膜３１０
に覆われているので、外部からの水分の侵入や汚染イオ
ンの侵入などに対して強い耐性を有する。
【００５６】なお、本実施例で説明したＴＦＴ構造はこ
れに限定されるものではない。本願発明の最も重要な構
成は絶縁性シリコン膜でもって活性層の少なくともチャ
ネル形成領域を覆い、それをドーピングマスクとして活
用するという点であり、その様な構成を備えていれば本
願発明の効果を得ることができる。
【００５７】〔実施例２〕実施例１では、リンまたはボ
ロンの添加工程を２回に分けて行っているが、１回の添
加工程で済ますことも可能である。その場合、加速電圧
を50〜70keV に設定し、ドーズ量を 5×1014ions/cm2程
度とする。
【００５８】本実施例の場合には、ソース／ドレイン領
域となる領域は露出しているので 1×1020atoms/cm3 程
度の不純物が添加される。しかしながら、絶縁性シリコ
ン膜で覆われた活性層領域は、絶縁性シリコン膜を介し
たスルードーピングとなるので添加濃度が低減する。従
って、添加される不純物濃度は 1×1017〜 1×1018atom
s/cm3 程度となり、ＬＤＤ領域を形成する。
【００５９】この様に、活性層を覆って設けられた絶縁
性シリコン膜はドーピングフィルターとしても機能しう
るので、最適な条件を決定すれば１回のイオン添加工程
でソース／ドレイン領域及びＬＤＤ領域を形成すること
ができる。
【００６０】〔実施例３〕実施例１ではＣＭＯＳ回路の
ＰＴＦＴにおいてもＬＤＤ構造を採用しているが、ＰＴ
ＦＴはキャリア移動度が低いので劣化はあまり問題とな
らない。却ってＬＤＤ構造とするとオン電流（ＴＦＴが
オン状態にある時に流れる電流）の低下を招く場合もあ
りうる。
【００６１】その様な場合、ＰＴＦＴのみＬＤＤ領域を
形成しない様な構成にすれば良い。その場合、図３
（Ｂ）の窒化シリコン膜のパターニングの際に、後のＰ
ＴＦＴのチャネル形成領域の上には、チャネル形成領域
の長さ（ソース／ドレイン間を結ぶ方向の長さ）と概略
一致する様に窒化シリコン膜を残す。
【００６２】そして、図３（Ｄ）の工程においてＰＴＦ
Ｔのチャネル形成領域の上の窒化シリコン膜のみをドー
ピングマスクとしてボロンの添加工程を行う。ただし、
ボロンが窒化シリコン膜を通過しない程度に加速電圧を
低くする。こうすることで、自己整合的にチャネル形成
領域とソース／ドレイン領域とが形成され、ＰＴＦＴの
みをＬＤＤ構造としない構成が得られる。
【００６３】〔実施例４〕本実施例では、実施例１とは
異なる製造工程によってアクティブマトリクス基板を製
造する場合に例について図５を用いて説明する。具体的
には、活性層の上に設けられた絶縁性シリコン膜をその
ままマスクとして、ソース／ドレイン領域を形成する場
合の例を示す。
【００６４】まず、実施例１の製造工程に従って図５
（Ａ）に示す状態を得る。図５（Ａ）において、５０１
〜５０６は絶縁性シリコン膜（本実施例では酸化シリコ
ン膜）であり、後にチャネル形成領域となる部分の上及
び端部を覆う様にしてパターニング形成されている。
【００６５】図５（Ａ）の状態が得られたら、そのまま
リンの添加工程をイオン注入法により行う。この時、加
速電圧は５〜10keV と低めに設定しておき、酸化シリコ
ン膜５０１〜５０６が完全にマスクとして機能しうる様
に調節する。また、ここでは活性層中に 1×1020〜 1×
1021atoms/cm3 の濃度でリンが添加される。
【００６６】その結果、高濃度にリンを含む領域５０７
〜５１１と、リンを含まない領域５１２〜５１４が形成
される。なお、符号を付しての説明は省略するが、活性
層端部においても酸化シリコン膜５０１、５０４、５０
６がマスクとなるのでリンを含まない領域が形成され
る。
【００６７】こうして図５（Ｂ）の状態が得られたら、
ＮＴＦＴとなる領域のみを隠す様にしてレジストマスク
５１５を形成し、次いでボロンの添加工程を行う。この
工程も加速電圧を５〜10kev と低めに設定し、活性層中
に 3×1020〜 3×1021atoms/cm3 の濃度でボロンが添加
される様にする。
【００６８】この工程により５０７、５０８で示される
領域では導電型がＮ型からＰ型へと反転し、高濃度にボ
ロンを含む領域５１６、５１７が形成される。この場合
も、５１８で示される領域にはボロンは添加されない。
【００６９】以上のリン及びボロンの添加工程により各
ＴＦＴのソース／ドレイン領域及びチャネル形成領域が
画定する。即ち、高濃度にリンを含む領域はＮＴＦＴの
ソースまたはドレイン領域となり、高濃度にボロンを含
む領域はＰＴＦＴのソースまたはドレイン領域となる。
また、リンもボロンも添加されなかった領域はチャネル
形成領域として機能する。
【００７０】この様に、絶縁性シリコン膜をドーピング
マスクとして活用することで非常に簡易な手段でソース
／ドレイン領域を形成することができる。この場合、絶
縁性シリコン膜（本実施例では酸化シリコン膜）はリン
またはボロンを含んだ状態で残存するが、信頼性上の問
題はない。
【００７１】後は、ソース／ドレイン電極を形成して、
その上に層間絶縁膜を設け、画素ＴＦＴに対して画素電
極を接続することでアクティブマトリクス基板が完成す
る。詳細な説明は実施例１でもって十分に説明したので
省略する。
【００７２】また、本実施例ではＰＴＦＴを形成する領
域のみをＮ型からＰ型に反転させる方式（カウンタード
ープ又はクロスドープとも呼ばれる）を採用している
が、実施例１に示した様にＮＴＦＴとＰＴＦＴとを別々
に形成する方式もとれる。
【００７３】〔実施例５〕実施例１ではＴＦＴの活性層
として結晶性半導体薄膜を利用しているが、非晶質半導
体薄膜を用いる場合にも本願発明の構成を適用すること
は可能である。非晶質半導体薄膜を用いる逆スタガ型Ｔ
ＦＴではチャネルストップ型と呼ばれる構造が知られて
いるが、その様な構造では活性層端部をｎ+ ／ｐ+ 導電
層及び電極が乗り越えることになるので本願発明は非常
に有効である。
【００７４】〔実施例６〕本実施例では実施例１〜５に
示した構成のアクティブマトリクス基板を用いてアクテ
ィブマトリクス型ＬＣＤを構成した場合の例について説
明する。ここで本実施例のアクティブマトリクス型ＬＣ
Ｄの外観を図５に示す。
【００７５】図６（Ａ）において、６０１はアクティブ
マトリクス基板であり、その上には本願発明のＴＦＴに
よって画素マトリクス回路６０２、ソース駆動回路６０
３、ゲイト駆動回路６０４が構成されている。また、６
０５は対向基板である。
【００７６】本実施例のアクティブマトリクス型ＬＣＤ
はアクティブマトリクス基板６０１と対向基板６０５と
が端面を揃えて貼り合わされている。ただし、ある一部
だけは対向基板６０５を取り除き、露出したアクティブ
マトリクス基板に対してＦＰＣ（フレキシブル・プリン
ト・サーキット）６０６を接続してある。このＦＰＣ６
０６によって外部信号を回路内部へと伝達する。
【００７７】また、ＦＰＣ６０６を取り付ける面を利用
してＩＣチップ６０７、６０８が取り付けられている。
これらのＩＣチップはビデオ信号の処理回路、タイミン
グパルス発生回路、γ補正回路、メモリ回路、演算回路
など、様々な回路をシリコン基板上に形成して構成され
る。図６（Ａ）では２個取り付けられているが、１個で
も良いし、さらに複数個であっても良い。
【００７８】また、図６（Ｂ）の様な構成もとりうる。
図６（Ｂ）において図６（Ａ）と同一の部分は同じ符号
を付してある。ここでは図６（Ａ）でＩＣチップが行っ
ていた信号処理を、同一基板上にＴＦＴでもって形成さ
れたロジック回路６０９によって行う例を示している。
【００７９】この場合、ロジック回路６０９も駆動回路
６０３、６０４と同様にＣＭＯＳ回路を基本として構成
され、本願発明を利用した逆スタガ型ＴＦＴで作製する
ことが可能である。
【００８０】また、本願発明を利用したＴＦＴはアクテ
ィブマトリクス型ＬＣＤのスイッチング素子として以外
にも、ＥＬ（エレクトロルミネッセンス）表示装置のス
イッチング素子として利用することも可能である。ま
た、イメージセンサ等の回路を本願発明のボトムゲイト
型ＴＦＴで構成することもできる。
【００８１】以上の様に、本願発明を利用したＴＦＴで
もって様々な電気光学装置を作製することが可能であ
る。なお、本明細書中において電気光学装置とは、電気
的信号を光学的信号に変換する装置またはその逆を行う
装置と定義する。
【００８２】また、本実施例のアクティブマトリクス型
ＬＣＤを作製するにあたってブラックマトリクスは対向
基板側に設けても良いし、アクティブマトリクス基板に
設ける構成（ＢＭ on ＴＦＴ）としても良い。
【００８３】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。
【００８４】また、特開昭8-15686 号公報に記載された
技術の様に、マイクロレンズアレイを用いる構成にして
も良い。
【００８５】〔実施例７〕本実施例では、実施例６に示
したアクティブマトリクス型ＬＣＤを作製するにあたっ
て、液晶層を封入するためのシール材の配置について説
明する。
【００８６】シール材の配置としては、画素マトリクス
回路のみを囲む構成、駆動回路と画素マトリクス回路と
を囲む構成、など様々な構成が考えられる。また、駆動
回路上にシール材を設けることで狭額縁構造を実現する
こともできる。
【００８７】シール材を駆動回路上に設ける場合、ＴＦ
Ｔとして公知のチャネルエッチ型のボトムゲイト構造を
用いると、チャネル形成領域が直接的にフィラー（シー
ル材に分散させるスペーサー）に圧迫され、ＴＦＴが壊
れるといった問題が起こる。その点、本願発明のＴＦＴ
はチャネル形成領域をシリコンを主成分する絶縁膜で保
護しているのでその様な問題を生じない。
【００８８】〔実施例８〕実施例６、７に示したアクテ
ィブマトリクス型ＬＣＤは、様々な電子機器のディスプ
レイとして利用される。なお、本実施例に挙げる電子機
器とは、アクティブマトリクス型ＬＣＤに代表される電
気光学装置を搭載した製品と定義する。
【００８９】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図７に示す。
【００９０】図７（Ａ）は携帯電話であり、本体２００
１、音声出力部２００２、音声入力部２００３、表示装
置２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明は表示装置２００４等に適用す
ることができる。
【００９１】図７（Ｂ）はビデオカメラであり、本体２
１０１、表示装置２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明は表示装置２１０２に適用す
ることができる。
【００９２】図７（Ｃ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２２０１、カメラ部２
２０２、受像部２２０３、操作スイッチ２２０４、表示
装置２２０５で構成される。本願発明は表示装置２２０
５等に適用できる。
【００９３】図７（Ｄ）はヘッドマウントディスプレイ
であり、本体２３０１、表示装置２３０２、バンド部２
３０３で構成される。本発明は表示装置２３０２に適用
することができる。
【００９４】図７（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【００９５】図７（Ｆ）はフロント型プロジェクターで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【００９６】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、他にも電光掲示盤、宣伝公告用ディスプレ
イなどにも活用することができる。
【００９７】
【発明の効果】本願発明を利用することで、量産性の高
い製造工程でもってボトムゲイト型のＴＦＴを作製する
ことができる。その際、活性層の少なくともチャネル形
成領域と端部とを覆う様にして形成される絶縁性シリコ
ン膜が、以下の効果を果たしている。 （１）不純物の添加工程においてドーピングマスクとし
て機能する。 （２）活性層端部におけるソース／ドレイン電極の段切
れを防止する。 （３）ＴＦＴ（特にチャネル形成領域）を保護する。
【００９８】そして、本願発明のＴＦＴを用いてアクテ
ィブマトリクス型ＬＣＤに代表される電気光学装置を作
製することで、安価な製品（電子機器）を実現すること
が可能である。
【図面の簡単な説明】
【図１】 本願発明を利用したＴＦＴの構成を示す
図。
【図２】 本願発明を利用したＴＦＴの構成を示す
図。
【図３】 本願発明を利用したＴＦＴの製造工程を示
す図。
【図４】 本願発明を利用しないＴＦＴの構成を示す
図。
【図５】 本願発明を利用したＴＦＴの製造工程を示
す図。
【図６】 アクティブマトリクス型ＬＣＤの構成を示
す図。
【図７】 電子機器の構成を示す図。
【符号の説明】
１０１ 基板 １０２ 下地膜 １０３ ゲイト電極 １０４ ゲイト絶縁膜 １０５ 活性層 １０６ 絶縁性シリコン膜 １０７ ソース電極 １０８ ドレイン電極 １０９、１１０ 開口部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面を有する基板上に複数のＴＦＴで
    構成された半導体回路を含む半導体装置であって、 前記複数のＴＦＴは半導体薄膜からなる活性層と当該活
    性層の少なくともチャネル形成領域及び端部を覆う絶縁
    性シリコン膜とを有し、 前記絶縁性シリコン膜中の一部又は全部にはＮ型及び／
    又はＰ型を付与する不純物が含まれていることを特徴と
    する半導体装置。
  2. 【請求項２】絶縁表面を有する基板上に複数のＴＦＴで
    構成された半導体回路を含む半導体装置であって、 前記複数のＴＦＴは半導体薄膜からなる活性層と当該活
    性層の少なくともチャネル形成領域及びＬＤＤ領域を覆
    う絶縁性シリコン膜とを有し、 前記絶縁性シリコン膜中の一部にはＮ型及び／又はＰ型
    を付与する不純物が含まれていることを特徴とする半導
    体装置。
  3. 【請求項３】請求項１または請求項２において、前記絶
    縁性シリコン膜中の一部とは前記チャネル形成領域の真
    上以外の領域であることを特徴とする半導体装置。
  4. 【請求項４】絶縁表面を有する基板上に複数のＴＦＴで
    構成された半導体回路を含む半導体装置であって、 前記複数のＴＦＴは半導体薄膜からなる活性層と当該活
    性層の少なくともチャネル形成領域及び端部を覆う絶縁
    性シリコン膜とを有し、 前記活性層のソース領域及びドレイン領域はＮ型及び／
    又はＰ型を付与する不純物を含む領域からなり、 前記活性層のソース領域及びドレイン領域は、当該ソー
    ス領域及びドレイン領域と同一導電型で当該ソース領域
    及びドレイン領域よりも低い濃度の不純物領域に囲まれ
    ていることを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至請求項４において、絶縁性シ
    リコン膜とは窒化シリコン膜であることを特徴とする半
    導体装置。
  6. 【請求項６】絶縁表面を有する基板上に形成された複数
    のＴＦＴで構成された半導体回路を含む半導体装置の製
    造方法であって、 半導体薄膜からなる活性層を形成する工程と、 前記活性層上に絶縁性シリコン膜を形成する工程と、 前記絶縁性シリコン膜をパターニングし、後にソース及
    びドレインとなる領域の上に位置する部分を選択的に除
    去する工程と、 前記絶縁性シリコン膜上に選択的にレジストマスクを形
    成する工程と、 Ｎ型及び／又はＰ型を付与する不純物を添加する工程
    と、 を有し、 前記絶縁性シリコン膜はＬＤＤ領域を形成するためのド
    ーピングマスクとして利用され、当該ＬＤＤ領域は前記
    絶縁性シリコン膜の下に形成されることを特徴とする半
    導体装置の製造方法。
  7. 【請求項７】請求項６において、前記不純物の添加工程
    において、露呈した前記絶縁性シリコン膜の下にはＮ型
    及び／又はＰ型を付与する不純物が、前記ＬＤＤ領域と
    同濃度に添加されることを特徴とする半導体装置の製造
    方法。
  8. 【請求項８】絶縁表面を有する基板上に形成された複数
    のＴＦＴで構成された半導体回路を含む半導体装置の製
    造方法であって、 半導体薄膜からなる活性層を形成する工程と、 前記活性層上に絶縁性シリコン膜を形成する工程と、 前記絶縁性シリコン膜をパターニングし、後にソース及
    びドレインとなる領域の上に位置する部分を選択的に除
    去する工程と、 Ｎ型及び／又はＰ型を付与する不純物を添加する工程
    と、 を有し、 前記不純物の添加工程では、前記絶縁性シリコン膜をド
    ーピングマスクとしてチャネル形成領域、ソース領域及
    びドレイン領域が自己整合的に形成されることを特徴と
    する半導体装置の製造方法。
  9. 【請求項９】請求項６または請求項８において、絶縁性
    シリコン膜とは窒化シリコン膜であることを特徴とする
    半導体装置の製造方法。
  10. 【請求項１０】請求項６または請求項８において、前記
    絶縁性シリコン膜のパターニング工程において、前記活
    性層の端部には当該端部を覆う様にして絶縁性シリコン
    膜が残されることを特徴とする半導体装置の製造方法。
JP9290316A 1997-10-07 1997-10-07 半導体装置およびその製造方法 Withdrawn JPH11112002A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9290316A JPH11112002A (ja) 1997-10-07 1997-10-07 半導体装置およびその製造方法
US09/165,975 US6888160B1 (en) 1997-10-07 1998-10-02 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9290316A JPH11112002A (ja) 1997-10-07 1997-10-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH11112002A true JPH11112002A (ja) 1999-04-23
JPH11112002A5 JPH11112002A5 (ja) 2005-06-23

Family

ID=17754524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9290316A Withdrawn JPH11112002A (ja) 1997-10-07 1997-10-07 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6888160B1 (ja)
JP (1) JPH11112002A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005100992A (ja) * 2000-10-26 2005-04-14 Semiconductor Energy Lab Co Ltd 発光装置
JP2005167226A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 発光表示装置及びその作製方法、並びにテレビ受像機
EP1770779A2 (en) * 1999-06-04 2007-04-04 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
US7288420B1 (en) 1999-06-04 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
EP1684367A3 (en) * 2000-02-03 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Display device
US7923269B2 (en) 2000-10-26 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2011191764A (ja) * 2010-03-16 2011-09-29 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
JP2012058742A (ja) * 1999-04-27 2012-03-22 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置
US8247965B2 (en) 2003-11-14 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device and method for manufacturing the same
US10411158B2 (en) 2009-10-09 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device having oxide semiconductor layer overlapping with adjacent pixel electrode
JPWO2022176386A1 (ja) * 2021-02-18 2022-08-25

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6646692B2 (en) * 2000-01-26 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal display device and method of fabricating the same
US6580475B2 (en) * 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US7804552B2 (en) * 2000-05-12 2010-09-28 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device with light shielding portion comprising laminated colored layers, electrical equipment having the same, portable telephone having the same
JP4188188B2 (ja) * 2003-05-21 2008-11-26 株式会社半導体エネルギー研究所 液晶表示装置
JP2009206434A (ja) * 2008-02-29 2009-09-10 Hitachi Displays Ltd 表示装置およびその製造方法
EP2308093B1 (en) * 2008-08-04 2020-04-15 The Trustees of Princeton University Hybrid dielectric material for thin film transistors
US20110068332A1 (en) * 2008-08-04 2011-03-24 The Trustees Of Princeton University Hybrid Dielectric Material for Thin Film Transistors
US8474249B2 (en) * 2008-09-08 2013-07-02 Ford Global Technologies, Llc Optimization of soot distribution in a diesel particulate filter
WO2011019429A2 (en) * 2009-06-09 2011-02-17 Arizona Technology Enterprises Method of anodizing aluminum using a hard mask and semiconductor device thereof
JP5323604B2 (ja) * 2009-07-30 2013-10-23 株式会社ジャパンディスプレイ 表示装置及びその製造方法
US9269796B2 (en) * 2013-02-06 2016-02-23 Shenzhen Royole Technologies Co., Ltd. Manufacturing method of a thin film transistor and pixel unit thereof
US11695039B2 (en) * 2021-07-30 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an active component and a barrier pattern surrounding the active component and method of forming the same
US20230093064A1 (en) * 2021-09-17 2023-03-23 Abhishek A. Sharma Thin-film transistors with shared contacts
US12471289B2 (en) 2021-12-22 2025-11-11 Intel Corporation Diagonal memory with vertical transistors and wrap-around control lines

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032883A (en) * 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
DE69032893T2 (de) * 1989-11-30 1999-07-22 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa Werkstoff für elektrische Leiter, Elektronikagerät welches diesen verwendet und Flüssig-Kristall-Anzeige
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JPH0595002A (ja) * 1991-10-02 1993-04-16 Sharp Corp 薄膜トランジスタ
EP0566838A3 (en) * 1992-02-21 1996-07-31 Matsushita Electric Industrial Co Ltd Manufacturing method of thin film transistor
US5508216A (en) * 1992-06-24 1996-04-16 Seiko Epson Corporation Thin film transistor, solid device, display device and manufacturing method of a thin film transistor
US5348897A (en) * 1992-12-01 1994-09-20 Paradigm Technology, Inc. Transistor fabrication methods using overlapping masks
TW425637B (en) * 1993-01-18 2001-03-11 Semiconductor Energy Lab Method of fabricating mis semiconductor device
CN1095204C (zh) * 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP2927679B2 (ja) 1994-06-28 1999-07-28 シャープ株式会社 液晶表示装置
JPH08255907A (ja) * 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
JP3286152B2 (ja) * 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
US5612235A (en) * 1995-11-01 1997-03-18 Industrial Technology Research Institute Method of making thin film transistor with light-absorbing layer
JPH09153624A (ja) * 1995-11-30 1997-06-10 Sony Corp 半導体装置
JPH09162415A (ja) * 1995-12-09 1997-06-20 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5986724A (en) * 1996-03-01 1999-11-16 Kabushiki Kaisha Toshiba Liquid crystal display with liquid crystal layer and ferroelectric layer connected to drain of TFT
JP3535307B2 (ja) * 1996-03-15 2004-06-07 株式会社半導体エネルギー研究所 半導体装置

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837451B2 (en) 1999-04-27 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Electronic device and electronic apparatus
US9293483B2 (en) 1999-04-27 2016-03-22 Semiconductor Energy Laboratory Co. Ltd. Electronic device and electronic apparatus
US8994711B2 (en) 1999-04-27 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Electronic device and electronic apparatus
JP2012058742A (ja) * 1999-04-27 2012-03-22 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置
EP1058314B1 (en) * 1999-06-04 2011-08-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
EP1770779A2 (en) * 1999-06-04 2007-04-04 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
US7288420B1 (en) 1999-06-04 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US7393707B2 (en) 1999-06-04 2008-07-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US7462501B2 (en) 1999-06-04 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US9293726B2 (en) 1999-06-04 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
US8890172B2 (en) 1999-06-04 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
EP1703568A3 (en) * 2000-02-03 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Display device
EP1684367A3 (en) * 2000-02-03 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Display device
US9419066B2 (en) 2000-02-03 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method of manufacturing the same
US7867053B2 (en) 2000-02-03 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light emitting device
US7745993B2 (en) 2000-02-03 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light emitting device comprising reflective film
US7683535B2 (en) 2000-02-03 2010-03-23 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method of manufacturing the same
US8202743B2 (en) 2000-10-26 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US7923269B2 (en) 2000-10-26 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2005100992A (ja) * 2000-10-26 2005-04-14 Semiconductor Energy Lab Co Ltd 発光装置
US8247965B2 (en) 2003-11-14 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device and method for manufacturing the same
JP2005167226A (ja) * 2003-11-14 2005-06-23 Semiconductor Energy Lab Co Ltd 発光表示装置及びその作製方法、並びにテレビ受像機
US10411158B2 (en) 2009-10-09 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device having oxide semiconductor layer overlapping with adjacent pixel electrode
US10566497B2 (en) 2009-10-09 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device including a first pixel and a second pixel
US11355669B2 (en) 2009-10-09 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and electronic device including an oxide semiconductor layer
US11901485B2 (en) 2009-10-09 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device having a first pixel and a second pixel and an oxide semiconductor layer having a region overlapping a light-emitting region of the second pixel
US12224376B2 (en) 2009-10-09 2025-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and electronic device including a first pixel and a second pixel and an oxide semiconductor region overlapping a light-emitting region
JP2011191764A (ja) * 2010-03-16 2011-09-29 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
JPWO2022176386A1 (ja) * 2021-02-18 2022-08-25
WO2022176386A1 (ja) * 2021-02-18 2022-08-25 株式会社ジャパンディスプレイ 半導体装置および半導体装置の作製方法

Also Published As

Publication number Publication date
US6888160B1 (en) 2005-05-03

Similar Documents

Publication Publication Date Title
KR100654927B1 (ko) 반도체 장치 및 그의 제작방법
JPH11112002A (ja) 半導体装置およびその製造方法
JP4845273B2 (ja) 半導体装置およびその作製方法
US9035314B2 (en) Method for manufacturing an electrooptical device
KR100658379B1 (ko) 반도체 장치 및 이의 제조방법
US8551796B2 (en) Semiconductor device and its manufacturing method
EP2299435B1 (en) Active matrix liquid crystal display with pixel capacitor
US7408534B2 (en) Reflective type semiconductor display device
JP4907003B2 (ja) アクティブマトリクス型表示装置およびそれを用いた電気器具
JP2003163221A (ja) 半導体装置の作製方法
JP4896314B2 (ja) 表示装置
JP4583540B2 (ja) 半導体装置およびその作製方法
JP4916620B2 (ja) 液晶表示装置及び電気光学装置
JP4540776B2 (ja) 半導体装置および電子機器
JP4801262B2 (ja) 半導体装置の作製方法
JPH11112001A (ja) 半導体装置およびその作製方法
JP2003303833A (ja) 半導体装置の作製方法
JP2009210681A (ja) 表示装置及びその製造方法
JP2006313369A (ja) 半導体装置及びプロジェクター
JP2004119503A (ja) 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041001

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060815

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080328

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080805

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080825