JPH08256138A - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JPH08256138A JPH08256138A JP7058687A JP5868795A JPH08256138A JP H08256138 A JPH08256138 A JP H08256138A JP 7058687 A JP7058687 A JP 7058687A JP 5868795 A JP5868795 A JP 5868795A JP H08256138 A JPH08256138 A JP H08256138A
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- JP
- Japan
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- phase
- clock
- phase difference
- output
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 従属同期方式のデータ伝送において、受信デ
ータに同期したクロックを速やかに、安定して出力す
る。 【構成】 受信データＲi（Ｒn，Ｒn-1，…，Ｒ1）と位
相制御部１５から出力されるクロックＴi（Ｔn，
Ｔn-1，…，Ｔ1）とを位相比較器１２においてクロック
毎に比較し、受信データＲiと出力クロックＴiの位相差
δi（δn，δn-1，…，δ1）を出力し、この位相差δi
を位相差保持部１３において複数保持する。位相差管理
部１４は、この保持した位相差δiを用いて位相制御信
号を出力し、位相制御部１５は、この位相制御信号に従
って出力クロックＴiの位相を制御する。前記位相差管
理部１４は、前記保持された任意のＮ個のクロック分の
位相差δiを用いて演算を施して、その演算条件を位相
制御信号として、位相制御部１５の出力クロックＴiの
位相を制御する。
ータに同期したクロックを速やかに、安定して出力す
る。 【構成】 受信データＲi（Ｒn，Ｒn-1，…，Ｒ1）と位
相制御部１５から出力されるクロックＴi（Ｔn，
Ｔn-1，…，Ｔ1）とを位相比較器１２においてクロック
毎に比較し、受信データＲiと出力クロックＴiの位相差
δi（δn，δn-1，…，δ1）を出力し、この位相差δi
を位相差保持部１３において複数保持する。位相差管理
部１４は、この保持した位相差δiを用いて位相制御信
号を出力し、位相制御部１５は、この位相制御信号に従
って出力クロックＴiの位相を制御する。前記位相差管
理部１４は、前記保持された任意のＮ個のクロック分の
位相差δiを用いて演算を施して、その演算条件を位相
制御信号として、位相制御部１５の出力クロックＴiの
位相を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、従属同期方式のデータ
伝送におけるクロック抽出回路に関するものである。
伝送におけるクロック抽出回路に関するものである。
【０００２】
【従来の技術】従来、従属同期方式のデータ伝送におい
ては、受信装置（スレーブ装置）は、送信装置（マスタ
装置）から伝送されたデータを受信するために、受信デ
ータから同期クロックを抽出してデータ受信を行う。こ
こで、受信データに同期したクロックを抽出するため
に、ディジタルＰＬＬ（Ｐhase-Ｌocked Ｌoop）回路を
使用することが多い。
ては、受信装置（スレーブ装置）は、送信装置（マスタ
装置）から伝送されたデータを受信するために、受信デ
ータから同期クロックを抽出してデータ受信を行う。こ
こで、受信データに同期したクロックを抽出するため
に、ディジタルＰＬＬ（Ｐhase-Ｌocked Ｌoop）回路を
使用することが多い。
【０００３】図４は、ディジタルＰＬＬ回路の一例を説
明するための図で、周知のように、位相比較器１は受信
データの位相と出力クロックの位相を比較し、位相差を
出力する。出力された位相差は、位相差管理部２によっ
て「位相進み」、「位相遅れ」が判断される。位相差カ
ウンタ３は「位相進み」、「位相遅れ」の出力回数を計
数して累積する。位相制御部４は位相差カウンタ３のカ
ウンタ値が予め設定した値Ｋになったときに、出力クロ
ックの位相を「進め」たり、「遅れ」らしたりして、受
信データに同期したクロックを出力する。追従時間及び
安定度は値Ｋで設定され、値Ｋが大きいほど、ノイズ及
びジッタ等に対して安定したクロックを抽出するが、大
き過ぎると同期外れが生じるということが一般に知られ
ている。また、ＩＳＤＮ網の基本インタフェースに接続
する端末においても、前記と同様にディジタルＰＬＬ回
路が使用されている。
明するための図で、周知のように、位相比較器１は受信
データの位相と出力クロックの位相を比較し、位相差を
出力する。出力された位相差は、位相差管理部２によっ
て「位相進み」、「位相遅れ」が判断される。位相差カ
ウンタ３は「位相進み」、「位相遅れ」の出力回数を計
数して累積する。位相制御部４は位相差カウンタ３のカ
ウンタ値が予め設定した値Ｋになったときに、出力クロ
ックの位相を「進め」たり、「遅れ」らしたりして、受
信データに同期したクロックを出力する。追従時間及び
安定度は値Ｋで設定され、値Ｋが大きいほど、ノイズ及
びジッタ等に対して安定したクロックを抽出するが、大
き過ぎると同期外れが生じるということが一般に知られ
ている。また、ＩＳＤＮ網の基本インタフェースに接続
する端末においても、前記と同様にディジタルＰＬＬ回
路が使用されている。
【０００４】
【発明が解決しようとする課題】ＩＳＤＮ網の基本イン
タフェースでは、伝送符号に１００％デューティＡＭＩ
（Alternate Mark Invention）符号が採用されている。
図５は、この符号化則を説明するための図で、周知のよ
うに、データ「０」を＋の振幅、−の振幅の交互に対応
させて、データ「１」を振幅無しに対応させている。こ
のため、受信データに同期したクロックを抽出するため
には、受信データにデータ「０」が含まれなくてはなら
ない、データ「１」だけでは同期クロックを抽出できな
い。そのため、ディジタルＰＬＬ回路を使用する場合
は、前記安定度を決める値Ｋの値を受信データ中にデー
タ「０」が最も少ない場合を最悪値として値Ｋの値を決
めている。つまり、少ない「０」の数でも早く追従でき
るようにＫの値を小さく設定せざるを得なくなる。しか
し、この値は追従時間は短いけれども、ノイズ、ジッタ
等に対する安定度は十分な値とはいえないという問題が
ある。
タフェースでは、伝送符号に１００％デューティＡＭＩ
（Alternate Mark Invention）符号が採用されている。
図５は、この符号化則を説明するための図で、周知のよ
うに、データ「０」を＋の振幅、−の振幅の交互に対応
させて、データ「１」を振幅無しに対応させている。こ
のため、受信データに同期したクロックを抽出するため
には、受信データにデータ「０」が含まれなくてはなら
ない、データ「１」だけでは同期クロックを抽出できな
い。そのため、ディジタルＰＬＬ回路を使用する場合
は、前記安定度を決める値Ｋの値を受信データ中にデー
タ「０」が最も少ない場合を最悪値として値Ｋの値を決
めている。つまり、少ない「０」の数でも早く追従でき
るようにＫの値を小さく設定せざるを得なくなる。しか
し、この値は追従時間は短いけれども、ノイズ、ジッタ
等に対する安定度は十分な値とはいえないという問題が
ある。
【０００５】本発明は、上述のごとき実情に鑑みてなさ
れたもので、従属同期方式のデータ伝送において、特
に、ＩＳＤＮ網の基本インタフェースにおいて、受信デ
ータに同期したクロックを速やかに、安定して出力する
クロック抽出回路を提供することを目的としてなされた
ものである。
れたもので、従属同期方式のデータ伝送において、特
に、ＩＳＤＮ網の基本インタフェースにおいて、受信デ
ータに同期したクロックを速やかに、安定して出力する
クロック抽出回路を提供することを目的としてなされた
ものである。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）受信データＲi（Ｒn，Ｒn-1，
…，Ｒ1）と位相制御部から出力されるクロックＴi（Ｔ
n，Ｔn-1，…，Ｔ1）とをクロック毎に比較し、受信デ
ータＲiと出力クロックＴiの位相差δi（δn，δn-1，
…，δ1）を出力する位相比較器と、前記位相差δiを複
数保持する位相差保持部と、前記保持した位相差δiを
用いて位相制御信号を出力する位相差管理部と、前記位
相差管理部から出力される位相制御信号に従って出力ク
ロックＴiの位相を制御する位相制御部とを有する従属
同期方式のデータ伝送回路において、前記位相差管理部
は、前記保持された任意のＮ個のクロック分の位相差δ
iを用いて何らかの演算を施し、その演算条件を位相制
御信号として、前記位相制御部の出力クロックＴiの位
相を制御することを特徴としたものであり、更には、
（２）前記演算条件として下記の（１）式を、また、
（３）前記位相制御信号として、下記の（２）式を用い
ることを特徴とするものである。
決するために、（１）受信データＲi（Ｒn，Ｒn-1，
…，Ｒ1）と位相制御部から出力されるクロックＴi（Ｔ
n，Ｔn-1，…，Ｔ1）とをクロック毎に比較し、受信デ
ータＲiと出力クロックＴiの位相差δi（δn，δn-1，
…，δ1）を出力する位相比較器と、前記位相差δiを複
数保持する位相差保持部と、前記保持した位相差δiを
用いて位相制御信号を出力する位相差管理部と、前記位
相差管理部から出力される位相制御信号に従って出力ク
ロックＴiの位相を制御する位相制御部とを有する従属
同期方式のデータ伝送回路において、前記位相差管理部
は、前記保持された任意のＮ個のクロック分の位相差δ
iを用いて何らかの演算を施し、その演算条件を位相制
御信号として、前記位相制御部の出力クロックＴiの位
相を制御することを特徴としたものであり、更には、
（２）前記演算条件として下記の（１）式を、また、
（３）前記位相制御信号として、下記の（２）式を用い
ることを特徴とするものである。
【０００７】
【数３】
【０００８】
【作用】受信データＲi（Ｒn，Ｒn-1，…，Ｒ1）と位相
制御部から出力されるクロックＴi（Ｔn，Ｔn-1，…，
Ｔ1）とをクロック毎に比較し、受信データＲiと出力ク
ロックＴiの位相差δi（δn，δn-1，…，δ1）を求
め、この位相差δiを複数保持し、この保持された任意
のＮ個のクロック分の位相差δiを用いて何らかの演算
を施し、その演算条件を位相制御信号として、出力クロ
ックＴiの位相を制御する。
制御部から出力されるクロックＴi（Ｔn，Ｔn-1，…，
Ｔ1）とをクロック毎に比較し、受信データＲiと出力ク
ロックＴiの位相差δi（δn，δn-1，…，δ1）を求
め、この位相差δiを複数保持し、この保持された任意
のＮ個のクロック分の位相差δiを用いて何らかの演算
を施し、その演算条件を位相制御信号として、出力クロ
ックＴiの位相を制御する。
【０００９】
【実施例】図１は、本発明の一実施例を説明するための
ブロック図で、同図は、ＩＳＤＮ網の基本インタフェー
スに接続する端末に適応した場合の例を示す。図１にお
いて、レシーバ１１はＩＳＤＮ網からの受信データＲi
（Ｒn，Ｒn-1，…，Ｒ1）のＡＭＩ符号を「０」，
「１」のディジタル信号に変換する。位相比較器１２は
位相制御部１５から出力されるクロック信号Ｔiをクロ
ック毎に受信データＲiと位相比較して、位相差δiを出
力する。位相差保持部１３は位相比較器１２から出力さ
れる位相差δiを保持するメモリ等の記憶装置である。
位相差管理部１４は位相保持部１３に保持された位相差
δiを用いて何らかの演算を施して、位相を「進め
る」、「遅らす」等の位相制御信号を出力するマイクロ
コンピュータ、ディジタルシグナルプロセッサ、ハード
ロジック等の演算処理装置である。位相制御部１５は、
位相差管理部１４からの位相制御信号に基づいて、基準
クロック１６を用いて出力クロックＴiの位相を制御す
る。基準クロック１６は、受信データと同期をとるため
と、位相比較器１２において位相差δiをディジタル信
号として出力するためのサンプリングのためのクロック
で、受信データの何分の１を取る、ここでは、受信デー
タの４０分の１のクロックである。
ブロック図で、同図は、ＩＳＤＮ網の基本インタフェー
スに接続する端末に適応した場合の例を示す。図１にお
いて、レシーバ１１はＩＳＤＮ網からの受信データＲi
（Ｒn，Ｒn-1，…，Ｒ1）のＡＭＩ符号を「０」，
「１」のディジタル信号に変換する。位相比較器１２は
位相制御部１５から出力されるクロック信号Ｔiをクロ
ック毎に受信データＲiと位相比較して、位相差δiを出
力する。位相差保持部１３は位相比較器１２から出力さ
れる位相差δiを保持するメモリ等の記憶装置である。
位相差管理部１４は位相保持部１３に保持された位相差
δiを用いて何らかの演算を施して、位相を「進め
る」、「遅らす」等の位相制御信号を出力するマイクロ
コンピュータ、ディジタルシグナルプロセッサ、ハード
ロジック等の演算処理装置である。位相制御部１５は、
位相差管理部１４からの位相制御信号に基づいて、基準
クロック１６を用いて出力クロックＴiの位相を制御す
る。基準クロック１６は、受信データと同期をとるため
と、位相比較器１２において位相差δiをディジタル信
号として出力するためのサンプリングのためのクロック
で、受信データの何分の１を取る、ここでは、受信デー
タの４０分の１のクロックである。
【００１０】ＩＳＤＮ網からの受信ＡＭＩ符号（図２
（ａ））は、レシーバ１１において、図２（ｂ）に示す
ように、＋の振動、−の振動信号は、「１」の受信ディ
ジタル信号Ｒiに変換され、０レベルのＡＭＩ信号は
「０」の受信ディジタル信号Ｒiに変換される。次に、
位相比較器１２において、前記受信ディジタル信号Ｒi
（図２（ｂ））と位相制御部１５から出力されるクロッ
クＴiとの位相差δiを、図３に示すように、−１９〜＋
２０のディジタル値として、出力クロック毎に出力す
る。つまり、一つの出力クロックＴi（４０基準クロッ
ク）の期間、受信ディジタル信号を基準クロックでサン
プリングすることによって、受信ディジタル信号Ｒiの
立ち上がり位置を検出し、その出力クロック内での検出
位置を、図３に示すディジタル値（−１９〜−１，０，
１〜２０）に置き換えて、位相差δiとして出力する。
この検出位置は、出力クロックの立ち上がりを起点と
し、初期値を−１９とする出力クロック期間の基準クロ
ックのカウント値である。ここで、受信ディジタル信号
の立ち上がり位置が検出されない場合は、位相差δiを
一つ前の位相差i-1とする。
（ａ））は、レシーバ１１において、図２（ｂ）に示す
ように、＋の振動、−の振動信号は、「１」の受信ディ
ジタル信号Ｒiに変換され、０レベルのＡＭＩ信号は
「０」の受信ディジタル信号Ｒiに変換される。次に、
位相比較器１２において、前記受信ディジタル信号Ｒi
（図２（ｂ））と位相制御部１５から出力されるクロッ
クＴiとの位相差δiを、図３に示すように、−１９〜＋
２０のディジタル値として、出力クロック毎に出力す
る。つまり、一つの出力クロックＴi（４０基準クロッ
ク）の期間、受信ディジタル信号を基準クロックでサン
プリングすることによって、受信ディジタル信号Ｒiの
立ち上がり位置を検出し、その出力クロック内での検出
位置を、図３に示すディジタル値（−１９〜−１，０，
１〜２０）に置き換えて、位相差δiとして出力する。
この検出位置は、出力クロックの立ち上がりを起点と
し、初期値を−１９とする出力クロック期間の基準クロ
ックのカウント値である。ここで、受信ディジタル信号
の立ち上がり位置が検出されない場合は、位相差δiを
一つ前の位相差i-1とする。
【００１１】前述のようにして、出力クロック毎に出力
された位相差δiは位相差保持部１３に順次記憶され
る。次いで、位相差管理部１４において、前記記憶され
た位相差列δを用いて何らかの演算（例えば、式
（１））を施し、新たに出力するクロックの位相位置を
決定するための位相制御信号を出力する。この場合、例
えば、新しい位相差データほど次に出力される位相差に
大きな影響を与えるから、式２に示すように、過去の位
相差に軽い重み付けを施し、新しい位相差に向かうに従
って重い重み付けを施して、それらの重み付け平均値を
とる。つまり、Ｔi+1の位相差を式２で予測し、何基準
クロック分出力クロックの位相を「進める」、「遅ら
す」等の位相制御信号を出力する。次いで、位相差管理
部１４で出力された位相制御信号に基づいて、出力クロ
ックの位相を制御して、出力クロックを出力する。上述
の一連の処理によって、受信データに同期したクロック
を速やかに、安定して出力することが可能となる。
された位相差δiは位相差保持部１３に順次記憶され
る。次いで、位相差管理部１４において、前記記憶され
た位相差列δを用いて何らかの演算（例えば、式
（１））を施し、新たに出力するクロックの位相位置を
決定するための位相制御信号を出力する。この場合、例
えば、新しい位相差データほど次に出力される位相差に
大きな影響を与えるから、式２に示すように、過去の位
相差に軽い重み付けを施し、新しい位相差に向かうに従
って重い重み付けを施して、それらの重み付け平均値を
とる。つまり、Ｔi+1の位相差を式２で予測し、何基準
クロック分出力クロックの位相を「進める」、「遅ら
す」等の位相制御信号を出力する。次いで、位相差管理
部１４で出力された位相制御信号に基づいて、出力クロ
ックの位相を制御して、出力クロックを出力する。上述
の一連の処理によって、受信データに同期したクロック
を速やかに、安定して出力することが可能となる。
【００１２】
【数４】
【００１３】
【発明の効果】以上に説明したように、本発明によれ
ば、過去の位相差データを保持し、その位相差データに
何らかの演算処理を施し、新たに出力するクロックの位
相を予測するようにしたので、受信データに同期したク
ロックを速やかに、安定して、出力することが可能とな
る。
ば、過去の位相差データを保持し、その位相差データに
何らかの演算処理を施し、新たに出力するクロックの位
相を予測するようにしたので、受信データに同期したク
ロックを速やかに、安定して、出力することが可能とな
る。
【図１】本発明の一実施例を説明するための電気回路図
である。
である。
【図２】ＡＭＩ符号からディジタル信号への変換例を説
明するための図である。
明するための図である。
【図３】位相差データδの出力例を示す図である。
【図４】ディジタルＰＬＬ回路の構成図である。
【図５】１００％デューティのＡＭＩ符号の符号化則を
説明するための図である。
説明するための図である。
１…位相比較器、２…位相差管理部、３…位相差カウン
タ、４…位相制御部、１１…レシーバ、１２…位相比較
器、１３…位相差保持部、１４…位相差管理部、１５…
位相制御部、１６…基準クロック。
タ、４…位相制御部、１１…レシーバ、１２…位相比較
器、１３…位相差保持部、１４…位相差管理部、１５…
位相制御部、１６…基準クロック。
Claims (3)
- 【請求項１】 受信データＲi（Ｒn，Ｒn-1，…，Ｒ1）
と位相制御部から出力されるクロックＴi（Ｔn，
Ｔn-1，…，Ｔ1）とをクロック毎に比較し、受信データ
Ｒiと出力クロックＴiの位相差δi（δn，δn-1，…，
δ1）を出力する位相比較器と、前記位相差δiを複数保
持する位相差保持部と、前記保持した位相差δiを用い
て位相制御信号を出力する位相差管理部と、前記位相差
管理部から出力される位相制御信号に従って出力クロッ
クＴiの位相を制御する位相制御部とを有する従属同期
方式のデータ伝送回路において、前記位相差管理部は、
前記保持された任意のＮ個のクロック分の位相差δiを
用いて何らかの演算を施し、その演算条件を位相制御信
号として、前記位相制御部の出力クロックＴiの位相を
制御することを特徴とするクロック抽出回路。 - 【請求項２】 前記演算条件として、下記の式１を用い
たことを特徴とする前記請求項１記載のクロック抽出回
路。 【数１】 ここで、位相差が１クロック期間より大きい時（３６０
度以上）、δi＝δi-1とする。ｉは出力される順番、δ
iはクロックＴiにおける受信データＲiと出力クロック
Ｔiとの位相差である。 - 【請求項３】 前記位相制御信号として、下記の式２を
用いたことを特徴とする前記請求項１記載のクロック抽
出回路。 【数２】 ここで、位相差が１クロック期間より大きい時（３６０
度以上）、δi＝δi-1とする。ｉは出力される順番、δ
iはクロックＴiにおける受信データＲiと出力クロック
Ｔiとの位相差である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058687A JPH08256138A (ja) | 1995-03-17 | 1995-03-17 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058687A JPH08256138A (ja) | 1995-03-17 | 1995-03-17 | クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08256138A true JPH08256138A (ja) | 1996-10-01 |
Family
ID=13091470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7058687A Pending JPH08256138A (ja) | 1995-03-17 | 1995-03-17 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08256138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040835A1 (ja) * | 2002-11-01 | 2004-05-13 | Fujitsu Limited | データ処理回路 |
| WO2004110005A1 (ja) * | 2003-06-02 | 2004-12-16 | Matsushita Electric Industrial Co., Ltd. | データ伝送装置及びデータ伝送方法 |
-
1995
- 1995-03-17 JP JP7058687A patent/JPH08256138A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040835A1 (ja) * | 2002-11-01 | 2004-05-13 | Fujitsu Limited | データ処理回路 |
| US7856074B2 (en) | 2002-11-01 | 2010-12-21 | Fujitsu Limited | Signal processing system |
| WO2004110005A1 (ja) * | 2003-06-02 | 2004-12-16 | Matsushita Electric Industrial Co., Ltd. | データ伝送装置及びデータ伝送方法 |
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