JPH08316948A - ビット同期回路及びビット同期方法 - Google Patents

Abstract

(57)【要約】 【目的】 後段の回路に影響を与えず、同期が保持され
た状態における位相余裕が大きく、かつ安定動作可能な
ビット同期回路及びビット同期方法を提供する。 【構成】 可逆カウンタ７の出力値に基づいて、可変遅
延部１は受信データ１１に可変遅延を挿入して、出力デ
ータ１３を生成する。変化点検出部２においては、受信
データと出力データの変化点位相信号１６、１７を生成
している。位相比較部３では出力データ１３と基準クロ
ック１２との位相を比較し、位相比較信号１８を生成
し、この位相比較信号１８と、１周期検出部４が出力す
る１周期検出信号１９とに基づき制御部６は可逆カウン
タ７の動作を制御する制御信号２１を生成する。同符号
検出部５においては、出力データ１３の同符号連続（同
一の値の符号が連続している場合）を検出した場合に、
可逆カウンタ７の動作を停止させ、受信データ１１に挿
入される遅延量が固定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号の伝送
に際して、信号を送信及び受信する装置の間で伝送され
るデータの位相と、受信側における基準クロックの位相
と同期化するビット同期回路に関する。

【０００２】

【従来の技術】送受信されるデータの位相と、基準クロ
ックの位相とを同期させる装置が、例えば特願平５−３
０６６７８号の明細書に示されている。ここに示されて
いるビット同期回路の構成ブロック図が図１６に示され
ている。図１６に示されているように、可変遅延部１
は、可逆カウンタ７が出力するカウント信号１４に基づ
いて、受信クロック２３に挿入する遅延量を変化させて
出力クロック１２ａを生成する。一方、変化点検出部２
ａは、受信データの変化点を検出し、受信データ変化点
位相信号１７を生成している。位相比較部３ｃは、受信
データ変化点位相信号１７と、出力クロック１２ａとの
位相を比較し、位相が進んでいるかもしくは遅れている
かを検査する。そして、位相比較部３ｃは、係る検査の
結果である位相比較信号１８ｃを生成する。１周期検出
部４ａは、受信クロック２３と出力クロック１２ａとに
基づいて、可変遅延部１における遅延量が１周期分とな
ったことを検出し、このことを表す１周期検出信号１９
を生成する。

【０００３】同期判定部５ａは、受信データ１１と、出
力クロック１２ａとから同期／非同期状態を判定し、同
期判定信号２０ａを生成する。更に、受信データ中に同
じ符号が連続して現れることを検出し、連続して現れて
いることを表す同期判定信号２０ａを同期状態と同じ出
力値とする。制御部６は、位相比較部３ｃからの位相比
較信号１８ｃと、１周期検出部４ａからの１周期検出信
号１９と、可逆カウンタ７からのカウント信号１４に基
づいて、制御信号２１を生成する。更に、可逆カウンタ
７は、制御部６から出力される制御信号２１と、同期判
定部５ａが出力する同期判定信号２０ａに従い、計数動
作を行ってカウント信号１４を出力する。

【０００４】この従来例１に係るビット同期回路は、受
信クロックの位相を制御して出力クロックの位相を受信
データの位相に同期化する方式を採用している。この方
式は、多相クロック型ビット同期方式と呼ばれる。

【０００５】図１７は、図１６に示されている従来例１
の具体的な回路図を表す図であり、特に変化点検出部２
ａ、位相比較部３ｃ、同期判定部５ａ、１周期検出部４
ａについてその具体的な回路が詳細に示されている。

【０００６】図１７に示されているように、変化点検出
部２ａは、排他的論理和回路２０２によって受信データ
１１と、遅延素子２０１とによって受信データにＴ／２
（ここで、Ｔは１クロック周期を表す）の遅延を挿入し
たデータとの排他的論理和を取り、これによって受信デ
ータ１１の立上がり及び立ち下がりの変化点を検出す
る。そして、この検出に基づき受信データ変化点位相信
号１７が排他的論理和回路２０２によって生成される。
この受信データ変化点位相信号１７は、データ変化点の
位置で立上がり、そのパルス幅が遅延素子２０１が有す
る遅延時間によって決定される。

【０００７】次に、図１７に示されているように位相比
較部３ｃは、変化点検出部２からの受信データ変化点位
相信号１７をフリップフロップ３０１、３０２において
それぞれ出力クロック１２ａ及びその反転クロック（位
相が反転されたクロック）によって取り込み、それぞれ
位相比較信号１８１ｃ、１８２ｃが生成される。これら
の位相比較信号１８１ｃ、１８２ｃとの組み合わせの値
によって、いわばクロックの進み／遅れ状態が表され
る。例えば、（１８１ｃ、１８２ｃ）＝（Ｈ、Ｌ）であ
る場合には、出力クロック１２ａの位相が受信データ１
１に対して進んでいることを表す。また、（１８１ｃ、
１８２ｃ）＝（Ｌ、Ｈ）である場合には出力クロック１
２ａの位相が受信データ１１に対して遅れていることを
表す。

【０００８】次に、図１７に示されているように、１周
期検出部４ａは、フリップフロップ４０１、４０２によ
って、出力クロック１２ａの立上がりタイミングで受信
クロック２３を２周期にわたって識別する。これによっ
て、フリップフロップ４０１の正相出力と、フリップフ
ロップ４０２の逆相出力の論理和を取ることによって、
１周期検出信号１９が生成される。この１周期検出信号
１９は、出力クロック１２ａの立上がりが受信クロック
２３の立ち下がりを検出した場合に１周期の間だけ
「Ｌ」レベルとなる信号である。

【０００９】次に、図１７に示されているように、同期
判定部５ａは、遅延素子５０４によって受信データにＴ
／４の遅延を挿入したデータをフリップフロップ５０１
及び５０２でそれぞれ出力クロック及びその反転クロッ
クのタイミングでそれぞれ取り込み、フリップフロップ
５０５で位相を揃えた後、排他的論理和が取られてい
る。このようにして、同期判定信号２０ａが最終的に生
成される。この同期判定信号２０ａは、出力クロック１
２ａの立上がりのタイミングが受信データ１１の変化点
からＴ／４乃至は３Ｔ／４の範囲に存在する場合には同
期と判定する。そして範囲外にあるときには非同期と判
定されるのである。なお、同期と判定された場合には
「Ｌ」レベルとなり、非同期と判定される場合にはこの
同期判定信号２０ａは「Ｈ」レベルとなる。

【００１０】次に、制御部６は、位相比較部３ｃからの
位相比較信号１８１ｃ、１８２ｃと、１周期検出部４ａ
が出力する１周期検出信号１９及び可逆カウンタ７が出
力するカウント信号１４に基づいて、可逆カウンタ７の
計数動作を制御する制御信号２１を生成する。この制御
信号２１は、位相比較信号１８１ｃ、１８２ｃの組み合
わせが（Ｈ、Ｌ）の場合にはクロックが進み状態である
ことからカウントアップを示し、逆に「Ｌ、Ｈ」である
場合には遅れ状態であることからカウントダウンを示す
値となる。更に、制御信号２１は進み状態であってかつ
１周期検出部４ａにおいて１周期が検出されている場合
には可逆カウンタ７のカウント信号１４を「０」にする
リセットを表し、遅れ状態でかつカウント信号１４が０
である場合にはカウント信号１４をあらかじめ設定した
値にセットするロードを表す値となる。

【００１１】可逆カウンタ７は、上記制御部６が出力す
る制御信号２１と同期判定部５ａが出力する同期判定信
号２０ａに基づいて、非同期状態が検出された場合には
アップカウント、ダウンカウント、リセット及びロード
等の計数動作を行いカウント信号１４を出力する。ま
た、同期判定時及び受信データの同符号連続検出時には
計数動作が停止される。

【００１２】可変遅延部１の詳細な構成ブロック図が図
１８に示されている。図１８に示されているように、デ
コーダ１０１は、可逆カウンタ７からのカウント信号１
４に基づいて、デコード信号を生成する。セレクタ１０
２はこのデコード信号に基づいて、遅延素子１０３を挿
入した入力と挿入されていない入力信号とのいずれか一
方を選択する。図１８に示されているように、このセレ
クタ１０２と、遅延素子１０３との組み合わせは複数個
デコーダ１０１に接続されており、それぞれのセレクト
１０２はデコーダからの信号に基づいて遅延素子１０３
を通過させたかもしくは通過させていない信号のいずれ
かを選択し、次段のセレクタ１０２と遅延素子１０３の
組に信号を送出するのである。このようにして、受信ク
ロック２３に加えられる遅延量が制御され、出力クロッ
ク１２ａとして最終的に出力されるのである。すなわ
ち、カウント信号１４の値が増加した場合には、遅延時
間を増加させ、出力クロック１２ａの位相が遅らせられ
る。一方、カウント信号１４の値が減少した場合には、
遅延時間が減少し、出力クロック１２ａの位相は進まさ
れることになる。

【００１３】図１９には、ビット同期回路の動作を説明
するタイムチャートが示されている。受信クロック２３
に対して出力クロック１２ａが図１９に示されているよ
うな遅延状態である場合には、カウント信号１４の値を
ｉで表すと、ここに受信データ１１が入力されると、ま
ず同期判定部５ａにおいて出力クロック１２ａの立上が
りのタイミングが受信データ１１の変化点からＴ／４乃
至は３Ｔ／４の範囲の中にないすなわち非同期であると
判定される。その結果、同期判定信号２０ａはその値が
「Ｈ」レベルとなる。次に、変化点検出部２ａにおいて
は受信データ１１に基づき、受信データ変化点位相信号
１７が生成される。

【００１４】位相比較部３ｃにおいては受信データ変化
点位相信号１７が出力クロック１２ａで識別され、位相
比較信号１８１ｃ、１８２ｃの組み合わせが（１８１
ｃ、１８２ｃ）＝（Ｈ、Ｌ）となる。その結果、進み状
態が検出されることになる。

【００１５】可逆カウンタ７は、進み状態であることか
ら、上記初期状態ｉから順次カウントアップが行われ
る。可変遅延部１は、このカウント信号１４に基づいて
順次受信クロック２３に挿入される遅延量を増加させ、
出力クロック１２ａを遅延させることになる。カウント
信号１４がｉ＋４になった場合には、図１９に示されて
いるように同期判定部５ａは同期したと判断する。この
同期であるとの判定に基づき次のクロックの立上がりタ
イミングにおいてはカウント動作は停止され、この同期
状態が保持されることになる。

【００１６】このように図１９に示されている例におい
ては、受信クロックの位相を制御して出力クロックの位
相を受信データの位相に同期させている。

【００１７】また、他の種類のビット同期回路の例が図
２０に示されている。このような従来のビット同期回路
に関する文献として「Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｚ
ｕｒｉｃｈ Ｓｅｍｉｎａｒ ｏｎ Ｄｉｇｉｔａｌ
Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｃ４，１９８６」があ
る。図２０に示されているように可変遅延部１ｂは、受
信データ１１を入力し、多相化部１０４はＴ／ｎの遅延
時間を有するｎ個の遅延素子（ｎは正の整数）によって
ｎ通りの遅延を与えられた遅延データ１５を生成する。
セレクタ１０２は、可逆カウンタ７が出力するカウント
信号１４に基づいて、ｎ本の遅延データ１５のうち一つ
のデータを選択し、出力データ１３を出力する。可逆カ
ウンタ７は、可変遅延部１ｂからの出力データ１３をク
ロック入力として計数動作を行い、出力データ１３の立
上がりのタイミングにおいて基準クロック１２が「Ｈ」
であった場合にはカウントアップ動作を行い、一方出力
データ１３の立上がりのタイミングの時点で基準クロッ
ク１２が「Ｌ」である場合にはカウントダウン動作を行
い、このようにしてカウント信号１４を出力する。

【００１８】この従来例２のビット同期回路は、一定の
遅延時間が挿入された後のデータを可逆カウンタ７のク
ロック入力とし、更に基準クロックを可逆カウンタ７の
制御入力とすることによって、受信データの位相を制御
し出力データの位相を基準クロックの位相に同期化させ
ている。この方法は、多相データ型ＤＰＬＬ方式と呼ば
れる。

【００１９】図２１には、この図２０に示されているビ
ット同期回路動作を表すタイムチャートが示されてい
る。まず、受信データ１１に対しては、ｎ本の遅延デー
タ１５が生成される。そして、出力データ１３が図２１
に示されているような遅延状態のときにカウント信号１
４の値がｉである場合には、基準クロック１２が入力さ
れると、可逆カウンタ７が出力データ１３の最初の立上
がりの時点で基準クロック１２は「Ｈ」であるため、初
期状態ｉからカウントアップを行う。その結果、カウン
ト信号１４はｉ＋１となり、出力データ１３の立上がり
の時点において基準クロック１２が「Ｈ」である間この
カウントアップ動作が続行される。

【００２０】次に、セレクタ１０２は、このカウント信
号１４の基づいて、順次次の遅延データ１５を選択して
いく。そして、カウント信号１４がｉ＋２になったとこ
ろで出力データ１３の変化点の位置が基準クロック１２
の立ち下がりの時点を越えて、次の出力データ１３の立
上がりの時点においては基準クロック１２が「Ｌ」とな
る。可逆カウンタ７は、カウントダウンを行って、カウ
ント信号１４をｉ＋１となる。セレクタ１０２はこのカ
ウント信号１４にしたがって、一つ前の遅延データを選
択する。カウント信号１４がｉ＋１となると、出力デー
タ１３の変化点の位置は再び基準クロック１２の「Ｈ」
区間に来るため、次の出力データ１３の立上がりにおい
てはカウンタはカウントアップを行う。このようにし
て、以降可逆カウンタ７は出力データ１３の立上がりタ
イミングにおいて、カウントアップとカウントダウンを
交互に繰り返して同期状態が保持されるのである。

【００２１】このように、この従来例２においては、受
信データの位相を制御し出力データの位相が基準クロッ
クの位相に同期化されている。

【００２２】更に、他の従来例としては、１９９３年電
子情報通信学会秋季大会予稿集、Ｂ−８３０に示されて
いるような回路がある。ここに示されている回路が、上
記二つの従来例１、２と異なっている点は以下の通りで
ある。

【００２３】すなわち、上記予稿集に示されているビッ
ト同期回路は、高速クロック信号を入力し、多相化部と
して高速クロックで動作するシフトレジスタを備えてい
る。このシフトレジスタを用いることによって、遅延素
子を用いることなく受信データの多相化が行われている
のである。更に、前記高速クロックを分周して基準クロ
ックを生成する分周部を備えており、可逆カウンタはこ
の基準クロックを制御入力として上記従来例の図２０に
示されているものと同様の動作を行う。また、この分周
クロックは回路の外部にも出力されている。前記可逆カ
ウンタは更に回路の外部からのリセット信号によって初
期位相が設定されている。

【００２４】上記予稿集に記載されているビット同期回
路のその他の構成及び動作は図２０に示されている従来
例２と同様である。すなわち、高速クロックを用いて受
信データの多相化を行う点、及び分周部を備えている点
の二点を除き図２０に示されている従来例２と同様の構
成が採用されている。

【００２５】このようにして、上記予稿集に示されてい
るビット同期回路は、受信データの多相化を高速クロッ
クで動作するシフトレジスタによって行い、受信データ
の位相を制御し出力データの位相を基準クロックの位相
に同期化している。

【００２６】

【発明が解決しようとする課題】上述したように、従来
例１によるビット同期回路においては、受信クロックの
位相を制御して出力クロックの位相を受信データの位相
に同期化する方式が採用されていた。そのため、位相制
御を行う際に出力クロックのデューティが変動して後段
の回路においてタイミングマージンが減少してしまうと
いう問題点があった。さらに、常に位相制御を行うと出
力クロックのデューティ変動が発生する時間が長くなっ
てしまい、後段の回路における動作が不安定になり勝ち
となる。そのため、最適な位相となるまで位相制御を続
けることができないという問題点があった。さらに、可
変遅延部に遅延素子を用いているため、遅延量のばらつ
きや外部環境の変動などによって、遅延時間の誤差及び
変動が生じるとという問題点があった。

【００２７】また、上述した従来例に係るビット同期回
路においては、所定の遅延量が挿入された後のデータを
可逆カウンタのクロック入力とし、さらに基準クロック
を可逆カウンタの制御入力することによって受信データ
の位相を制御する方式が採用されていた。そのため、位
相制御を行う際に、出力データが不連続となり、このた
め可逆カウンタのクロック入力にいわゆるスパイクが混
入し誤動作を引き起すという問題点があった。さらに、
可逆カウンタの初期位相によっては、受信データに挿入
する遅延量が不足するため、可逆カウンタの初期位相を
設定する必要があるという問題点があった。

【００２８】本発明は、上記のような課題を解決するた
めになされたものであり、その目的は安定動作が可能で
あり、さらに以下のような特徴を有する多相データ型ビ
ット同期方式を提供することである。

【００２９】（ａ）後段の回路に影響を及すことなく、
データ位相を制御し、かつ同期化を行う。

【００３０】（ｂ）最適な位相となるまで位相制御を行
い、大きな位相余裕を得る。

【００３１】（ｃ）可変遅延部において遅延時間の誤差
及び変動を生じることなく、多相化したデータの間の遅
延時間を正確に提供することができる。

【００３２】（ｄ）位相制御を行う際に、出力データが
たとえ不連続である場合にも誤動作を生じることがな
い。

【００３３】（ｅ）初期位相の値に係わらず、１周期分
の遅延量で基準クロックに同期した出力データを生成す
る。

【００３４】

【課題を解決するための手段】第１の本発明は、上記課
題を解決するために、出力データと、基準クロックとの
位相関係に基づき、受信データの位相を制御し、基準ク
ロックの位相に同期化した出力データを出力するビット
同期回路において、前記受信データに挿入する遅延量を
可逆カウンタのカウント値に基づき変化させ前記出力デ
ータを生成する可変遅延部と、前記出力データの位相と
前記基準クロックの位相とを比較して進み／遅れ状態を
検出して位相比較信号を生成する位相比較部と、前記出
力データを前記基準クロックによって２周期に亘って識
別し、前記出力データの値が２周期に亘って同一である
同符号連続状態を検出した場合に、同符号検出信号を生
成する同符号検出部と、前記位相比較部が出力する位相
比較信号に基づき前記基準クロックを計数する前記可逆
カウンタと、を含み、前記可逆カウンタは、前記同符号
検出部によって出力データの同符号連続を検出した場合
には動作を停止することを特徴とするビット同期回路で
ある。

【００３５】第２の本発明は、上記課題を解決するため
に、第１の本発明のビット同期回路において、さらに、
前記位相比較信号と、前記可逆カウンタのカウント値
と、に基づき前記可逆カウンタのリセット及びロードを
制御する制御信号を生成する制御部、を含み、前記可逆
カウンタは、前記制御信号に基づいて動作することを特
徴とするビット同期回路である。

【００３６】第３の本発明は、上記課題を解決するため
に、第２の本発明のビット同期回路において、前記制御
部はさらに、前記可逆カウンタの計数動作を制御する制
御信号を生成し、前記可逆カウンタは、前記制御信号に
基づいて、計数動作と共にリセット及びロード動作を行
うことを特徴とするビット同期回路である。

【００３７】第４の本発明は、上記課題を解決するため
に、第１、２、３の本発明のビット同期回路において、
さらに、前記受信データと前記出力データとのそれぞれ
の変化点を検出し、それぞれのデータ変化点が検出され
たタイミングで立ち上がる受信データ変化点位相信号お
よび出力データ変化点位相信号を生成する変化点検出部
と、前記受信データ変化点位相信号および前記出力デー
タ変化点位相信号に基づき、前記受信データに挿入した
遅延量が１周期分となったことを検出した場合に、１周
期検出信号を生成する１周期検出部と、を含み、前記制
御部は、前記位相比較信号と、前記１周期検出信号と、
前記可逆カウンタのカウント値と、に基づき、前記可逆
カウンタの動作を制御する制御信号を生成し、前記制御
信号は、前記１周期検出信号が出力されている場合に前
記可逆カウンタをリセットすることを特徴とするビット
同期回路である。

【００３８】第５の本発明は、上記課題を解決するため
に、第４の本発明のビット同期回路において、前記位相
比較部は、前記変化点検出部において生成された出力デ
ータ変化点位相信号と前記基準クロックとに基づいて、
前記出力データの位相と前記基準クロックとの位相を比
較して進み／遅れ状態を検出し、前記位相比較信号を生
成することを特徴とするビット同期回路である。

【００３９】第６の本発明は、上記課題を解決するため
に、第４の本発明のビット同期回路において、前記位相
比較部は、前記可変遅延部において生成された出力デー
タと基準クロックとに直接基づいて、前記出力データの
位相と前記基準クロックとの位相を比較して進み／遅れ
状態を検出し、前記位相比較信号を生成することを特徴
とするビット同期回路である。

【００４０】第７の本発明は、上記課題を解決するため
に、出力データと、基準クロックとの位相関係に基づ
き、受信データの位相を制御し、基準クロックの位相に
同期化した出力データを出力するビット同期回路におい
て、前記受信データに挿入する遅延量を可逆カウンタの
カウント値に基づき変化させ前記出力データを生成する
可変遅延部と、前記受信データと前記出力データとのそ
れぞれの変化点を検出し、それぞれのデータ変化点が検
出されたタイミングで立ち上がる受信データ変化点位相
信号および出力データ変化点位相信号を生成する変化点
検出部と、前記出力データの位相と前記基準クロックの
位相とを比較して進み／遅れ状態を検出して位相比較信
号を生成する位相比較部と、前記受信データ変化点位相
信号および前記出力データ変化点位相信号に基づき、前
記受信データに挿入した遅延量が１周期分となったこと
を検出した場合に、１周期検出信号を生成する１周期検
出部と、前記出力データを前記基準クロックによって２
周期に亘って識別し、前記出力データの値が２周期に亘
って同一である同符号連続状態を検出した場合に、同符
号検出信号を生成する同符号検出部と、前記位相比較信
号と、前記１周期検出信号と、前記可逆カウンタのカウ
ント値と、に基づき、前記可逆カウンタの動作を制御す
る制御信号を生成する制御部と、前記制御信号に基づき
動作を行い、前記同符号検出部によって出力データの同
符号連続を検出した場合には動作を停止する前記可逆カ
ウンタと、を含むことを特徴とするビット同期回路であ
る。

【００４１】第８の本発明は、上記課題を解決するため
に、第１又は７の本発明のビット同期回路において、前
記基準クロックを逓倍して逓倍クロックを生成する逓倍
部、を含み、前記可変遅延部は、前記逓倍クロックを用
いて、逓倍クロックの１周期分の遅延時間を１単位とす
る可変遅延を発生し、受信データに挿入する遅延量を前
記可逆カウンタのカウンタ値に基づいて変化させて出力
データを生成することを特徴とするビット同期回路であ
る。

【００４２】第９の本発明は、上記課題を解決するため
に、第１又は７の本発明のビット同期回路において、前
記基準高速クロックを分周して基準クロックを生成する
分周部、を含み、前記可変遅延部は、前記基準高速クロ
ックを用いて、基準高速クロックの１周期分の遅延時間
を１単位とする可変遅延を発生し、受信データに挿入す
る遅延量を前記可逆カウンタのカウンタ値に基づいて変
化させて出力データを生成することを特徴とするビット
同期回路である。

【００４３】第１０の本発明は、上記課題を解決するた
めに、出力データと基準クロックとの位相関係に基づい
て、受信データの位相を制御し、基準クロックの位相に
同期化したデータを出力するビット同期方法において、
以下の工程を含むことを特徴とするビット同期方法であ
る。

【００４４】すなわち、（ａ）前記受信データに挿入す
る遅延量を可逆カウンタのカウント値に基づいて、変化
させ、出力データを生成する可変遅延挿入工程と、
（ｂ）出力データの位相と基準クロックの位相を比較し
て位相比較信号を生成する位相比較工程と、（ｄ）出力
データを基準クロックによって２周期に亘って識別して
出力データの同符号連続を検出し、同符号連続検出時に
は、可逆カウンタの動作を停止する同符号連続検出工程
と、を含むものである。

【００４５】第１１の本発明は、上記課題を解決するた
めに、第１０の本発明のビット同期方法において、さら
に、以下の工程を含むことを特徴とするビット同期方法
である。

【００４６】すなわち、（ａ）受信データと出力データ
の変化点を検出し、受信データ変化点位相信号と出力デ
ータ変化点位相信号とを生成する変化点検出工程と、
（ｂ）前記受信データ変化点位相信号と、前記出力デー
タ変化点位相信号とに基づいて、前記可変遅延挿入工程
において受信データに挿入した遅延量が１周期分となっ
たことを検出して１周期検出信号を生成する１周期検出
工程と、（ｃ）前記位相比較信号と前記１周期検出信号
と前記可逆カウンタのカウント値と、に基づいて前記可
逆カウンタの動作を制御する制御工程と、を含むもので
ある。

【００４７】第１２の本発明は、上記課題を解決するた
めに、第１１の本発明のビット同期方法において、さら
に、以下の工程を含むことを特徴とするビット同期方法
である。

【００４８】すなわち、（ａ）基準クロックを逓倍して
逓倍クロックを生成する基準クロック逓倍工程と、
（ｂ）前記逓倍クロックを用いて、前記逓倍クロックの
１周期分の遅延時間を１単位とする可変遅延を発生し、
前記受信データに挿入する遅延量を前記可逆カウンタの
カウント値に基づいて変化させて前記出力データを生成
する可変遅延挿入工程と、を含むものである。

【００４９】第１３の本発明は、上記課題を解決するた
めに、第１１の本発明のビット同期方法において、さら
に、以下の工程を含むことを特徴とするビット同期方法
である。

【００５０】すなわち、（ａ）基準高速クロックを分周
して、基準クロックを生成する分周工程と、（ｂ）前記
基準高速クロックを用いて、基準高速クロックの１周期
分の遅延時間を１単位とする可変遅延を発生し、前記受
信データに挿入する遅延量を前記可逆カウンタのカウン
ト値に基づいて変化させて前記出力データを生成する可
変遅延挿入工程と、を含むものである。

【００５１】

【作用】本発明の請求項１に係るビット同期回路は、出
力データと基準クロックとの位相を比較して受信データ
に挿入するべき遅延量を制御し、さらに、出力データ中
に同じ符号が連続して現れている場合すなわち同符号連
続時には、可逆カウンタの動作を停止し、基準クロック
に影響を及さずに基準クロックに同期化したデータを出
力する。

【００５２】本発明の請求項２に係るビット同期回路
は、可逆カウンタのリセット及びロード動作を行う。そ
のため、可逆カウンタの初期位相を設定する必要がな
い。

【００５３】本発明の請求項３に係るビット同期回路
は、可逆カウンタの計数動作と共に、リセット及びロー
ド動作をも制御している。そのため、可逆カウンタの初
期位相を設定する必要がなくなる。

【００５４】本発明の請求項４に係るビット同期回路
は、可変遅延部において受信データに挿入される遅延量
が１周期分となった場合に可逆カウンタをリセットす
る。そのため、遅延素子において遅延時間のばらつきや
変動があった場合においても可変遅延を連続的に変化し
得る。

【００５５】本発明の請求項５に係るビット同期回路
は、最適位相となるまで位相制御を行うことができる。

【００５６】本発明の請求項６に係るビット同期回路
は、遅延素子を用いずに、出力データの位相と基準クロ
ックとの位相比較を行っている。そのため、位相比較結
果が遅延時間の変動の影響を受けないという特徴を有す
る。

【００５７】本発明の請求項７に係るビット同期回路
は、出力データと基準クロックのそれぞれの位相を比較
し、受信データに挿入されるべき遅延量を制御する。さ
らに、出力データの中に同じ符号が連続して現れる場合
には、可逆カウンタの動作が停止される。次に、可変遅
延部において受信データに挿入している遅延量が丁度１
周期分となった事を検出し、この検出によって可逆カウ
ンタのリセット及びロード動作を制御する。そのため、
クロックに影響を及すことなく遅延素子において遅延時
間のばらつきや変動があった場合でも、可変遅延を連続
的に変化させることが可能である。

【００５８】また、本発明の請求項８に係るビット同期
回路は、逓倍クロックの１周期分の遅延時間を１単位と
する可変遅延を発生して、受信データに挿入するので、
可変遅延を正確に与えることが可能である。

【００５９】本発明の請求項９に係るビット同期回路
は、基準高速クロックの１周期分の遅延時間を１単位と
する可変遅延を発生し、これを受信データに挿入する。
そのため、可変遅延を正確に与えることが可能である。

【００６０】本発明の請求項１０に係るビット同期方法
においては、出力データと基準クロックとの位相を比較
して、受信データに挿入するべき遅延量を制御し、さら
に出力データの中に同一の符号が連続して現れる場合に
は可逆カウンタの動作を停止し、基準クロックに影響を
及さずに基準クロックに同期化したデータを出力し得
る。

【００６１】本発明の請求項１１に係るビット同期方法
は、受信データに挿入している遅延量が１周期分となっ
た場合に、可逆カウンタをリセットする。そのため、遅
延素子において遅延時間のばらつきや変動があった場合
においても可変遅延を連続的に変化させることが可能で
ある。

【００６２】本発明の請求項１２に係るビット同期方法
は、逓倍クロックの１周期分の遅延時間を１単位とする
可変遅延を発生し、受信データに挿入する。そのため、
正確な可変遅延を発生可能である。

【００６３】本発明の請求項１３に係るビット同期方法
は、基準高速クロックの１周期分の遅延時間を１単位と
する可変遅延を発生し、受信データに挿入する。そのた
め、正確な可変遅延を発生することが可能である。

【００６４】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００６５】実施例１ 本発明の好適な実施例であるビット同期回路の構成ブロ
ック図が図１に示されている。図１に示されているよう
に、可変遅延部１は、可逆カウンタ７が出力するカウン
ト信号１４に基づいて、受信データ１１に挿入するべき
遅延量を変化させ、出力データ１３を生成する。変化点
検出部２は、出力データ１３とを受信データ１１との変
化点を検出し、データが変化する点のタイミングで立ち
上がる信号、すなわち出力データ変化点位相信号１６
と、同様に受信データのデータ変化点で立ち上がる信号
である受信データ変化点位相信号１７と、をそれぞれ生
成する。位相比較部３は、出力データ変化点位相信号１
６と、基準クロック１２とから出力データ１３と基準ク
ロック１２との位相を比較する。この比較によって進み
／遅れ状態が検出され、位相比較信号１８が生成され
る。１周期検出部４は、出力データ変化点位相信号１６
と受信データ変化点位相信号１７とに基づいて、可変遅
延部１における遅延量が１周期分となったことを検出
し、これを表す１周期検出信号１９を出力する。同符号
検出部５は、出力データ１３と基準クロック１２とに基
づいて、出力データの同符号連続（同一の値を有する符
号が連続して現れること）を検出して同符号検出信号２
０を生成する。

【００６６】一方、制御部６は、位相比較部３からの位
相比較信号１８と１周期検出部４からの１周期検出信号
１９と、さらに可逆カウンタ７が出力するカウント信号
１４とに従って、可逆カウンタ７の計数動作を制御する
制御信号２１を生成する。可逆カウンタ７は、この制御
部６が出力する制御信号２１に基づいて、アップ／ダウ
ンカウント動作を行ってカウント信号１４を出力するの
である。さらに、同符号検出部５が出力する同符号検出
信号２０に基づいて、受信データの同符号連続検出時に
カウント動作を停止する。

【００６７】本実施例１のビット同期回路は、クロック
の位相を制御しないで、受信データの位相を制御して出
力データの位相を基準クロックの位相に同期化する方式
を採用している。この方式は多相データ型ビット同期方
式と呼ばれる。

【００６８】図２には、本実施例１に係るビット同期回
路の具体的な回路構成を表す説明図である。特に、図２
に示されているように変化点検出部２、位相比較部３、
１周期検出部４、同符号検出部５について詳細な回路が
示されている。

【００６９】図２に示されているように、変化点検出部
２は、排他的論理和回路２０２によって出力データ１３
と、遅延素子２０１によって出力データにＴ／２の遅延
を挿入したデータとの排他的論理和を取り、出力データ
１３の立ち上がり及び立ち下がり変化点を検出すること
によって出力データ変化点位相信号１６を生成する。こ
こで、Ｔは、１クロック周期を表す。さらに、変化点検
出部２は、排他的論理和回路２０４によって受信データ
１１と、遅延素子２０３によって受信データにＴ／２の
遅延を挿入したデータとの排他的論理和をとることによ
って、受信データ１１の立ち上がり及び立ち下がり変化
点を検出する。この変化点を検出することによって変化
点検出部２は受信データ変化点位相信号１７を生成して
いる。この出力データ変化点位相信号１６と、受信デー
タ変化点位相信号１７とは、データが変化するタイミン
グで立ち上がり、そのパルス幅が遅延素子２０１及び２
０３の持つ遅延時間によって定められている信号であ
る。

【００７０】また、図２に示されているように、位相比
較部３は、上記変化点検出部２が出力する出力データ変
化点位相信号１６をフリップフロップ３０１、３０２で
それぞれ基準クロック１２及びその反転クロックによっ
て取り込み、フリップフロップ３０４で位相を揃えて位
相比較信号１８１、１８２をそれぞれ生成する。この位
相比較信号１８１、１８２の値の組合わせによって進み
／遅れ状態がそれぞれ表される。例えば、位相比較信号
１８１、１８２がそれぞれ（１８１、１８２）＝（Ｈ、
Ｌ）である場合には基準クロック１２の位相が出力デー
タ１３に対して進んでいることを表す。一方、これらの
信号が（１８１、１８２）＝（Ｌ、Ｈ）である場合に
は、基準クロック１２の位相が出力データ１３に対して
遅れている場合を表す。

【００７１】さらに、１周期検出部４は、フリップフロ
ップ４０１、４０２によって受信データ変化点位相信号
１７の立ち上がりタイミングで、出力データ変化点位相
信号１６を２周期に亘って識別する。さらに、１周期検
出部４はフリップフロップ４０１とフリップフロップ４
０２のそれぞれの正相出力の論理和をとることによっ
て、１周期検出信号１９を生成している。この１周期検
出信号１９は、受信データ変化点位相信号１７の立ち上
がり時に、出力データ変化点位相信号１６の立ち上がり
が検出された場合には、１周期の間だけ「Ｌ」レベルと
なる信号である。

【００７２】同符号検出部５は、フリップフロップ５０
１、５０２を用いて基準クロックによって出力データ１
３を２周期に亘って識別する。すなわち、出力データ１
３の２周期に亘るそれぞれの値がフリップフロップ５０
１及び５０２に保持され、各フリップフロップの出力信
号の排他的論理和がとられるのである。これによって、
出力データ１３の同符号連続が検出し得る。上記排他的
論理和がとられることによって、同符号検出信号２０が
生成され、この同符号検出信号２０は２周期に亘る出力
データ１３が同符号である場合に「Ｌ」となる信号であ
る。

【００７３】制御部６は、位相比較部３が出力する位相
比較信号１８１、１８２と、１周期検出部４が出力する
１周期検出信号１９と、さらに可逆カウンタ７が出力す
るカウント信号１４とに基づいて、可逆カウンタ７の計
数動作を制御する制御信号２１を生成する。制御信号２
１は、位相比較信号１８１、１８２の組合わせが（Ｈ、
Ｌ）である場合には進み状態であるのでカウントダウン
を示す信号となる。一方、位相比較信号１８１、１８２
の組合わせが（Ｌ、Ｈ）である場合には遅れ状態である
のでカウントアップを示す信号である。さらに、制御信
号２１は、遅れ状態であり、かつ１周期検出部４におい
て、１周期であることが検出された場合には、可逆カウ
ンタ７のカウント信号１４の値を０にするリセット動作
を表し、進み状態でかつカウント信号１４の値が０であ
る場合にはカウント信号１４を予め設定した値にセット
するロードを表す信号である。

【００７４】可逆カウンタ７は、制御部６が出力する制
御信号２１と、同符号検出部５が出力する同符号検出信
号２０とに基づいて、カウント動作を行う。すなわち、
出力データ１３中において同符号連続非検出時（出力デ
ータ１３中に同位他の値を有する符号が連続して検出さ
れない場合）にはアップウント、ダウンカウント、リセ
ット、ロードなどの計数動作を行うのである。このよう
な計数動作の結果可逆カウンタ７はカウント信号１４を
出力する。また、同符号検出部５において同符号連続
（出力データ１３中において、同一の値を有する符号が
連続して検出された場合）には、可逆カウンタ７は計数
動作を停止する。

【００７５】可変遅延部１の構成が図３に示されてい
る。図３に示されているように、デコーダ１０１は、可
逆カウンタ７が出力するカウント信号１４に基づいてデ
コード信号を生成する。セレクタ１００には、このデコ
ード信号に基づいて遅延素子１０３を通過した入力信号
と、通過していない入力信号（すなわち、遅延が挿入さ
れた入力信号と、遅延が挿入されていない入力信号）と
のいずれかの信号を選択する。このようにして、受信デ
ータ１１に挿入される遅延量は制御され、出力データ１
３として最終的に出力される。すなわち、カウント信号
１４の値が増加した場合には遅延時間が増加され、出力
データ１３の位相は遅らせられる。一方、カウント信号
１４の値が減少した場合には、遅延時間が減少され、出
力データ１３の位相は進まされる。

【００７６】図４には、図２に示されているビット同期
回路の動作を表すタイムチャートが示されている。図４
に示されているように、カウント信号１４が例えばｉで
ある場合に受信データ１１に対し出力データ１３が図４
に示されているような遅延状態である場合に、基準クロ
ック１２に基づいて、変化点検出部２において出力デー
タ１３に基づき出力データ変化点位相信号１６が生成さ
れる。この出力データ変化点位相信号１６は、図４に示
されているような値になる。位相比較部３においては、
出力データ変化点位相信号１６の値を、基準クロック１
２を基準にして識別を行い、さらに位相比較信号１８
１、１８２の組合わせが（１８１、１８２）＝（Ｌ、
Ｈ）であることから遅れ状態であることが検出される。

【００７７】この場合に、可逆カウンタ７は、遅れ状態
が検出されているため、初期状態ｉから順次カウントア
ップ動作を行う。この結果、可変遅延部１はこのカウン
ト信号１４に基づいて、受信データ１１に挿入する遅延
量を増加させ出力データ１３を順次遅延させていく。こ
のようにして、可逆カウンタ７がカウントアップを行
い、カウント信号１４がｉ＋３になると、位相比較部３
においては位相比較信号１８１と１８２との組合わせが
（１８１、１８２）＝（Ｈ、Ｌ）となるため（図４参
照）、進み状態が検出される。このように進み状態であ
ることが検出されると、可逆カウンタ７は次にカウント
ダウンの動作を行う。すなわち、図４に示されているよ
うに、カウント信号はｉ＋３からｉ＋２、ｉ＋１という
ように順次カウントダウンが行われる。可変遅延部１
は、このカウント信号１４に基づいて、受信データ１１
に挿入する遅延量を順次減少させていく。このようにし
て、カウント信号１４が順次カウントダウンされ、図４
に示されているようにｉになった場合には、位相比較信
号１８１、１８２は再び進み状態を表す。その結果、可
逆カウンタ７は再びカウントアップ動作を行い、以降は
このような動作の繰返しが行われ、その結果同期状態が
保持されるのである。

【００７８】図５には、図２に示されている１周期検出
部４の動作を説明するタイムチャートが示されている。
図５に示されているように、まず出力データ変化点位相
信号１６の遅延量が増加し、受信データ変化点位相信号
１７の立ち上がりが、出力データ変化点位相信号１６の
立ち上がりより早く立ち上がるようになると、フリップ
フロップ４０１の出力は「Ｈ」から「Ｌ」に変化する。
次に、フリップフロップ４０２の出力はこのフリップフ
ロップ４０１の出力より１周期遅れて「Ｌ」から「Ｈ」
となる。従って、フリップフロップ４０１と４０２との
出力の論理和をとることによって、１周期分だけ「Ｌ」
となる１周期検出信号１９が生成される（図５参照）。

【００７９】このようして、本実施例においては、出力
データと基準クロックとの位相を比較して受信データに
挿入するべき遅延量を制御した。さらに出力データの同
符号連続時には可逆カウンタの動作を停止し、可変遅延
部において受信データに挿入している遅延量が１周期分
となったことを検出して可逆カウンタのリセット及びロ
ード動作を制御した。その結果、クロックに影響を及す
ことがなく、遅延素子において遅延時間のばらつきや変
動があった場合においても可変遅延を連続的に変化させ
ることができ、さらに出力データが最適な位相となるま
で位相制御を行うことができる。その結果、後段の回路
に影響を及さず、かつ同期が保持された状態での位相余
裕を大きくすることができ、安定動作可能なビット同期
動作が実現される。

【００８０】実施例２ 上記実施例１においては、位相比較部３は変化点検出部
２が出力する出力データ変化点位相信号１６を用いて位
相比較を行った。しかしながら、図６に示されているよ
うな、出力データ変化点出力信号１６を用いずに、出力
データ１３から直接位相比較を行うことも好適である。
図６には、このように出力データ１３から直接位相比較
をする場合、すなわち本実施例２に係るビット同期回路
の構成ブロック図が示されている。

【００８１】図６において、可変遅延部１と、変化点検
出部２と、１周期検出部４と、同符号検出部５と、及び
可逆カウンタ７とは上記実施例１の図１に示されている
ものに対応し、同様の動作を行う。

【００８２】位相比較部３ａは、可変遅延部１が出力す
る出力データ１３と、基準クロック１２との位相を比較
することによって、進み／遅れ状態を検出し、この検出
結果である位相比較信号１８ａを生成する。制御部６
は、この位相比較部３ａが出力する位相比較信号１８ａ
と、１周期検出部４が出力する１周期検出信号１９と、
さらに可逆カウンタ７が出力するカウント信号１４とに
基づき、可逆カウンタ７の計数動作を制御する制御信号
２１を生成する。

【００８３】位相比較部３ａの詳細な回路図が図７に示
されている。図７に示されているように、位相比較部３
ａは、可変遅延部１が出力する出力データ１３をフリッ
プフロップ３０１、及び３０２でそれぞれ基準クロック
１２及びその反転クロック（インバータ３０３によって
反転されたクロック）を基準として値を取り込む。取り
込まれた信号は、フリップフロップ３０４でそれぞれの
位相が揃えられた後、フリップフロップ３０１と３０４
との出力信号の排他的論理和が、ＸＯＲゲート３０５に
おいて取られることによって、位相比較信号１８ａが生
成される。この位相比較信号１８ａは、基準クロック１
２の位相が出力データ１３に対して進んでいる場合には
「Ｈ」レベルの信号となり、一方基準クロック１２の位
相が出力データ１３に対して遅れている場合には「Ｌ」
レベルの信号となる。

【００８４】制御部６は、位相比較部３ａが出力する位
相比較信号１８ａと、１周期検出部４が出力する１周期
検出信号１９と、さらに可逆カウンタ７が出力するカウ
ント信号１４に基づいて、可逆カウンタ７の計数動作を
制御する制御信号２１を生成する。この制御信号２１
は、位相比較信号１８ａが「Ｈ」である場合には進み状
態であるのでカウントダウンを示す信号となる。一方、
位相比較信号１８ａが「Ｌ」である場合には、遅れ状態
であるので、制御信号２１はカウントアップを示す信号
となる。さらにこの制御信号２１は、遅れ状態であり、
かつ１周期検出部において１周期を検出された場合に、
可逆カウンタ７のカウント信号１４を０にリセットする
ことを表す信号となり、一方、進み状態でかつカウント
信号１４が０である場合にはこのカウント信号１４を予
め設定した値にセットするロードを表す信号となる。

【００８５】このようにして、本実施例においては、変
化点検出部が出力する出力データ変化点位相信号を用い
ずに、直接に位相比較を行うことによって、変化点検出
部における遅延のばらつき及び環境条件の変化などによ
る遅延時間変動の位相比較結果への影響を除去すること
が可能となる。そのため、同期保持状態における位相余
裕がより大きくかつ安定したものとすることが可能であ
る。

【００８６】実施例３ 上記実施例１においては、可変遅延部１は、受信データ
１１に挿入する遅延量を複数の遅延素子を用いて変化さ
せることによって出力データ１３を生成していた。しか
しながら、図８に示されるように、遅延素子を用いず
に、逓倍部を設けて基準クロックのｎ倍（ｎは正の整
数）の周波数を有する逓倍クロックを用いて遅延を与え
る構成とすることも好適である。図８には、逓倍部８が
出力する逓倍クロックを用いて遅延量が設定される可変
遅延部１ａを用いたビット同期回路の構成ブロック図が
示されている。

【００８７】図８において、逓倍部８は、例えばＰＬＬ
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの逓倍回
路によって構成され、基準クロック１２を入力し、基準
クロックに位相同期した基準クロック１２のｎ倍の周波
数を有する逓倍クロック２２を生成する。可変遅延部１
ａは、例えばシフトレジスタなどによって構成され、逓
倍部８が出力する逓倍クロック２２に基づき、受信デー
タ１１に逓倍クロック２２の１周期を１単位とした可変
遅延時間を挿入し、出力データ１３を生成する。図８に
示されているビット同期回路のその他の構成及び動作
は、上記図１に示されているものと同様である。

【００８８】このように、本実施例３においては、遅延
素子を用いずに逓倍クロックを用いて受信データ１１に
対して遅延時間を与えた。そのため、可変遅延時間を正
確に信号に与えることができるので、遅延のばらつきや
環境条件の変化などによる遅延時間の変動の影響を除去
することが可能である。

【００８９】実施例４ 上記実施例３においては、逓倍部８を設け、逓倍クロッ
ク２２を用いて一定の遅延時間を与えていた。しかしな
がら、図９に示されているように、逓倍クロックを用い
ずに、基準高速クロックを用いて遅延を与え、さらに分
周部を設けて基準高速クロックから基準クロックを生成
する構成とすることも好適である。図９には、基準高速
クロックを用いてから遅延を与え、さらに基準クロック
としてはこの基準高速クロックを分周部９によって分周
された信号を用いた場合のビット同期回路の構成ブロッ
ク図が示されている。

【００９０】図９において、可変遅延部１ａは、基準高
速クロック２２ａに基づいて、受信データ１１に基準高
速クロック２２ａの１周期を１単位とした可変遅延を挿
入し、出力データ１３を生成している。ここで、基準高
速クロック２２ａは、基準クロック１２のｎ倍の周波数
を有するクロック信号である。

【００９１】また、分周部９は、基準高速クロック２２
ａを１／ｎに分周して、基準クロック１２を生成する。
基準クロック１２は、回路内の各部へ出力されると共
に、回路外へも出力されている。図９に示されているビ
ット同期回路において、その他の構成は上記図１に示さ
れているビット同期回路の構成と同様であり、その動作
も同様である。

【００９２】このようにして、本実施例４においては、
逓倍クロックを用いずに、基準高速クロックを用いて遅
延時間を信号に与えた。そのため、可変遅延を正確に与
えることができ、遅延ばらつきや環境条件の変化などに
よる遅延時間変動の影響を除去することが可能となる。

【００９３】実施例５ 本発明の他の一実施例のビット同期回路の構成ブロック
図が図１０に示されている。図１０に示されているよう
に、可変遅延部１ｂは、受信データ１１を入力し、多相
化部１０４で、種々の遅延時間を与えられた複数の信号
を生成している。多相化部１０４は、Ｔ／ｎ（ここで、
Ｔは１クロック周期、ｎは正の整数を表す）の遅延時間
を１単位として、１〜ｎまでのｎ通りの遅延を与えられ
たｎ個の遅延データ１５を生成している。セレクタ１０
２は、可逆カウンタ７が出力するカウント信号１４に基
づいて、ｎ個の遅延データ１５のうち１つの遅延データ
を選択して、出力データ１３を出力する。

【００９４】一方、位相比較部３ｂは、出力データ１３
の位相と基準クロック１２の位相とを比較し、その比較
結果である位相比較信号１８ｂを生成する。同符号検出
部５は、出力データ１３と、基準クロック１２とに基づ
き、出力データ１３が同一の値を有する符号を連続して
出力していることを検出する。そして、この検出結果で
ある同符号検出信号２０を生成する。可逆カウンタ７
は、位相比較部３ｂが出力する位相比較信号１８ｂに基
づき、計数動作を行い、カウント信号１４を出力してい
る。さらに、同符号検出部５が出力する同符号検出信号
２０に基づき、出力データ１３の同符号連続検出時（出
力データ１３中に同一の値を有する符号が連続して現れ
たことが検出された場合）にはカウント動作が停止され
る。

【００９５】この実施例５に係るビット同期回路は、基
準クロックを可逆カウンタ７のクロック入力として、一
定の遅延時間が挿入された後のデータから可逆カウンタ
の制御を行っている。そのため、受信データの位相を制
御して出力データの位相を基準クロックの位相に同期化
する方式が採用されている。

【００９６】図１１には、本実施例５に係るビット同期
回路の具体的な回路構成を表す回路図が示されている。
可変遅延部１ｂは、受信データ１１を入力し、多相化部
１０４においてＴ／ｎの遅延時間を有するｎ個の遅延素
子によって、ｎ通りの遅延（１／ｎ〜ｎ／ｎ）を与えら
れた複数の遅延データ１５が生成されている。

【００９７】位相比較部３ｂは、可変遅延部１ｂから出
力される出力データ１３と、この出力データ１３に遅延
素子によってＴ／２の遅延を挿入されたデータとの排他
的論理和をとる。この排他的論理和のデータを、フリッ
プフロップ３０３において基準クロック１２に基づきサ
ンプリングし、この反転出力を位相比較信号１８ｂとし
て外部に出力する。この位相比較信号１８ｂは、基準ク
ロック１２の立ち上がりのタイミングが、出力データ１
３のデータの値の変化点からＴ／２の時間範囲に存在す
る場合には「Ｌ」となり、基準クロック１２の位相が出
力データ１３の位相に対して進んでいることを示す。一
方、位相比較信号１８ｂは、基準クロック１２の立ち上
がりのタイミングが出力データ１３の変化点に先行する
Ｔ／２の時間範囲内に存在する場合には「Ｈ」となり、
基準クロック１２の位相が出力データ１３の位相に対し
て遅れていることを表す。

【００９８】同符号検出部５はフリップフロップ５０
１、５０２を用いて出力データ１３の値を２周期に亘っ
て識別する。すなわち、直列に接続されているフリップ
フロップ５０１、５０２には順次連続した出力データ１
３のデータが保持されるのである。そして、フリップフ
ロップ５０１と５０２のそれぞれの出力信号の排他的論
理和をとることによって、出力データ１３の同符号連続
が検出されるのである。なお、この排他的論理和の信号
は同符号検出信号２０と呼ばれる。

【００９９】可逆カウンタ７は、位相比較部３ｂが出力
する位相比較信号１８ｂと、同符号検出部５が出力する
同符号検出信号２０に基づいてカウントアップ、カウン
トダウンなどの計数動作を行い、カウント信号１４を出
力する。この可逆カウンタ７は、基準クロック１２によ
って、動作するが、出力データ１３の同符号連続非検出
時（出力データ１３に同じ値の符号が連続して現れてい
ない場合）には、上記カウントアップやカウントダウン
の計数動作を行うが、同符号検出部５において同符号連
続が検出された場合には計数動作が停止される。

【０１００】次に、図１２に基づき、図１１に示されて
いるビット同期回路の動作について説明する。図１２に
は、この図１１に示されるビット同期回路の動作を表す
タイムチャートが示されている。

【０１０１】受信データ１１に対して上述したようにｎ
個の遅延データ１５が生成される。カウント信号１４の
値がｉである場合に、例えば出力データ１３が図１２に
示されているような遅延状態である場合について説明す
る。ここで、基準クロック１２が入力されると、まず基
準クロック１２の立ち上がりが出力データ１３の変化点
の前Ｔ／２の範囲（変化点に先行するＴ／２の時間範
囲）にあるため、位相比較信号１８ｂは、「Ｈ」とな
る。次に、可逆カウンタ７は、カウント信号１４がｉの
状態からカウントアップをして行き、位相比較信号１８
ｂが「Ｈ」である間はこのカウントアップ動作を続行す
る。この結果、カウント信号１４は順次増加することに
なる。

【０１０２】次に、セレクタ１０２は、カウント信号１
４に基づき、順番に次の遅延データを選択して行く。カ
ウント信号１４がｉ＋２となった場合には、出力データ
１３の変化点位置が基準クロック１２の立ち下がりを越
えて（基準クロック１２の立ち下がりの後に出力データ
１３が立ち下がる）、この結果位相比較信号１８ｂが
「Ｌ」となる。可逆カウンタ７は、位相比較信号１８ｂ
が「Ｌ」となった後、最初の基準クロック１２の立ち上
がりタイミングからカウントダウンを行う。このカウン
トダウンによって、カウント信号１４は順次減少する。
セレクタ１０２は、カウント信号１４に基づき、順番に
１つ前の遅延データを選択して行く。

【０１０３】カウント信号１４が、減少を繰り返し、そ
の値がｉ＋１になると（図１２参照）、出力データ１３
の変化点の位置が基準クロック１２の立ち下がりのタイ
ミングを越え（立ち下がりより早くなり）、位相比較信
号１８ｂが「Ｈ」となる。そして、カウント信号１４の
値がｉになった場合に、可逆カウンタ７は再びカウント
アップの動作を開始する。以後、可逆カウンタ７は、カ
ウントアップとカウントダウンの動作を交互に繰り返
し、一定の同期状態を保持する（図１２参照）。

【０１０４】このように、本実施例５においては、位相
比較部３ｂにおいて出力データと基準クロックの双方の
位相を比較して、可変遅延部１ｂにおいて受信データに
挿入される遅延量が制御されている。さらに、同符号検
出部５において、出力データの同符号連続（同一の値を
有する符号が２周期連続して現れること）が検出された
場合には、可逆カウンタ７の動作が停止し、基準クロッ
クに影響を及さずに、この基準クロックに同期化したデ
ータを出力することが可能となる。その結果、簡易な構
成によって、後段の回路に影響を及すことがなく安定動
作が可能なビット同期回路が実現可能である。

【０１０５】実施例６ 上述した実施例５において、可逆カウンタ７は、その外
部に制御部を設け、この可逆カウンタ７のリセット及び
ロードを制御するように構成することも好適である。こ
のように、可逆カウンタ７の制御部を設けた構成が図１
３に示されている。

【０１０６】図１３に示されているように、可変遅延部
１ｂと、同符号検出部５と、位相比較部３ｂとは上記実
施例５において示した構成と同様のものである。制御部
６ａは、位相比較部３ｂが出力する位相比較信号１８ｂ
と可逆カウンタ７からのカウント信号１４に基づいて、
可逆カウンタ７のリセット及びロードを制御するための
制御信号２１ａを生成する。この制御信号２１ａは、出
力データ１３に対する基準クロック１２の位相が遅れ状
態であって、かつカウント信号１４がセレクタ１０２に
おいてセレクタ１０２に対し最大の遅延を有する遅延デ
ータを選択させている場合に、可逆カウンタ７のカウン
ト信号１４を０にリセットすることを表す。一方、出力
データ１３の位相に対する基準クロックの位相が進み状
態であって、かつカウント信号１４がその値が０である
場合には、カウント信号１４を予め設定した値にセット
を行ういわゆるロードを表すことになる。可逆カウンタ
７は、位相比較部３ｂが出力する位相比較信号１８ｂ
と、同符号検出部５が出力する同符号検出信号２０に基
づいて、動作を行い、カウント信号１４を出力する。な
お、可逆カウンタ７は、上述した実施例１〜５と同様に
基準クロック１２によって、動作を行い、また、同符号
検出部５において同符号連続が検出された場合にはその
計数動作を停止する。

【０１０７】このようにして、本実施例６においては、
制御部６ａを設け、可逆カウンタ７のリセット及びロー
ドを制御することによって、可逆カウンタ７の初期位相
を設定する必要がなく、可変遅延部１ｂの総遅延量は１
周期分の遅延があれば、可逆カウンタ７の初期位相に係
わらず同期化を行うことが可能となる。

【０１０８】実施例７ 上記実施例６において可変遅延部１ｂは、多相化部１０
４において受信データ１１に挿入するべき遅延量を複数
の遅延素子を用いて変化させ複数の遅延データ１５を生
成していた。しかし、図１４に示されるように、複数の
遅延素子を用いずに、逓倍部を設けて基準クロックのｎ
倍（ｎは正の整数）の周波数を有する逓倍クロックを用
いて遅延を信号に与えることも好適である。図１４に
は、このような逓倍部８が備えられたビット同期回路の
構成ブロック図が示されている。図１４において、逓倍
部８は、基準クロック１２を入力し、基準クロック１２
に位相が同期した逓倍クロック２２を生成する。この逓
倍クロック２２は、基準クロック１２のｎ倍の周波数を
もっている。可変遅延部１ａ内の多相化部１０５は、例
えばシフトレジスタなどによって構成され、逓倍部８が
出力する逓倍クロック２２に基づき、受信データ１１に
逓倍クロック２２の１周期を１単位とするｎ通り（遅延
量が１〜ｎ）の遅延を与えられたｎ個の遅延データ１５
が生成される。

【０１０９】図４に示されているその他の構成及びその
構成の動作は、上記図１３に示されているものと同様で
ある。

【０１１０】このようにして、本実施例７においては、
複数の遅延素子を用いずに、逓倍クロックを用いてデー
タの多相化を可変遅延を正確に与えることが可能であ
る。そのため、遅延ばらつきや環境条件の変化などによ
る遅延時間の変動の影響を除去することが可能なビット
同期回路が得られる。

【０１１１】実施例８ 上記実施例７においては、逓倍部８を設けて逓倍クロッ
ク２２を用いて遅延を与える場合が示されている。しか
し、図１５に示されているように、逓倍クロックを用い
ずに、基準高速クロックを用いて遅延を与え、さらに分
周部を設けて基準高速クロックに基づき基準クロックを
生成する構成とすることも好適である。図１５には、基
準高速クロックを多相化部１０５に与えて、さらに分周
部９を設け基準高速クロックからこの分周部９を用いて
基準クロック１２を生成する構成を採用したビット同期
回路の構成ブロック図が示されている。

【０１１２】図１５において、可変遅延部１ａ内部の多
相化部１０５は、基準高速クロック２２ａに基づき、受
信データ１１に対し、基準高速クロック２２ａの１周期
を１単位としたｎ通りの遅延を与えられた（１〜ｎの遅
延量が与えられた）遅延データ１５が生成される。ここ
で、基準高速クロック２２ａは、基準クロック１２のｎ
倍の周波数を有するクロック信号である。分周部９は、
基準高速クロック２２ａを１／ｎに分周し、基準クロッ
ク１２を生成する。

【０１１３】基準クロック１２は、このビット同期回路
内の各部へ供給される信号であるが、この回路の外部へ
の同様に供給される。図１５に示されているその他の構
成及びこのその他の構成の動作は、上記図１３に示され
ているビット同期回路の各構成と同様である。

【０１１４】このようにして、本実施例８においては、
遅延素子を用いずに基準高速クロックを用いてデータの
多相化を行うことによって、、可変遅延を正確に与える
ことができるので、遅延ばらつきや環境条件の変化など
による遅延時間変動の影響を除去することが可能とな
る。

【０１１５】

【発明の効果】以上述べたように、本発明に係るビット
同期回路及びビット同期方法においては、上述した各種
の構成を採用するので、以下に述べる効果を奏する。

【０１１６】まず、位相比較部で出力データと基準クロ
ックとの位相を比較し、可変遅延部において受信データ
に挿入する遅延量を制御しまた同符号検出部においては
出力データの同符号連続を検出した場合には可逆カウン
タの動作を停止する。そのため、基準クロックに影響を
及さずに基準クロックに同期化した出力データを生成す
ることが可能となるため、簡易な構成で後段の回路に影
響を及さずに安定した動作が可能なビット同期回路を提
供可能である。

【０１１７】また、制御部によって、可逆カウンタのリ
セット及びロード動作を制御するため、可逆カウンタの
初期位相を設定する必要がない。そのため、可変遅延部
内の総遅延量は１周期分の遅延で十分であり、１周期分
の遅延だけで、初期位相に係わらず出力データの位相を
基準クロックの位相に同期化することが可能となる。

【０１１８】また、制御部によって可逆カウンタの計数
動作とともにリセット及びロード動作を制御している。
そのため、可逆カウンタの初期位相を設定する必要がな
く、可変遅延部内の総遅延量は１周期分の遅延があれ
ば、初期位相に係わらず出力データの位相を基準クロッ
クの位相に同期化することが可能である。

【０１１９】可変遅延部において受信データに挿入され
る遅延量が、１周期分となったことを１周期検出部が検
出した場合には、可逆カウンタをリセットしている。そ
のため、遅延素子において遅延時間のばらつきや変動が
あった場合においても、可変遅延は連続的に変化するの
で、安定した位相制御を行うことが可能である。

【０１２０】また、位相比較部において、変化点検出部
から生成された出力データ変化点位相信号と基準クロッ
クとに基づき出力データの位相と基準クロックとの位相
を比較して進み／遅れ状態を検出する。そして、出力デ
ータと基準クロックとの位相関係が最適位相となるまで
位相制御を行うため、同期保持がなされた状態において
大きな位相余裕を得ることが可能である。

【０１２１】位相比較部において、可変遅延部によって
生成された出力データと基準クロックとから直接に出力
データの位相と基準クロックの位相とを比較して進み／
遅れ状態を検出している。そのため、遅延素子を用いず
に出力データの位相と基準クロックの位相比較を行って
いるため、位相比較結果における遅延時間変動の影響を
除去することが可能である。そのため、同期が保持され
た状態における位相余裕が大きくかつ安定した位相制御
を行うことができる。

【０１２２】また、出力データと基準クロックの位相を
比較し、受信データに挿入するべき遅延量を制御し、さ
らに出力データの同符号連続時（出力データ中に同一の
値を有する符号が連続して現れた場合）には可逆カウン
タの動作が停止され、可変遅延部において受信データに
挿入されている遅延量が１周期分となったことを検出し
可逆カウンタのリセット及びロード動作が制御されてい
る。その結果、クロックに影響を及すことがなく、遅延
素子において遅延時間のばらつきや変動があった場合に
おいても可変遅延を連続的に変化させることができる。
さらに、出力データが最適位相となるまで位相制御を行
うので、後段の回路に影響を及すことがない。その結
果、同期保持状態を維持したままで位相余裕が大きく、
安定動作が可能なビット同期回路を得ることができる。

【０１２３】可変遅延部において逓倍クロックの１周期
分の遅延時間を１単位とする可変遅延時間を発生し、受
信データにこの時間遅延を挿入することによって、可変
遅延を正確に与えることが可能である。そのため、遅延
ばらつきや環境条件による遅延時間変動の影響を除去す
ることが可能となる。

【０１２４】また、可変遅延部で基準高速クロックの１
周期分の遅延時間を１単位とする可変遅延を発生し、受
信データに挿入するので、可変遅延を正確に与えること
が可能である。そのため、遅延ばらつきや環境条件によ
る遅延時間変動の影響を除去することが可能である。

【０１２５】また、出力データと、基準クロックとの位
相を比較し、受信データに挿入する遅延量を制御し、さ
らに出力データの同符号連続時（出力データ中に同一の
値を有する符号が連続して現れた場合）には、可逆カウ
ンタの動作を停止する。そのため、基準クロックに影響
を及さずに基準クロックに同期化したデータを出力する
方法が得られるので、後段の回路に影響を及さずに安定
動作が可能なビット同期動作を実現することが可能であ
る。受信データに挿入している遅延量が１周期分となっ
た場合に、可逆カウンタをリセットしている。そのた
め、遅延素子において遅延時間のばらつきや変動があっ
た場合においても、可変遅延を連続的に変化させる方法
が提供されるので、安定したビット同期動作を実現する
ことが可能である。

【０１２６】また、逓倍クロックの１周期分の遅延時間
を１単位とする可変遅延を発生し、この遅延時間を受信
データに挿入することによって正確な可変遅延を発生す
る方法を提供している。そのため、遅延ばらつきや環境
条件による遅延時間の変動が生じない安定した可変遅延
を実現することが可能である。

【０１２７】基準高速クロックの１周期分の遅延時間を
１単位とする可変遅延を発生し、この可変遅延を受信デ
ータに挿入している。そのため、正確な可変遅延を発生
し得る方法が実現され、遅延ばらつきや環境条件による
遅延時間の変動が生じない安定した可変遅延を発生する
方法が提供可能である。

【図面の簡単な説明】

【図１】 本発明の実施例１のビット同期回路の構成ブ
ロック図である。

【図２】 図１に示されているビット同期回路の回路図
である。

【図３】 図１に示されている可変遅延部の回路図であ
る。

【図４】 図２に示されているビット同期回路の動作を
説明するタイムチャートである。

【図５】 図２に示されている１周期検出部の動作を説
明するタイムチャートである。

【図６】 実施例２のビット同期回路の構成ブロック図
である。

【図７】 図６に示されているビット同期回路の位相比
較部の回路図である。

【図８】 本発明の実施例３に係るビット同期回路の構
成ブロック図である。

【図９】 本発明の実施例４であるビット同期回路の構
成ブロック図である。

【図１０】 本発明の実施例５に係るビット同期回路の
構成ブロック図である。

【図１１】 図１０に示されているビット同期回路の回
路図である。

【図１２】 図１１に示されているビット同期回路の動
作を説明するタイムチャートである。

【図１３】 本発明の実施例６に係るビット同期回路の
構成ブロック図である。

【図１４】 本発明の実施例７に係るビット同期回路の
構成ブロック図である。

【図１５】 本発明の実施例８に係るビット同期回路の
構成ブロック図である。

【図１６】 本発明の従来例１のビット同期回路の構成
ブロック図である。

【図１７】 図１６に示すビット同期回路の回路図であ
る。

【図１８】 図１６に示されている可変遅延部の回路図
である。

【図１９】 図１７に示されている従来例１のビット同
期回路の動作を説明するタイムチャートである。

【図２０】 従来例２のビット同期回路の構成ブロック
図である。

【図２１】 図２０に示されている従来例２の動作を説
明するタイムチャートである。

【符号の説明】

１，１ａ，１ｂ 可変遅延部、２，２ａ 変化点検出
部、３，３ａ，３ｂ，３ｃ 位相比較部、４，４ａ １
周期検出部、５ 同符号検出部、５ａ 同期判定部、６
ａ 制御部、７ 可逆カウンタ、８ 逓倍部、９ 分周
部、１１ 受信データ、１２ 基準クロック、１２ｂ
出力クロック、１３ 出力データ、１４カウント信号、
１５ 遅延データ、１６ 出力データ変化点位相信号、
１７ 受信データ変化点位相信号、１８ 位相比較信
号、１９ １周期検出信号、２０同符号検出信号、２０
ａ 同期判定信号、２１，２１ａ 制御信号、２２ 逓
倍クロック、２２ａ 基準高速クロック、２３ 受信ク
ロック、２０１，２０３遅延素子、２０２，２０４ Ｅ
ＸＯＲゲート、３０１，３０２，３０４ フリップフロ
ップ、３０３ インバータ、４０１，４０２ フリップ
フロップ、４０３ＯＲゲート、５０１，５０２ フリッ
プフロップ、５０３ ＥＸＯＲゲート、１０１ デコー
ダ、１０２ セレクタ、１０３ 遅延素子、１０４ 多
相化部、１５ 遅延データ、１０５ 多相化部。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 出力データと、基準クロックとの位相関
   係に基づき、受信データの位相を制御し、基準クロック
   の位相に同期化した出力データを出力するビット同期回
   路において、 前記受信データに挿入する遅延量を可逆カウンタのカウ
   ント値に基づき変化させ前記出力データを生成する可変
   遅延部と、 前記出力データの位相と前記基準クロックの位相とを比
   較して進み／遅れ状態を検出して位相比較信号を生成す
   る位相比較部と、 前記出力データを前記基準クロックによって２周期に亘
   って識別し、前記出力データの値が２周期に亘って同一
   である同符号連続状態を検出した場合に、同符号検出信
   号を生成する同符号検出部と、 前記位相比較部が出力する位相比較信号に基づき前記基
   準クロックを計数する前記可逆カウンタと、 を含み、 前記可逆カウンタは、前記同符号検出部によって出力デ
   ータの同符号連続を検出した場合には動作を停止するこ
   とを特徴とするビット同期回路。
2. 【請求項２】 請求項１記載のビット同期回路におい
   て、さらに、 前記位相比較信号と、前記可逆カウンタのカウント値
   と、に基づき前記可逆カウンタのリセット及びロードを
   制御する制御信号を生成する制御部、 を含み、前記可逆カウンタは、前記制御信号に基づいて
   動作することを特徴とするビット同期回路。
3. 【請求項３】 請求項２記載のビット同期回路におい
   て、前記制御部はさらに、 前記可逆カウンタの計数動作を制御する制御信号を生成
   し、前記可逆カウンタは、前記制御信号に基づいて、計
   数動作と共にリセット及びロード動作を行うことを特徴
   とするビット同期回路。
4. 【請求項４】 請求項１又は２又は３記載のビット同期
   回路において、さらに、 前記受信データと前記出力データとのそれぞれの変化点
   を検出し、それぞれのデータ変化点が検出されたタイミ
   ングで立ち上がる受信データ変化点位相信号および出力
   データ変化点位相信号を生成する変化点検出部と、 前記受信データ変化点位相信号および前記出力データ変
   化点位相信号に基づき、前記受信データに挿入した遅延
   量が１周期分となったことを検出した場合に、１周期検
   出信号を生成する１周期検出部と、 を含み、 前記制御部は、前記位相比較信号と、前記１周期検出信
   号と、前記可逆カウンタのカウント値と、に基づき、前
   記可逆カウンタの動作を制御する制御信号を生成し、 前記制御信号は、前記１周期検出信号が出力されている
   場合に前記可逆カウンタをリセットすることを特徴とす
   るビット同期回路。
5. 【請求項５】 請求項４記載のビット同期回路におい
   て、 前記位相比較部は、前記変化点検出部において生成され
   た出力データ変化点位相信号と前記基準クロックとに基
   づいて、前記出力データの位相と前記基準クロックとの
   位相を比較して進み／遅れ状態を検出し、前記位相比較
   信号を生成することを特徴とするビット同期回路。
6. 【請求項６】 請求項４記載のビット同期回路におい
   て、 前記位相比較部は、前記可変遅延部において生成された
   出力データと基準クロックとに直接基づいて、前記出力
   データの位相と前記基準クロックとの位相を比較して進
   み／遅れ状態を検出し、前記位相比較信号を生成するこ
   とを特徴とするビット同期回路。
7. 【請求項７】 出力データと、基準クロックとの位相関
   係に基づき、受信データの位相を制御し、基準クロック
   の位相に同期化した出力データを出力するビット同期回
   路において、 前記受信データに挿入する遅延量を可逆カウンタのカウ
   ント値に基づき変化させ前記出力データを生成する可変
   遅延部と、 前記受信データと前記出力データとのそれぞれの変化点
   を検出し、それぞれのデータ変化点が検出されたタイミ
   ングで立ち上がる受信データ変化点位相信号および出力
   データ変化点位相信号を生成する変化点検出部と、 前記出力データの位相と前記基準クロックの位相とを比
   較して進み／遅れ状態を検出して位相比較信号を生成す
   る位相比較部と、 前記受信データ変化点位相信号および前記出力データ変
   化点位相信号に基づき、前記受信データに挿入した遅延
   量が１周期分となったことを検出した場合に、１周期検
   出信号を生成する１周期検出部と、 前記出力データを前記基準クロックによって２周期に亘
   って識別し、前記出力データの値が２周期に亘って同一
   である同符号連続状態を検出した場合に、同符号検出信
   号を生成する同符号検出部と、 前記位相比較信号と、前記１周期検出信号と、前記可逆
   カウンタのカウント値と、に基づき、前記可逆カウンタ
   の動作を制御する制御信号を生成する制御部と、 前記制御信号に基づき動作を行い、前記同符号検出部に
   よって出力データの同符号連続を検出した場合には動作
   を停止する前記可逆カウンタと、 を含むことを特徴とするビット同期回路。
8. 【請求項８】 請求項１又は７記載のビット同期回路に
   おいて、 前記基準クロックを逓倍して逓倍クロックを生成する逓
   倍部、 を含み、 前記可変遅延部は、前記逓倍クロックを用いて、逓倍ク
   ロックの１周期分の遅延時間を１単位とする可変遅延を
   発生し、受信データに挿入する遅延量を前記可逆カウン
   タのカウンタ値に基づいて変化させて出力データを生成
   することを特徴とするビット同期回路。
9. 【請求項９】 請求項１又は７記載のビット同期回路に
   おいて、 前記基準高速クロックを分周して基準クロックを生成す
   る分周部、 を含み、 前記可変遅延部は、前記基準高速クロックを用いて、基
   準高速クロックの１周期分の遅延時間を１単位とする可
   変遅延を発生し、受信データに挿入する遅延量を前記可
   逆カウンタのカウンタ値に基づいて変化させて出力デー
   タを生成することを特徴とするビット同期回路。
10. 【請求項１０】 出力データと基準クロックとの位相関
    係に基づいて、受信データの位相を制御し、基準クロッ
    クの位相に同期化したデータを出力するビット同期方法
    において、以下の工程を含むことを特徴とするビット同
    期方法。 （ａ）前記受信データに挿入する遅延量を可逆カウンタ
    のカウント値に基づいて、変化させ、出力データを生成
    する可変遅延挿入工程、 （ｂ）出力データの位相と基準クロックの位相を比較し
    て位相比較信号を生成する位相比較工程、 （ｄ）出力データを基準クロックによって２周期に亘っ
    て識別して出力データの同符号連続を検出し、同符号連
    続検出時には、可逆カウンタの動作を停止する同符号連
    続検出工程。
11. 【請求項１１】 請求項１０記載のビット同期方法にお
    いて、さらに、以下の工程を含むことを特徴とするビッ
    ト同期方法。 （ａ）受信データと出力データの変化点を検出し、受信
    データ変化点位相信号と出力データ変化点位相信号とを
    生成する変化点検出工程、 （ｂ）前記受信データ変化点位相信号と、前記出力デー
    タ変化点位相信号とに基づいて、前記可変遅延挿入工程
    において受信データに挿入した遅延量が１周期分となっ
    たことを検出して１周期検出信号を生成する１周期検出
    工程、 （ｃ）前記位相比較信号と前記１周期検出信号と前記可
    逆カウンタのカウント値と、に基づいて前記可逆カウン
    タの動作を制御する制御工程。
12. 【請求項１２】 請求項１１記載のビット同期方法にお
    いて、さらに、以下の工程を含むことを特徴とするビッ
    ト同期方法。 （ａ）基準クロックを逓倍して逓倍クロックを生成する
    基準クロック逓倍工程、 （ｂ）前記逓倍クロックを用いて、前記逓倍クロックの
    １周期分の遅延時間を１単位とする可変遅延を発生し、
    前記受信データに挿入する遅延量を前記可逆カウンタの
    カウント値に基づいて変化させて前記出力データを生成
    する可変遅延挿入工程。
13. 【請求項１３】 請求項１１記載のビット同期方法にお
    いて、さらに、以下の工程を含むことを特徴とするビッ
    ト同期方法。 （ａ）基準高速クロックを分周して、基準クロックを生
    成する分周工程、 （ｂ）前記基準高速クロックを用いて、基準高速クロッ
    クの１周期分の遅延時間を１単位とする可変遅延を発生
    し、前記受信データに挿入する遅延量を前記可逆カウン
    タのカウント値に基づいて変化させて前記出力データを
    生成する可変遅延挿入工程。