JPH08263318A

JPH08263318A - 診断処理装置の同期システム

Info

Publication number: JPH08263318A
Application number: JP7067410A
Authority: JP
Inventors: Katsumi Tanaka; 克美田中
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-03-27
Filing date: 1995-03-27
Publication date: 1996-10-11

Abstract

(57)【要約】【目的】冗長構成のＣＰＵに夫々対応して設けられた
非同期のＤＧＰにおいて、ＣＰＵトランザクションに対
する同期動作を可能とする。【構成】複数系の同期動作のＣＰＵから非同期ＤＧＵ
内へのリソースへのトランザクションの実行時に、ＣＰ
Ｕからのトランザクションを受付け部３にて同期して受
付け、このトランザクションの実行終了まで、ＣＰＵト
ランザクション有効表示を受付けフラグ部２で行ってお
く。実行部１０にて、このトランザクションの実行終了
が検出されると、他系ＤＧＵへ実行終了通知部８を介し
て通知する。他系ＤＧＵ実行終了フラグ部６により他系
からのトランザクション実行終了通知が検出されかつ自
系の実行終了が検出されている場合に限り、初めてＣＰ
Ｕトランザクション受付けフラグ部２をリセットし、次
のＣＰＵからのトランザクションの受付けを可能とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は診断処理装置の同期シス
テムに関し、特に冗長構成とされ互いに同期動作をなす
複数系の情報処理サブシステムと、これ等複数系の情報
処理サブシステムに対応して設けられ対応情報処理サブ
システムの診断処理をなす複数系の診断処理装置とを含
む情報処理装置における診断処理装置の同期システムに
関するものである。

【０００２】

【従来の技術】この種の情報処理システムはいわゆるフ
ォールトトレラント（耐故障）機能を有するものであ
り、ＣＰＵ（中央処理ユニット）、主記憶装置、更には
バス制御装置を１単位として情報処理サブシステムとし
て構成し、この単位となる情報処理サブシステムを少な
くとも３個設けて冗長構成とし、これ等３個の情報処理
サブシステムに関する全てのアクセス動作に対して多数
決をとるようにして信頼性を向上せしめるようになって
いる。

【０００３】この種のフォールトトレラント情報処理シ
ステムにおいてフォールトトレラント機能を実現するに
は、大別してソフトウェア依存型とハードウェア依存型
の２とおりがある。前者のソフトウェアに依存するタイ
プでは、アプリケーションもフォールトトレラントを意
識した開発が必要になる。

【０００４】後者のハードウェアに依存するタイプで
は、アプリケーションはフォールトトレラントを意識し
た開発は必要ではないが、大型汎用機等に装備されてい
るハードウェアの診断を行うための診断制御装置が、一
般には、低価格化やハードウェアの規模縮小のために装
備されていないことが多いために、ＯＳにより障害診断
等の処理を行うことが必要になる。そのために、フォー
ルトトレラント機能を有しない通常の情報処理システム
に比べてＯＳの負担が重くなってしまうという問題が残
る。

【０００５】このＯＳの負担を軽減するために、冗長構
成の情報処理サブシステム対応に同様に冗長構成して診
断処理プロセッサを設ける構成が考えられる。かかる構
成の情報処理システムの概略構成を図１４に示す。

【０００６】図１４においては、冗長構成をａ〜ｃの３
系とした場合の例を示しており、情報処理サブシステム
ＣＰＵａ〜ｃの各々は中央処理装置（ＣＰＵ）と主記憶
装置（ＭＥＭ）とバス制御ユニット（ＢＣＵ）とからな
る。これ等３系のＣＰＵａ〜ｃに夫々対応して診断処理
装置ＤＧＵａ〜ｃがこれまた冗長構成で設けられてお
り、各系ａ〜ｃのＣＰＵとＤＧＵとはバスＢＵＳａ〜ｃ
にて相互接続されている。

【０００７】各診断処理装置ＤＧＵａ〜ｃは診断プロセ
ッサＤＧＰａ〜ｃを有し、対応ＣＰＵの診断処理を行う
ものである。また、これ等ＤＧＵａ〜ｃの配下には入出
力デバイスＩ／Ｏａ〜ｃが設けられている。そしてＤＧ
Ｕａ〜ｃ相互間は転送ポートＴＰによりこれまた相互接
続されている。

【０００８】

【発明が解決しようとする課題】図１４に示したこの様
なフォールトトレラントコンピュータシステムでは、Ｃ
ＰＵは三重化された冗長な構成（ａ〜ｃ系）とされてお
り、通常これ等３系のＣＰＵａ〜ｃは同期して動作して
いる。従って、ＯＳにとってはあたかも１つのＣＰＵが
動作している様に見えるようになっている。

【０００９】これに対して、各系のＣＰＵにバスＢＵＳ
ａ〜ｃを介して接続された診断処理装置ＤＧＵ内の診断
プロセッサＤＧＰａ〜ｃは互いに非同期に動作してお
り、各ＤＧＰが自系のＤＧＵリソースへのアクセス等、
通常においても常に３系同期してトランザクションを実
行する必要はない。

【００１０】しかしながら、ＣＰＵからＤＧＵリソース
へのアクセスの受付やそのレスポンス等は、ＣＰＵが同
期状態にある限りは、ＤＧＵも各系同期をとって動作し
なければ、ＣＰＵの同期ずれが発生するという問題があ
る。

【００１１】そこで、本発明はこのような従来技術の問
題を解消すべくなされたものであって、その目的とする
ところは、冗長構成のＣＰＵに夫々対応して設けられた
診断処理プロセッサの同期動作を可能とした診断処理装
置の同期システムを提供することにある。

【００１２】

【課題を解決するための手段】本発明によれば、冗長構
成とされ互いに同期動作をなす複数系の情報処理サブシ
ステムと、これ等複数系の情報処理サブシステムに対応
して設けられ対応情報処理サブシステムの診断処理をな
す複数系の診断処理装置とを含む情報処理装置における
診断処理装置の同期システムであって、前記診断処理装
置の各々は、前記情報処理サブシステムから前記診断処
理装置へのトランザクション要求に応答してこのトラン
ザクションの実行終了までの間トランザクションの受付
中であることを示す受付フラグを表示する表示手段と、
このトランザクションを実行制御する実行制御手段と、
前記実行制御手段による前記トランザクションの実行終
了に応答して他系の診断処理装置へ終了通知をなす通知
手段と、他系の診断処理装置の前記通知手段による終了
通知により自系を含む全ての診断処理装置のトランザク
ションの実行終了が検出されたとき、前記表示手段をリ
セットせしめて、次の前記情報処理サブシステムからの
トランザクションの受付を可能とする制御手段と、を含
むことを特徴とする診断処理装置の同期システムが得ら
れる。

【００１３】

【作用】冗長構成の複数系の同期動作のＣＰＵから非同
期ＤＧＵ内へのリソースへのトランザクションの実行時
に、ＣＰＵからのトランザクションを同期して受付け、
このトランザクション実行の終了まで、ＣＰＵトランザ
クション有効表示を行っておき、このトランザクション
の実行終了時に他系へ実行終了を通知する。３系全ての
実行終了により、ＣＰＵトランザクション有効表示をリ
セットすると共に、次のＣＰＵからのトランザクション
を受付可能とする。

【００１４】こうすることで、ＣＰＵからのトランザク
ションの受付やこのトランザクションの実行によるレス
ポンスを、ＤＧＵ３系で同期させることができ、ＤＧＵ
でのＣＰＵトランザクションの実行開始や個々の終了が
非同期であっても、ＣＰＵに対しては常に３系の同期動
作が可能となる。

【００１５】

【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳細に説明する。

【００１６】図１は本発明の実施例のブロック図であ
り、図１４のＤＧＵａ〜ｃの具体例を示しており、図で
は１つの系（ａ〜ｃのうちの１つ）のみを示すが、３系
は全て同一構成となっている。尚、以下の説明では、３
系のＤＧＵａ〜ｃに対応して各機能ブロックや回路要素
の参照番号の末尾には、ａ〜ｃを夫々付すものとする。

【００１７】図１において、バス１は図１４のバスＢＵ
Ｓａ〜ｃに相当するものであり、ＤＧＵとＣＰＵとの間
の各種情報の転送をなすためのバスである。ＣＰＵトラ
ンザクション受付けフラグ部２はＣＰＵからのＤＧＵソ
ース１１に対するリードやライト等のトランザクション
実行要求１４に応答してセット（点灯）され、当該トラ
ンザクション受付けフラグ部２の具体例が図２に示され
ており、トライステート入力バッファ４８，Ｆ／Ｆ（フ
リップフロップ）４９，出力バッファ５０，インバータ
５１からなる。

【００１８】尚、ＤＧＵにて実行されるトランザクショ
ン（命令の処理）としては以下の様なものがある。ＣＰ
ＵからのＤＧＵリソースへのリード／ライトアクセス
（リード時は、ＣＰＵへのリードデータレスポンストラ
ンザクションを含む）、ＣＰＵへの割込みトランザクシ
ョン、マスタＤＧＵからＣＰＵへの割込みに対するＣＰ
Ｕからの割込みクリア、マスタＤＧＰからＣＰＵへのリ
ード／ライトアクセス、ＤＧＰからＣＰＵへのリードト
ランザクションのリードデータレスポンス、自系ＤＧＰ
からのＤＧＵリソースへのリード／ライト、他系ＤＧＰ
からのＤＧＵリソースへのリード／ライト等がある。

【００１９】本例において、同期動作の対象となるトラ
ンザクションは、上記トランザクションのうち最初に示
したＣＰＵからのＤＧＵリソースへのリード／ライトア
クセスである。

【００２０】ＣＰＵトランザクション受付部３は、ＣＰ
ＵからのＤＧＵリソースへのリード／ライトアクセス時
に、信号線１５からトランザクション要素であるコマン
ド，アドレス，データを受取るもので、図３にその具体
例が示されており、入力バッファ５２とレジスタ５３と
からなっている。

【００２１】ＣＰＵへのトランザクション送出部４はＣ
ＰＵへのデータレスポンス（ＣＰＵからのＤＧＵリソー
スへのリード／ライトアクセスに対するレスポンスであ
ってリードデータ返送）をなすものであり、そのために
バス１の獲得要求１６を行い、バス獲得に応答して生成
されるバス使用許可１７を受けてバス１に対してデータ
レスポンス１５と有効信号１４とを送出するものであ
る。

【００２２】図４にその具体例が示されており、レジス
タ５９と、Ｆ／Ｆ５８，６０，６１と、トライステート
出力バッファ５４，５５と、バッファ５６，５７とから
なっている。

【００２３】他系ＤＧＵトランザクション受付け部５は
他系ＤＧＵからのトランザクション実行要求１８，１９
を受付けるものであり、これ等各トランザクション実行
要求１８，１９に対応するトランザクション要素１９，
２１をも受付ける。図５にその具体例が示されており、
Ｆ／Ｆ６６，６８と、レジスタ６７，６９と、入力バッ
ファ６２〜６５と、アンドゲート９４，９５とからな
る。

【００２４】他系ＤＧＵ実行終了フラグ部６は他系ＤＧ
ＵにおけるＣＰＵトランザクション実行の終了通知２
２，２３を受付けるものであり、図６に示す如く、Ｆ／
Ｆ７２，７３と入力バッファ７０，７１とからなる。

【００２５】他系ＤＧＵへのトランザクション実行指示
ポート７は、自系から他系ＤＧＵへのトランザクション
実行要求２４，２６とそのトランザクション要素２５，
２７とを各系へ送出するものであり、図７に示す如く、
Ｆ／Ｆ７８，８０と、レジスタ７９，８１と、出力バッ
ファ７４〜７７とからなる。

【００２６】他系ＤＧＵへの自系でのＣＰＵトランザク
ション実行終了通知部８は、自系におけるＣＰＵトラン
ザクションの実行終了に応答して他系ＤＧＵへ夫々実行
終了通知２８，２９を送出するものであり、図８に示す
如く、Ｆ／Ｆ８４と出力バッファ８２，８３とを有して
いる。

【００２７】優先制御部９はＣＰＵからのトランザクシ
ョン実行要求３２，他系ＤＧＵからのトランザクション
実行要求３３，３４、及び自系ＤＧＰ１２からのトラン
ザクション実行要求４６を受け、予め定められた優先順
位に従って優先制御を行うものである。

【００２８】図９にその具体例を示し、図１０にその優
先制御の真理値表を示している。優先制御部９はプライ
オリティエンコーダ８５とこのエンコーダ８５の出力を
取込むＦ／Ｆ８６〜９１とを有し、プライオリティエン
コーダ８５は図１０（Ｂ）に示す真理値表に従って入力
信号３２〜３４，４６の優先制御を行い、Ｆ／Ｆ８６〜
９１へこれ等制御出力を導出する。尚、図１０（Ａ）は
自系ＤＧＰ１２からのトランザクション実行要求内容を
示すもので、図１０（Ａ），（Ｂ）において、“Ｘ”は
“ｄｏ’ｎｔｃａｒｅ”を表すものとする。

【００２９】優先制御部９の実行状態表示フラグ９−１
は図９に示したＦ／Ｆ群８６〜９１からなるものであ
り、プライオリティエンコーダ８５の出力を表示するＦ
／Ｆ群である。

【００３０】実行部１０はＣＰＵトランザクション受付
け部３のＣＰＵトランザクション要素１２０，他系ＤＧ
Ｕトランザクション受付け部５の他系ＤＧＵトランザク
ション要素３５，３６、ＤＧＰ１２からのＤＧＰトラン
ザクション要素３７の択一的選択を行って、ＤＧＵリソ
ース１１へこのトランザクション４４を送出するもので
ある。この時のトランザクションの択一的選択制御が優
先制御部９の実行状態表示フラグ９−１の出力４７によ
り行われる。

【００３１】また、実行部１０はトランザクションの実
行の終了４３に応答して、他系ＤＧＵへの自系ＣＰＵト
ランザクション実行終了通知１１０を通知部８へ送出
し、この実行終了通知１１０や他系ＤＧＵ実行終了フラ
グ部６からの他系ＤＧＵトランザクション実行の終了通
知３９，４０に応答して各種リセット信号３１，１０８
を生成する。更に、実行部１０は実行トランザクション
がＣＰＵリソース１１のリードコマンドである場合に
は、リードレスポンス４５を信号線３８へ送出する機能
をも有している。

【００３２】図１２（Ａ）はトランザクション要素の一
例を示しており、コマンド部ＣＯＭＭ（４ビット）と、
アドレス部ＡＤＤ（３２ビット）と、データＤＡＴＡ部
（３２ビット）とからなる。図１２（Ｂ）はコマンド部
ＣＯＭＭの各ビットの内容とその意味を示している。ま
た、図１３は本発明の実施例の動作を示すタイミングチ
ャートを示している。これ等図を参照しつつ以下に本発
明の実施例の動作について説明する。

【００３３】ＣＰＵからＤＧＵリソースリードのトラン
ザクションがＤＧＵに要求された場合、まずバス１を経
由して信号線１４にＣＰＵからのトランザクション実行
要求がＣＰＵトランザクション受付フラグ部２へ、信号
線１５からトランザクション要素（コマンド、アドレ
ス、データ（但し、本ケースはリード要求のためデータ
はドントケア））がトランザクション受付部３へ、夫々
３系同時に供給される（図１３のタイムチャートＴ０サ
イクル，Ｆ／Ｆ４９ａ〜ｃ及びレジスタ５３ａ〜ｃ）。

【００３４】ＣＰＵトランザクション受付フラグ２ａ〜
ｃでは、ＣＰＵからのトランザクション実行要求を３系
同期して受付けた後、信号線１３を介して、受付けたト
ランザクションが実行終了し、次のトランザクション受
付可能となるまでビジー信号を出して次のトランザクシ
ョン受付けができないことをＣＰＵに通知し続ける。ま
た、トランザクション受付け部３ａ〜ｃにおいても、ト
ランザクション受付けフラグブ２ａ〜ｃと同一タイミン
グにてトランザクション要素を３系同期して受付ける。

【００３５】次に、ＣＰＵトランザクション受付けフラ
グ部２ａ〜ｃにより信号線３２ａ〜ｃにてＣＰＵからの
トランザクションを受付けたことを優先制御部９ａ〜ｃ
へ通知すると共に、トランザクション受付け部３ａ〜ｃ
から信号線３３ａ〜ｃを介してトランザクション要素を
実行部１０ａ〜ｃへ送出する。

【００３６】優先制御部９のプライオリティエンコーダ
８５は信号線３２，３３，３４，４６を介して供給され
るＣＰＵ、他系のＤＧＵｂ，ｃ及び自系ＤＧＰからのト
ランザクションの実行要求を受取り、図１１（Ｂ）に示
した真理値表に従って優先順位を取る機能を持つ。

【００３７】Ｆ／Ｆ８６〜９１は、ＣＰＵ、他系ＤＧＵ
ｂ，ｃ、自系ＤＧＰからの自系実行，自系ＤＧＰからの
他系ｂ，ｃ実行を優先制御した時に点灯する。Ｆ／Ｆ８
９〜９１は図１１（Ａ）に示す自系ＤＧＰからのデータ
フォーマットにより実行指定されるために同時点灯する
が、その他のＦ／Ｆは常に排他制御されトランザクショ
ンの実行終了を示す信号線１０８によってリセットされ
るまで点灯する。また、優先制御タイミングは全てのＦ
／Ｆが未点灯時となる。

【００３８】本実施例では、前述のＣＰＵトランザクシ
ョンが受付けられたタイミングにおいて、ＤＧＵａ系、
ｃ系では実行部は空き状態であり、ＤＧＵｂ系では他の
トランザクション（自系ＤＧＵ実行のトランザクショ
ン）を実行中である場合を例にとって説明を加えてい
く。

【００３９】ＤＧＵａ，ｃの優先制御部９ａ，ｃにおい
ては、ＣＰＵトランザクションの実行要求を信号線３２
ａ，ｃにて受取ると、現在実行中のトランザクションが
無く、実行部が空きであるため、Ｆ／Ｆ８６〜９１は未
点灯状態であり、優先制御タイミングであるため優先制
御を開始する。

【００４０】この時、プライオリティエンコーダ８５
ａ，ｃへの入力がＣＰＵトランザクション要求以外にあ
ったとしても、図１１（Ｂ）の真理値表に示すように、
ＣＰＵからのトランザクション実行要求は最優先でプラ
イオリティを取られるために、Ｆ／Ｆ８６ａ，ｃを点灯
（図１３のＴ１タイミング）させ、ＣＰＵからのトラン
ザクションの実行中となったことを表示すると共に、実
行指示を実行部へ信号線４７ａ，ｃによって通知する。

【００４１】また実行部１０ａ，ｃにおいては、信号線
４７ａ，ｃによってＣＰＵからのトランザクションを実
行する様通知されると、セレクタ９６ａ，ｃによって信
号線１２０を介し、ＣＰＵトランザクション受付け部３
より供給されたトランザクション要素を選択し、またＤ
ＧＵリソース１１へのアクセス有効を示すＶビットをエ
ンコーダ９７ａ，ｃにて生成し、信号線４４を介してＤ
ＧＵリソース１１へトランザクションを送出する。

【００４２】ＤＧＵリソース１１では信号線４４にてト
ランザクション要素を受取ると、トランザクション要素
中のコマンド部から実行要求の内容（コマンドフォーマ
ットは図１２（Ａ）参照）を解読しリードであれば、ト
ランザクション要素中のアドレス部で指定されたアドレ
スのデータを読出し、ライトであればアドレス部で指定
されたアドレスへトランザクション要素中のデータ部を
ライトし実行終了を信号線４３にて送出する。本説明で
は、トランザクションがリードであったものとして説明
を続ける。

【００４３】ＤＧＵリソース１１ａ，ｃでは、信号線４
４ａ，ｃにてＴ１タイミングでトランザクション要素を
受取ると、コマンド部を解析し、コマンドがリードであ
ることを認識し、アドレス部で指定されたアドレスに格
納されたデータを読出し信号線４５ａ，ｃにてデータレ
スポンスのトランザクション要素を生成（コマンドの生
成及びリードデータ）して実行部へ返却する（次トラン
ザクション返却までホールド）と共に、終了を示すパル
ス信号を信号線４３ａ，ｃにて送出する。

【００４４】本説明では、要求からデータ返却までのタ
イミングを仮に４Ｔサイクルとし説明しているので、該
トランザクション要素確定タイミング及び終了パルス発
生タイミングはＴ４サイクルとなっている。

【００４５】ＤＧＵリソースでの読出し終了パルスによ
り、自系での実行終了を他系ＤＧＵへの通知部８ａ，ｃ
により他系へ終了を通知し、また実行部１０ａ，ｃでは
該通知によってＴ５にてＦ／Ｆ１０９ａ，ｃを、Ｔ６に
てＦ／Ｆ１１２ａ，ｃを夫々セットする。

【００４６】実行部１０では、他系との待ち合わせが必
要なＣＰＵトランザクションの場合は、信号線１０３に
よってＦ／Ｆ８６の出力を、ＤＧＰ（全系）からのＤＧ
Ｕリソースへのアクセスの場合Ｆ／Ｆ８７〜Ｆ／Ｆ８９
の論理和をとった出力を信号線１０４にて夫々ＡＮＤゲ
ート１０５，１０６に入力する。

【００４７】本ＤＧＵａ，ｃでは、本ケースがＣＰＵト
ランザクションであるため信号線１０３ａ，ｃの入力が
有効になっており、Ｔ６サイクル以降にＦ／Ｆ１１２
ａ，ｃは点灯しており、またａ系ではｃ系からの実行終
了通知がＴ５サイクルで実行部のＡＮＤゲート１１１ａ
にてＣＰＵからのトランザクション実行中フラグ８６ａ
と論理積をとり、信号線１１０ａにてＦ／Ｆ８５ｃを点
灯しａ系及びｂ系へ送出され、他系ＤＧＵ実行終了フラ
グ６ａ内の終了フラグ７３ａがＴ６タイミングで点灯
し、信号線４０ａにてＡＮＤゲート１０５へ入力され
る。

【００４８】ｃ系でも同様に、ａ系から実行終了通知が
Ｔ５サイクルでＦＦ８５ａにて送出され、他系ＤＧＵ実
行終了フラグ６ｃ内の終了フラグ７２ｃがＴ６タイミン
グで点灯し、信号線３９ｃにてＡＮＤゲート１０５へ入
力される。しかし、ｂ系のＤＧＵにおいては、ＣＰＵか
らのトランザクション実行は未だ終了されていないた
め、ａ系、ｃ系共にＡＮＤゲート１０５の出力は“１”
とならず、１系の終了待ち状態を維持する。

【００４９】ｂ系では、ａ系、ｃ系同様にＣＰＵからの
トランザクション受付けフラグ２ｂ（ＦＦ４９ｂ）が点
灯しトランザクションを受付けた後優先制御部９ｂへ実
行要求を行う。前述した様に本説明ではｂ系において
は、該タイミング（Ｔ０）では未だ自系ＤＧＰからのＤ
ＧＵアクセスのトランザクションが実行されているた
め、該ＤＧＰからのトランザクションの実行が終了し、
実行部１０ｂが空きとなるまでＣＰＵのトランザクショ
ンの実行は待たされることになる。

【００５０】次にｂ系ＤＧＵにおいてＤＧＰからのトラ
ンザクション（データライト）の実行がＴ２サイクルで
終了すると、ｂ系のＤＧＵリソース１１ｂは信号線４３
ｂを介して実行部１０ｂへ通知される。実行部１０ｂで
は、該通知によってＦ／Ｆ１０９ｂをＴ１サイクルで点
灯させるＴ３サイクルでは、Ｆ／Ｆ１１２ｂと信号線１
０４ｂの論理積によりＡＮＤゲート１０６ｂの出力が
“１”となり、ＯＲゲート１０７ｂの出力も“１”とな
る。

【００５１】本出力によりＴ４サイクルでは、Ｆ／Ｆ１
０９ｂが消え、信号線１０８を介して優先制御部９内の
Ｆ／Ｆ８９ｂがリセットされ、優先制御実行タイミング
となる。Ｔ４サイクルで優先制御タイミングとなると、
Ｔ５サイクルにて前述において待ち状態であったＣＰＵ
からのトランザクションの実行優先が取られＦ／Ｆ８６
ｂが点灯する。

【００５２】Ｆ／Ｆ８６ｂが点灯すると、実行部１０ｂ
においてａ系、ｃ系同様、ＣＰＵからのトランザクショ
ン要素がセレクタ９６ｂにて選択されＤＧＵリソース１
１ｂへ送られる。

【００５３】ＤＧＵリソース１１ｂではＴ８サイクルに
おいて、ａ系、ｃ系同様トランザクション要素を解析し
データを読出した後、レスポンストランザクション要素
を生成し信号線４５ｂを介して実行部１０ｂへ供給する
と共に、信号線４３ｂにて実行の終了をパルスにて通知
する。

【００５４】実行部１０ｂでは、Ｆ／Ｆ１０９ｂをＴ９
サイクルで点灯させると共にＦ／Ｆ８４ｂを点灯させ、
Ｔ１０サイクルでＦ／Ｆ１１２ｂ及びａ系の７２ａ及び
ｃ系の７３ｃを点灯させる。

【００５５】以上の動作により全ての系はＴ１０サイク
ルにて同期が取られ、実行部１０ａ〜ｃのＡＮＤゲート
１０５ａ〜ｃの出力は“１”となり、信号線３１及び信
号線１０８は“１”となる。この信号によって優先制御
部９内のＦ／Ｆ８６ａ〜ｃはリセットされ実行部は空き
状態となり、またＣＰＵからのトランザクション受付け
フラグ４９ａ〜ｃは“０”となりビジーが解除され、次
のＣＰＵからのトランザクションの同期受付けを可能と
する。

【００５６】またＣＰＵへのデータレスポンスのために
トランザクション送出部４ａ〜ｃではバス獲得要求フラ
グ６０ａ〜ｃが点灯しバス獲得要求を行い、バスが獲得
されると、バス使用許可が信号線１７ａ〜ｃにより通知
されＦ／Ｆ６１がリセットされる。またトランザクショ
ン要素は出力実行部１０ａ〜ｃのセレクタ９９ａ〜ｃに
て選択されレジスタ５９ａ〜ｃに確定しており、また有
効フラグＦ／Ｆ５８ａ〜ｃも確定しているため、該バス
使用許可により３系同期して信号線１４，１５が有効と
なりバスへ出力されると共に、次タイミングＴ１４にて
Ｆ／Ｆ５８，６０はリセットされる。

【００５７】以上の動作によって、ＣＰＵからのトラン
ザクションを３系同期して受付け、たとえＤＧＵ内での
実行開始が非同期であっても、全系の終了を監視し、待
ち合わせを行い３系同期して終了せしめることで、非同
期のＤＧＵの動作を対ＣＰＵについては常に同期させる
ことが可能となる。

【００５８】

【発明の効果】叙上の如く、本発明によれば、複数系の
同期動作のＣＰＵから非同期動作のＤＧＵ内へのリソー
スへのトランザクションの実行時に、ＣＰＵからのトラ
ンザクションを同期して受付け、このトランザクション
の実行終了が全ての系のＤＧＵにて検出されたときに初
めて次のＣＰＵからのトランザクションを受付け可能状
態とすることにより、各系のＤＧＵでのＣＰＵトランザ
クションの実行開始や終了が個々に非同期であっても、
ＣＰＵに対しては常に複数系ＤＧＵが同期動作している
様に見えるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のＣＰＵトランザクション受付けフラグ部
２の例を示す図である。

【図３】図１のＣＰＵトランザクション受付け部３の例
を示す図である。

【図４】図１のＣＰＵへのトランザクション送出部４の
例を示す図である。

【図５】図１の他系ＤＧＵトランザクション受付け部５
の例を示す図である。

【図６】図１の他系ＤＧＵ実行終了フラグ部６の例を示
す図である。

【図７】図１の他系ＤＧＵへのトランザクション実行指
示ポート７の例を示す図である。

【図８】図１の他系ＤＧＵへのＣＰＵトランザクション
実行終了通知部８の例を示す図である。

【図９】図１の実行優先制御部９の例を示す図である。

【図１０】（Ａ）はＤＧＰ１２からのＤＧＵリソースア
クセス内容を示し、（Ｂ）は実行優先制御部９の優先制
御の真理値表を示す図である。

【図１１】図１の実行部１０の例を示す図である。

【図１２】（Ａ）はトランザクション要素のフォーマッ
トを示し、（Ｂ）はコマンドＣＯＭＭの例を示す図であ
る。

【図１３】本発明の実施例の動作を示すタイムチャート
である。

【図１４】フォールトトレラント機能を有するコンピュ
ータシステムの概略ブロック図である。

【符号の説明】

１バス２ＣＰＵトランザクション受付けフラグ部３ＣＰＵトランザクション受付け部４ＣＰＵへのトランザクション送出部５他系ＤＧＵトランザクション受付け部６他系ＤＧＵ実行終了フラグ部７他系ＤＧＵへのトランザクション実行指示ポート８他系ＤＧＵへのＣＰＵトランザクション実行終了通
知部９優先制御部９−１実行状態表示フラグ１０実行部１１ＤＧＵリソース１２ＤＧＰ

Claims

【特許請求の範囲】

【請求項１】冗長構成とされ互いに同期動作をなす複
数系の情報処理サブシステムと、これ等複数系の情報処
理サブシステムに対応して設けられ対応情報処理サブシ
ステムの診断処理をなす複数系の診断処理装置とを含む
情報処理装置における診断処理装置の同期システムであ
って、前記診断処理装置の各々は、前記情報処理サブシステム
から前記診断処理装置へのトランザクション要求に応答
してこのトランザクションの実行終了までの間トランザ
クションの受付中であることを示す受付フラグを表示す
る表示手段と、このトランザクションを実行制御する実行制御手段と、前記実行制御手段による前記トランザクションの実行終
了に応答して他系の診断処理装置へ終了通知をなす通知
手段と、他系の診断処理装置の前記通知手段による終了通知によ
り自系を含む全ての診断処理装置のトランザクションの
実行終了が検出されたとき、前記表示手段をリセットせ
しめて、次の前記情報処理サブシステムからのトランザ
クションの受付を可能とする制御手段と、を含むことを特徴とする診断処理装置の同期システム。
【請求項２】実行制御手段は、前記情報処理サブシス
テムからのトランザクション要求と自系の診断処理装置
のトランザクション要求や他系の診断処理装置からのト
ランザクション要求との競合時に、前記情報処理サブシ
ステムからのトランザクション要求を最優先処理するよ
う予め設定された優先制御手段を有することを特徴とす
る請求項１記載の診断処理装置の同期シテム。
【請求項３】前記診断処理装置の各々は、前記情報処
理サブシステムからの前記トランザクションが前記診断
処理装置内のリソースの読出しの場合、自系を含む全て
の診断処理装置のトランザクションの実行終了の検出に
応答して当該リソースの読出しデータを前記情報処理サ
ブシステムへ同期して送出する送出手段を更に含むこと
を特徴とする請求項１または２記載の診断処理装置の同
期システム。