JPH08263435A - 装置間データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】データの送出を指示する信号を２つ設けて交互
に送出して受入側の装置のデータ転送受け取りタイミン
グを短縮し、時分割による高効率なデータ転送を実現す
る。 【構成】データは送出側の装置１０１からの信号１５８
によって、受入側の装置１０２内のレジスタ１３１にセ
ットし、データの受け渡しを指示する信号１５６および
１５７を交互に受入側の装置１０２で、クロックに同期
さて、データの受け取りを指示する信号１６８を生成す
る。装置１０２では、同期化した信号１６８によって、
レジスタ１３１からレジスタ１３３にデータの取り込み
を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周波数差を有するクロッ
クでそれぞれ非同期に動作する装置間を接続してデータ
転送する装置間データ転送回路に関し、特に時分割でデ
ータ転送を高効率で行う装置間データ転送回路に関す
る。

【０００２】

【従来の技術】従来、周波数に差があるクロック信号に
よって動作する装置間のデータ転送する場合、データを
受け取る側の装置において、並列にデータ転送される全
てのビットについて自身のクロックによって、自身のレ
ジスタにデータを取り込んでいた。従来の装置間データ
転送回路を例示する図７を参照すると、データ転送の送
出側の装置３０１のレジスタ３１１の信号３４１を受入
側の装置３０２のレジスタ３２１に入力し、装置３０２
のクロックによって取り込まれる。また、装置３０１
は、レジスタ３１２から信号３４２を送り、装置３０２
の信号３４７をレジスタ３２５の出力の前端部とクロッ
クとに同期して生成し、レジスタ３２１の出力データ３
４３をクロックでシフトしたレジスタ３２２の出力を信
号３４７でゲートしてレジスタ３２３に取り込み、装置
３０１から装置３０２へのデータ転送する。

【０００３】この従来例の動作を示す図８を参照して説
明すると、装置３０１から装置３０２へデータを転送す
る場合について説明する。装置３０１のクロックと装置
３０２のクロックはそれぞれ独立で周波数差があるとす
る。装置３０１の中のレジスタ３１１，３１２は、装置
３０１のクロックで動作し、装置３０２の中の各種レジ
スタ３２１〜３２６の自身のクロックで動作する。装置
３０１の第１クロックサイクルで転送するデータである
データＤ３１をレジスタ３１１にセットし、装置３０２
とのデータ受渡しを確実にするため２クロックサイクル
間保持する。同時に装置３０１の第１クロックサイクル
においてデータ送出を示す信号をレジスタ３１２にセッ
トし、第１，第２クロックサイクル間保持する。次の転
送データであるデータＤ３２を２クロックサイクルの間
隔を空けて、装置３０１の第５クロックサイクルでレジ
スタ３１１にセットし、２クロックサイクル間保持す
る。同時に第５クロックサイクルでレジスタ３１２にセ
ットし、２クロックサイクル間保持する。

【０００４】装置３０２で第１あるいは第２クロックサ
イクルでデータＤ３１の信号３４１がレジスタ３２１に
セットされる。これの出力が装置３０２の第２あるいは
第３クロックサイクルでレジスタ３２２にセットされ
る。レジスタ３２５は、第３あるいは第４クロックサイ
クルでレジスタ３２２の出力信号をシフトする。レジス
タ３２６は第４あるいは第５クロックサイクルでセット
される。レジスタ３２５とレジスタ３２６の出力から、
インバータ３３３とＡＮＤ回路３３２によって信号３４
１の前端部を検出した信号である信号３４７が生成さ
れ、信号３４７はクロックに同期した信号であり、レジ
スタ３２２にセットされたデータが確実に送出側から受
入側に受け渡された有効なデータであることを示す。装
置３０２の第３クロックサイクルにおいて、信号３４７
によってレジスタ３２２の出力をレジスタ３２３にセッ
トする。

【０００５】以上の動作により、装置３０１のレジスタ
３１１にセットされたデータＤ３１が、装置３０２のレ
ジスタ３２３に確実にセットされる。図８のタイムチャ
ートでは、連続してデータ転送を行った場合を示してい
る。上述の従来技術では、データ中のビット数に同じピ
ン数と信号線が必要であり、かつ送出側と受入側でデー
タ転送を確実に行うため、データを２サイクル間保持す
るので、４サイクルに１ブロックのデータ転送になる。

【０００６】

【発明が解決しようとする課題】従来、周波数差がある
クロック信号によって動作する２つの装置間のデータを
並列転送する場合、データを受入れる側の装置は、デー
タの全てのビットについて自身のクロックでデータを受
け取っていた。この方法ではデータのビット数が多い場
合、並列化のハードウェアが増えてしまい、データのビ
ット数に同じピン数と信号線が必要である。また、受入
側の装置で確実にデータが受け渡されるように、送出側
の装置でデータ出力を一定時間保持し、かつ受入側でも
回路動作を確実にするため、信号をレジスタに一旦取り
込んでシフトする。そのため、データの転送の間隔を縮
めることができず時分割転送の効率を低下させる。

【０００７】

【課題を解決するための手段】この発明の目的は、デー
タ受け渡しを確実にする信号の長さおよびタイミングを
上述の従来例に同じくして、データの送出を指示する信
号を２つ設けて交互に送出し、受入側の装置のデータ転
送受け取りタイミングを短縮し、データ自体は、送信側
の装置のタイミングを指定する信号によって受入側の装
置内のレジスタにセットする。データ転送の時分割化
と、それによる装置間入出力のピン数および線数を減少
させて、高効率なデータ転送を実現する。

【０００８】そのため、この発明の第１の装置（１０
１）を駆動するクロックと第２の装置（１０２）を駆動
するクロックとがそれぞれ異なる周波数をもち、前記第
１の装置（１０１）および前記第２の装置（１０２）そ
れぞれが前記クロックによって非同期に動作していると
き、前記第１の装置（１０１）から前記第２の装置（１
０２）に対して、データを並列にデータ転送する装置間
データ転送回路において、前記第１の装置（１０１）
は、自身から前記第２の装置（１０２）に対してデータ
を出力するレジスタ（１１３）と、前記第２の装置（１
０２）のレジスタ（１３１）に前記データを入力するタ
イミングの通知を出力するレジスタ（１１１）と、前記
データの奇数番目のデータ送出を前記第２の装置（１０
２）に通知する信号（１５６）を出力するレジスタ１１
５と、前記データの偶数番目のデータ送出を前記第２の
装置（１０２）に通知する信号（１５７）を出力するレ
ジスタ１１６と、を具備し、前記第２の装置（１０２）
は、前記タイミングの通知によって前記データをセット
するレジスタ（１３１）と、前記奇数番目のデータ送出
の通知を自身のクロックのタイミングでセットするレジ
スタ（１３４）と、前記偶数番目の送出の通知を自身の
クロックのタイミングでセットするレジスタ（１３７）
と、前記レジスタ（１３４）の出力信号の前端部と自身
のクロックに同期した信号（１４８）を生成する同期信
号生成回路（１７０）と、前記レジスタ（１３７）の出
力信号の前端部と自身のクロックに同期した信号（１４
９）を生成する同期信号生成回路（１７１）と、前記奇
数番目のデータ送出に対応する前記信号（１４８）と前
記偶数番目のデータ送出に対応する前記信号（１４９）
とを論理和した信号（１６８）によって、前記レジスタ
（１３１）の出力データをゲートして入力するレジスタ
（１３３）と、を具備することを特徴とする。

【０００９】

【実施例】この発明を図面によって説明する。

【００１０】この発明の第１の実施例の構成を示す図１
を参照すると、装置１０１は、自身のクロックを装置１
０２に送出するタイミングを通知する信号のレジスタ１
１１と、データ転送するデータを保持するレジスタ１１
３と、データ転送を通知するレジスタ１１５およびレジ
スタ１１６とを有する。装置１０２は、レジスタ１１１
の出力である信号１５１が遅延線１０３によって、遅延
させられた入力の信号１５８と、レジスタ１１３の出力
である信号１５３を信号１５８によって取り込むレジス
タ１３１と、データの送出を示す信号１５６および信号
１５７を装置１０２自身のクロックでそれぞれ受け取る
レジスタ１３４およびレジスタ１３７と、回路動作を確
実にするため信号１６２と信号１６５をシフトするレジ
スタ１３５およびレジスタ１３８と、信号１６３および
信号１６６とそれの前端部を装置１０２自身のクロック
に同期して生成する同期信号生成回路１７０および同期
信号生成回路１７１と、該回路１７０および回路１７１
の出力を論理和して得られる信号１６８によって、レジ
スタ１３４の出力を取り込むレジスタ１３３と、を有す
る。

【００１１】この第１の実施例のデータ転送動作のタイ
ムチャートを示す図２を参照し、２回続けてデータ転送
する場合を説明する。装置１０１の第１クロックで第１
のデータＤ１１を送出し、第２クロックで第１のデータ
Ｄ１１の送出を終了し、第３クロックで第２のデータＤ
１３を送出し、第４クロックで第２のデータＤ１３の送
出を終了するとき、データＤ１１およびデータＤ１３は
装置１０１の信号１５１に遅延が付与された信号１５８
によって、レジスタ１３１にデータＤ１１およびデータ
Ｄ１３の順に受け取られる。装置１０１から装置１０２
にＤ１１およびＤ１３のデータ送出を通知する信号１５
６および信号１５７は、それぞれ装置１０２自身のクロ
ックによってレジスタ１３４およびレジスタ１３７に、
２クロックサイクルの間に取り込まれ、信号１６２およ
び信号１６５は、それぞれレジスタ１３５およびレジス
タ１３８に回路動作を確実にするためシフトする。信号
１６３および信号１６６の前端部を取り出し、同期信号
とする同期信号生成回路１７０および同期信号生成回路
１７１は、信号１６３および信号１６６の前端部分をク
ロックに同期して取り出し、第２クロックの信号１４８
および第４クロックの信号１４９をそれぞれ生成する。
信号１４８および１４９によって、データＤ１１および
データＤ１３がレジスタ１３３に受け取られる。第１の
実施例によれば、装置１０１から装置１０２へのデータ
転送が、送出側の２クロックで１ブロック転送のデータ
が受入側においても２クロックで１ブロック転送のデー
タ転送速度で受け取られる。 この発明の第２の実施例
であるデータ長を半分に分けて時分割で非同期のデータ
転送を実現する回路のブロックを図３に示す。図３の回
路を用いたデータ転送のタイムチャートを示す図４を参
照し、第２の実施例を説明する。装置１０１と装置１０
２のクロックは、それぞれ独立で周波数差をもつ。装置
１０１の中の各レジスタ１１１〜１１６は、装置１０１
自身のクロックで動作し、装置１０２の中のレジスタ１
３１〜１３９は装置１０２自身のクロックで動作する。
遅延線１０３および１０４は、装置１０１および１０２
の外部に設けた場合を示し、装置１０１からの信号１５
１および信号１５２は、それぞれ遅延線１０３および１
０４によって一周期以内の遅延を与えられて装置１０２
へ入力する。転送するデータ長のビット数は３２ビット
で、この場合にはレジスタ１１３，１１４，１３１，１
３２ならびにセレクタ１２１および信号１５５は１６ビ
ットで、レジスタ１３３は１６ビットの一組とし、１６
ビットづつのデータ転送を実施するため、セレクタ１２
１、レジスタ１３１、レジスタ１３２、同期信号用ゲー
トのＡＮＤ回路１４１，１４２が付加される。図４を参
照して第２の実施例の動作を説明する。装置１０１の第
１のクロックサイクルにおいて、転送データの前半であ
るデータＤ１１をレジスタ１１３にセットし、セレクタ
１２１でレジスタ１１３の出力を選択し、同時にレジス
タ１１１にタイミングを通知する信号１５１をセットす
る。レジスタ１１１の出力は遅延線１０３を通り、レジ
スタ１３１にクロック信号１５８として入力する。レジ
スタ１３１には、レジスタ１１３の出力であるデータＤ
１１がセットされる。次に、装置１０１の第２クロック
サイクルでレジスタ１１１をリセットし、転送データの
後半であるデータＤ１２をレジスタ１１４にセットし、
レジスタ１１２にＤ１２の送出のタイミングを通知する
信号１５２をセットする。セレクタ１２１はレジスタ１
１４の出力を選択する。レジスタ１１２の出力は遅延線
１０４を通り、レジスタ１３２にクロック信号１５９と
して入力する。レジスタ１３２にはレジスタ１１４の出
力であるデータＤ１２がセットされる。装置１０１の第
３クロックサイクルにおいて、レジスタ１１２をリセッ
トする。以上の動作により、レジスタ１１３のデータＤ
１１がレジスタ１３１に、レジスタ１１４のデータＤ１
２がレジスタ１３２にそれぞれ受け取られる。 次に、
レジスタ１３１および１３２の受け渡しを指示するクロ
ックに同期した信号１６８について説明する。データ送
出の信号１５６および信号１５７は、装置１０２に確実
に受け取られるように、レジスタ１１５および１１６に
おいて一定のクロックサイクルの間保持する。第２の実
施例では装置１０１と装置１０２が略同じ周波数である
ので２クロックサイクル間保持する。装置１０１の第１
クロックサイクルにおいて、レジスタ１１５に信号１５
６をセットし、２クロックサイクル間保持した後にリセ
ットする。受入側の装置１０２のレジスタ１３４には、
装置１０２の第１あるいは第２クロックサイクルにおい
て信号１５６がセットされる。これを受けるレジスタ１
３５には、装置１０２の第２あるいは第３クロックサイ
クルで信号１６２がセットされる。レジスタ１３６には
装置１０２の第３あるいは第４クロックサイクルにおい
て信号１６３がセットされる。レジスタ１３５とレジス
タ１３６の出力から、インバータ１４６とＡＮＤ回路１
４３によって、信号１６３の前端部を検出する。装置１
０２の信号１６８の生成には、信号１５６と信号１５７
を交互に使用する。レジスタ１１６の出力の信号１５７
に基づく信号１６６は、レジスタ１１５の出力の信号１
５６と同様に、インバータ１４７とＡＮＤ回路１４４に
よって前端部が検出される。ＡＮＤ回路１４３および１
４４で検出された信号はＯＲ回路１４５によって論理和
がとられ、信号１６８となる。クロックに同期した信号
１６８によって、レジスタ１３１のデータＤ１１とレジ
スタ１３２のデータＤ１２とがレジスタ１３３に取り込
まれる。レジスタ１３３には、装置１０２の第３クロッ
クサイクルにおいて、データＤ１１である信号１６０お
よびデータＤ１２である信号１６１がセットされる。

【００１２】以上の第２の実施例の動作により、装置１
０１自身のクロックで動作するレジスタ１１３およびレ
ジスタ１１４のデータＤ１１およびデータＤ１２が、装
置１０２自身のクロックで動作するレジスタ１３３にセ
ットされる。図４のタイムチャートでは、連続してデー
タＤ１３およびデータＤ１４のデータ転送を実施する場
合を示している。第２の実施例によれば、装置１０１の
１ブロック１サイクルのデータ転送を、装置１０２で２
ブロックを２サイクルで受け取れる。

【００１３】次に例示する第３の実施例では、装置２０
１から異なる周波数のクロックで動作する装置２０２へ
データ転送する場合について、装置２０１のクロック周
波数より装置２０２のクロック周波数は１．５倍遅く、
またデータ長の１６ビットを８ビットづつ、２回に分け
てデータ転送するとして、第３の実施例を図５の構成と
図６のタイムチャートを参照し、説明する。

【００１４】装置２０１は、レジスタ２１３およびレジ
スタ２１４のビット幅は８ビットとし、セレクタ２２１
によって８ビットづつ選択されて、信号２７５を送出す
る。信号２７１，信号２７２の機能およびタイミング
は、第２の実施例と同じである。装置２０２は、装置２
０１からの１回目のデータ転送のＤ２１およびＤ２２を
取り込むため、Ｄ２１をレジスタ２３２に、Ｄ２２をレ
ジスタ２３４に、それぞれ８ビットづつに分けて取り込
む。２回目のデータ転送を取り込むため、レジスタ２３
２をレジスタ２３３に、レジスタ２３４をレジスタ２３
５に、それぞれ切替える。選択信号生成回路３０３は、
該切替えの選択信号２８２，２８３を、信号２７９とレ
ジスタ２３１によって生成し、レジスタ２３２とレジス
タ２３４ならびにレジスタ２３３とレジスタ２３５をそ
れぞれ切替える。該切替えの信号２８０は、信号２９６
によって生成され、セレクタ２６１とセレクタ２６２を
それぞれ切替える。信号２９６は、装置２０１から送出
される信号２７６および信号２７７と、装置２０２自身
のクロックによって第２の実施例と同じくして生成され
る。遅延線２０３および２０４は、装置２０１および装
置２０２の外部に設けられる。装置２０１からの信号２
７１および２７２は、それぞれ遅延線２０３および２０
４によって一周期以内のタイミングの遅延を付与させら
れた後、装置２０２へ入力する。

【００１５】第３の実施例の動作を図６のタイムチャー
トを参照し、説明する。

【００１６】装置２０１の第１クロックサイクルにおい
て、転送データの前半であるデータＤ２１をレジスタ２
１３にセットし、セレクタ２２１でレジスタ２１３の出
力を選択し、同時にレジスタ２１１にデータ送出のタイ
ミングを通知する信号２７１をセットする。レジスタ２
１１の出力は、遅延線２０３を通り、レジスタ２３２お
よび２３３にクロック信号２７８として入力する。レジ
スタ２３２には、レジスタ３１３の出力であるデータＤ
２１がセットされる。次に、装置２０１の第２クロック
サイクルでレジスタ２１１をリセットし、転送データの
後半であるデータＤ２２をレジスタ２１４にセットし、
レジスタ２１２にデータ送出のタイミングを通知する信
号２７２をセットする。セレクタ２２１はレジスタ２１
４の出力を選択する。レジスタ２１２の出力は、遅延線
２０４を通り、レジスタ２３４，２３５および２３１に
クロック信号として入力する。レジスタ２３４には、レ
ジスタ２１４の出力であるデータＤ２２がセットされ
る。レジスタ２３１には、レジスタ２３１自身の出力信
号２８１がインバータ２５２で反転されてセットされ
る。装置２０１の第３クロックサイクルにおいて、レジ
スタ２１２はリセットされる。以上の動作により、レジ
スタ２１３および２１４のデータがレジスタ２３２およ
びレジスタ２３４にセットされる。

【００１７】次に、レジスタ２３２〜２３５からレジス
タ２３７にデータの取り込みを指示する信号２９６の生
成を説明する。信号２７６および信号２７７は、装置２
０２で確実に受け取れるように、レジスタ２１５および
２１６において一定のクロックサイクルの間保持する。
第３の実施例では、装置２０２のクロックサイクルが装
置２０１のクロックサイクルの１．５倍であるので、２
クロックサイクル間保持する。装置２０１の第１クロッ
クサイクルにおいて、レジスタ２１５にデータ送出の信
号２７６をセットし、２クロックサイクル間保持した
後、リセットする。装置２０２のレジスタ２３８は、装
置２０２の第１あるいは第２クロックサイクルで信号２
７６がセットされる。これを受けるレジスタ２３９は、
第２あるいは第３クロックサイクルでセットされる。レ
ジスタ２４０は第３あるいは第４クロックサイクルでセ
ットされる。レジスタ２３９とレジスタ２４０に直列す
るインバータ２５３の出力とをＡＮＤ回路２５７によっ
て、信号２８７の前端部を検出する。装置２０２で装置
２０１からのデータ転送の送出を検出し、自身のクロッ
クに同期させるための信号２９６には、信号２７６と信
号２７７を交互に使用する。レジスタ２１６の信号２７
７は、レジスタ２１５の信号２７６と同様に処理され、
インバータ２５４とＡＮＤ回路２５８によって、信号２
９０の前端部が検出される。ＡＮＤ回路２５７および２
５８で検出された信号は、ＯＲ回路２５９によって論理
和がとられ、信号２９６となる。信号２９６はクロック
に同期し、セレクタ２６１およびセレクタ２６２の出力
である信号２８４および２８５をゲートする。セレクタ
２６３の出力は、信号２９６が“０”の場合はレジスタ
２３６の出力となり、信号２９６が“１”の場合はイン
バータ２５１の出力となる。レジスタ２３６にはセレク
タ２６３の出力がセットされる。レジスタ２３７には、
装置２０２の第３クロックサイクルにおいて、データＤ
２１である信号２８４およびデータＤ２２である信号２
８５が信号２９６によってセットされる。以上の動作に
より、装置２０１自身のレジスタ２１３および２１４に
セットしたデータＤ２１およびデータＤ２２が、装置２
０２自身のクロックで動作するレジスタ２３７にセット
され、データ転送が実施される。

【００１８】図６に例示するタイムチャートでは、連続
してデータ転送を行った場合を示している。装置２０１
の第３クロックサイクルにおいて、２回目の転送データ
の前半部であるデータＤ２３をレジスタ２１３にセット
し、セレクタ２２１でレジスタ２１３の出力を選択し、
同時にレジスタ２１１にデータ送出のタイミングを信号
２７１をセットする。レジスタ２１１の出力の信号２７
１は遅延線２０３を通り、レジスタ２３２および２３３
にクロック信号２７８として入力する。レジスタ２３３
には、レジスタ２１３の出力であるデータＤ２３がセッ
トされる。次に、装置２０１の第４クロックサイクルで
レジスタ２１１をリセットし、２回目の転送データの後
半であるデータＤ２４をレジスタ２１４にセットし、レ
ジスタ２１２にデータ送出のタイミングの信号２７２を
セットする。セレクタ２１１はレジスタ２１４の出力を
選択する。レジスタ２１２の出力の信号２７２は遅延線
２０４を通り、レジスタ２３４，２３５および２３１に
クロック信号２７９として入力する。レジスタ２３５に
はレジスタ２１４の出力であるデータＤ２４が取り込ま
れる。レジスタ２３１にはレジスタ２３１自身の出力信
号２８１がインバータ２５２で反転されてセットされ
る。装置２０１の第５クロックサイクルにおいて、レジ
スタ２１２をリセットする。以上の動作によって、レジ
スタ２１３および２１４のデータＤ２３およびＤ２４が
レジスタ２３３およびレジスタ２３５にそれぞれセット
される。装置２０１の第３クロックサイクルでセットさ
れた信号２７７は、レジスタ２４１に装置２０２の第３
クロックサイクルでセットされる。これを受けるレジス
タ２４２は、装置２０２の第４クロックサイクルにおい
てセットされる。レジスタ２４３は装置２０２の第５ク
ロックサイクルでセットされる。レジスタ２４２とレジ
スタ２４３の出力から、インバータ２５４とＡＮＤ回路
２５８によって、信号２８９の前端部の信号を検出す
る。レジスタ２３７には、装置２０２の第５クロックサ
イクルにおいて、データＤ２３である信号２８４および
データＤ２４である信号２８５がそれぞれセットされ
る。

【００１９】

【発明の効果】以上の説明によれば、この発明ではデー
タ送出側の装置からクロック周波数の異なるデータ受入
側の装置にデータ転送するとき、データ長の全てのビッ
ト幅について一括してクロックに同期させる必要がな
い。また、この発明によれば、時分割にデータを分けて
データ転送するため、データの入出力ピン数を少なくで
きる。さらに、この発明によれば、データの送出を指示
する信号を２ビット分設けることによって送出のタイミ
ングを縮めて、データを時分割による高効率なデータ転
送を実現できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示すブロック図であ
る。

【図２】第１の実施例の動作を示すタイムチャートであ
る。

【図３】この発明の第２の実施例を示すブロック図であ
る。

【図４】第２の実施例の動作を示すタイムチャートであ
る。

【図５】第３の実施例のブロック図である。

【図６】第３の実施例の動作を示すタイムチャートであ
る。

【図７】従来の非同期データ転送を例示するブロック図
である。

【図８】図７の非同期データ転送の動作を例示するタイ
ムチャートである。

【符号の説明】

１０１，１０２ 装置 １１１〜１１６，１３１〜１３９，２１１〜２１６，２
３１〜２４３，３１１，３１２，３２１〜３２６ レ
ジスタ １０３，１０４，２０３，２０４ 遅延線 １２１，２２１，２６１，２６２ セレクタ １４１〜１４４，２５４〜２５８， ＡＮＤ回路 １４５，２５９ ＯＲ回路 １４６〜２４７，２５１〜２４４，３３３ インバー
タ １７０，１７１ 同期信号生成回路 ２０１，２０２ 装置 ２６０ デコーダ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の装置（１０１）を駆動するクロッ
   クと第２の装置（１０２）を駆動するクロックとがそれ
   ぞれ異なる周波数をもち、前記第１の装置（１０１）お
   よび前記第２の装置（１０２）それぞれが前記クロック
   によって非同期に動作しているとき、前記第１の装置
   （１０１）から前記第２の装置（１０２）に対して、デ
   ータを並列にデータ転送する装置間データ転送回路にお
   いて、 前記第１の装置（１０１）は、 自身から前記第２の装置（１０２）に対してデータを出
   力するレジスタ（１１３）と、 前記第２の装置（１０２）のレジスタ（１３１）に前記
   データを入力するタイミングの通知を出力するレジスタ
   （１１１）と、 前記データの奇数番目のデータ送出を前記第２の装置
   （１０２）に通知する信号（１５６）を出力するレジス
   タ１１５と、 前記データの偶数番目のデータ送出を前記第２の装置
   （１０２）に通知する信号（１５７）を出力するレジス
   タ１１６と、を具備し、 前記第２の装置（１０２）は、 前記タイミングの通知によって前記データをセットする
   レジスタ（１３１）と、 前記奇数番目のデータ送出の
   通知を自身のクロックのタイミングでセットするレジス
   タ（１３４）と、 前記偶数番目の送出の通知を自身のクロックのタイミン
   グでセットするレジスタ（１３７）と、 前記レジスタ（１３４）の出力信号の前端部と自身のク
   ロックに同期した信号（１４８）を生成する同期信号生
   成回路（１７０）と、 前記レジスタ（１３７）の出力信号の前端部と自身のク
   ロックに同期した信号（１４９）を生成する同期信号生
   成回路（１７１）と、 前記奇数番目のデータ送出に対応する前記信号（１４
   ８）と前記偶数番目のデータ送出に対応する前記信号
   （１４９）とを論理和した信号（１６８）によって、前
   記レジスタ（１３１）の出力データをゲートして入力す
   るレジスタ（１３３）と、 を具備することを特徴とする装置間データ転送回路。
2. 【請求項２】 前記タイミングの通知は、 前記装置（１０１）自身のクロックに対して１サイクル
   以内の時間遅れを付与する遅延線（１０３）を通して前
   記装置（１０２）に送付されることを特徴とする請求項
   １記載の装置間データ転送回路。
3. 【請求項３】 前記データ送出を通知する信号（１５６
   および１５７）は、 前記装置（１０２）のクロックの少なくとも１サイクル
   以上の長さをもつことを特徴とする請求項１記載の装置
   間データ転送回路。
4. 【請求項４】 前記同期信号生成回路（１７０および１
   ７１）は、 前記レジスタ（１３４および１３７）から出力する信号
   （１６２および１６５）をクロックによって受け入れる
   レジスタ（１３５および１３８）の出力信号と、前記出
   力信号をクロックによってシフトするレジスタ（１３６
   および１３９）に直列するインバータ（１４６および１
   ４７）の出力と、を論理積して、前記信号（１６２およ
   び１６５）の前端部に対応する信号（１４８および１４
   ９）を生成することを特徴とする請求項１記載の装置間
   データ転送回路。