JPH08264483A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
金属シリサイド層を、平滑かつ低シート抵抗に形成す
る。 【構成】 不純物拡散層6上の自然酸化膜を、高密度プ
ラズマエッチング装置により、低基板バイアスでソフト
エッチングする。この後、連続的に遷移金属層7を形成
し、熱処理を施すことにより、不純物拡散層6上に遷移
金属シリサイド層8を選択的に形成する。自然酸化膜除
去後、不純物拡散層表面を非晶質化してもよい。 【効果】 不純物拡散層6上の自然酸化膜は均一に除去
され、不純物拡散層表面に結晶欠陥等のダメージや面粗
れが発生することがない。このため、シリサイド化反応
において結晶粒の凝集がなく、平滑で低抵抗な遷移金属
シリサイド層8が形成できる。
Description
関し、さらに詳しくは、半導体基板の不純物拡散層上
に、自己整合的に遷移金属シリサイド層を形成する工程
に改良を加えた半導体装置の製造方法に関する。
性能化が進展するに伴い、MIS型トランジスタにおい
ては、ゲート電極幅もクォータミクロン以下に縮小され
つつある。かかる微細な素子構造においては、ゲート電
極幅と同時に、不純物拡散層の深さも縮小することがシ
ョートチャネル効果を低減し、ソース・ドレイン耐圧を
確保するために必須である。一例として、0.25μm
のゲート電極幅のMIS型トランジスタにおいては、不
純物拡散層の深さは0.08μm(80nm)程度以下
にシャロー化することが求められる。
・ドレイン領域のシート抵抗値が増大し、半導体デバイ
スの応答速度と動作限界周波数が低下する問題が発生す
る。MIS型トランジスタの動作限界周波数は、ゲート
遅延時間に反比例の関係にあるからである。この現象
は、特に高速動作を要求されるマイクロプロセッサでは
問題が大きい。
に選択的に低抵抗の遷移金属シリサイド層を形成する、
サリサイド(Salicide; Self alig
ned silicide)プロセスが提案されてい
る。その概要を図7および図8を参照して以下に説明す
る。
スを用いたMOSICの製造工程を示す概略断面図であ
る。まず図7(a)に示すように、シリコンからなる半
導体基板1に素子分離領域2を形成する。熱酸化膜の形
成および多結晶シリコン層を形成後パターニングし、ゲ
ート酸化膜3およびゲート電極4を形成し、さらに不純
物を浅くイオン注入する。
化シリコン層を厚く形成後、エッチバックし、ゲート電
極4の側面にサイドウォールスペーサ5を形成する。こ
の後再び不純物をイオン注入して活性化熱処理し、LD
D構造の不純物拡散層6を形成する。
i等の遷移金属層7を形成し、600℃程度の第1の熱
処理を施して不純物拡散層6上の遷移金属層7を固相拡
散により選択的にTiSix とする。この第1の熱処理
条件では、遷移金属層7は酸化シリコン系材料とは反応
しない。多結晶シリコンからなるゲート電極4の表面を
露出したまま遷移金属層7を形成した場合には、ゲート
電極4の上にもTiSix が形成される。ゲート電極4
上に酸化シリコン等のスペーサを形成しておけば、ゲー
ト電極4上にはTiSix は形成されない。
ア過水(NH3 とH2 O2 の混合水溶液)でウェットエ
ッチング除去し、不純物拡散層6上にTiSix を残
す。この後、800℃程度の第2の熱処理により、不純
物拡散層6上のTiSix をTiSi2 に変換し、遷移
金属シリサイド層8を形成する。この状態を図8(d)
に示す。同図では、ゲート電極4上にも遷移金属シリサ
イド層8が形成されている。
る。この後は常法により、図8(e)に示すように層間
絶縁膜9を形成し、不純物拡散層6に臨む接続孔10を
開口する。つぎにTi/TiON/Tiの積層構造層お
よびAl系金属層を形成し、パターニングして密着層兼
バリアメタル層11とAl層12を形成し、MOSIC
が完成する。
は、従来の同種MOSICに比較して、ソース・ドレイ
ン抵抗が1桁程度低下する利点を有する。しかしながら
近年の素子の微細化により、不純物拡散層6の露出面積
も微細化が進んでいる。かかる狭隘な不純物拡散層領域
にサリサイドプロセスを適用すると、遷移金属シリサイ
ドの結晶粒が凝集してその表面が粗面化し、この結果遷
移金属シリサイド層のシート抵抗の低減が望めない。
遷移金属シリサイド層の薄膜化も必要となる。この遷移
金属シリサイド層の薄膜化も結晶粒の凝集を進める方向
に働く。したがって、狭隘な不純物拡散層領域に、薄い
遷移金属シリサイド層を形成するに際しては、結晶粒の
凝集を防止し、平滑な表面を安定して得られるサリサイ
ドプロセスの開発が求められる。
因は、不純物拡散層表面に不可避的に存在する、不均一
な自然酸化膜がその一因と考えられている。遷移金属シ
リサイドのうち、最も低抵抗(抵抗率15μΩ・cm)
を有し、多用されるチタンシリサイドは、低温安定相で
あるC49結晶構造と、高温安定相であるC54結晶構
造の2種類が存在する。このうちC54結晶構造が低抵
抗で安定なTiSi2である。C49結晶構造は800
℃ないし900℃程度の熱処理でC54結晶構造に相変
換し、この際に粒界拡散を伴い再結晶化する。この段階
において体積収縮が起こり結晶粒の凝集が認められる
が、不純物拡散層上に不均一な自然酸化膜が残留してい
た場合には、この凝集が助長され、結果として遷移金属
シリサイド層の表面が粗面化するのである。
は希HF水溶液によるライトエッチングを施す。しかし
ながら、このウェット処理により微細な開口部分の自然
酸化膜を完全に除去することは、極めて困難であること
が、例えば第21回超LSIウルトラクリーンテクノロ
ジーシンポジウム講演予稿集、p156(1994)に
報告されている。
膜を完全が除去されたとしても、その後の乾燥処理の段
階で再び不均一な自然酸化膜が生成する。このように、
不純物拡散層表面の清浄化が不充分なまま遷移金属層を
形成し熱処理を行うと、シリサイド化反応が不均一に進
行する。この後第2の熱処理に際し、再結晶して安定化
しようとするため、シリサイドの凝集が発生するものと
考えられる。
る前処理として、Ti等のスパッタリング装置内で逆ス
パッタリングにより不純物拡散層表面を清浄化する方法
が、例えば、IEEE Transactions o
n Electron Devices 38−1,p
88(1991)に報告されている。これは、磁界を併
用することで1×1010/cm3 台のプラズマ密度を発
生しうる平行平板型スパッタリング装置により、Arガ
スを用いて逆スパッタリングするものである。このin
−situクリーニングによれば、不純物拡散層表面の
清浄化後、直ちに遷移金属層を形成することが可能であ
るので、遷移金属シリサイドの凝集の虞れはない。
然酸化膜を完全に除去するためには、Ar+ に1KV以
上の加速電圧を印加する必要がある。このためAr+ の
入射イオンエネルギにより不純物拡散層表面が粗面化
し、あるいは結晶欠陥等のダメージが発生し、その後の
シリサイド化反応が不均一進行し、このためシリサイド
層内の応力が高まり、剥離を生じる問題がある。またス
パッタエッチングの際に、ゲート電極・配線が長く張り
巡らされた部分を加速電圧の大きいイオン入射に曝すた
め、薄いゲート酸化膜のプラズマダメージが発生する。
のサリサイドプロセスの各種問題点を解決することをそ
の目的とする。すなわち本発明の課題は、遷移金属シリ
サイド層を形成すべき不純物拡散層等の表面を清浄化す
るにあたり、表面の自然酸化膜を完全に除去しうるとと
もに、浅い不純物拡散層表面が粗面化したり結晶欠陥が
入ることのない、クリーンで平滑な表面が得られる、半
導体装置の製造方法を提供することである。
金属シリサイド層の結晶粒が凝集することなく、平滑な
表面を有する低抵抗の遷移金属シリサイド層を形成し、
微細なデザインルールにもとづくMOSIC等の半導体
装置の高速動作、低動作電圧および低消費電力に寄与す
ることである。
造方法は、上述の課題を解決するために提案するもので
あり、半導体基板の少なくとも不純物拡散層上に、遷移
金属層を形成する工程、熱処理を施し不純物拡散層上に
自己整合的に遷移金属シリサイド層を形成する工程、不
純物拡散層上以外の遷移金属層を除去する工程を具備す
る半導体装置の製造方法であって、この遷移金属層を形
成する工程の前に、不純物拡散層上の自然酸化膜を、1
×1011/cm3 以上1×1014/cm3 未満のプラズ
マ密度が得られるプラズマエッチング装置により除去
し、連続的に前記遷移金属層を形成することを特徴とす
る、半導体装置の製造方法である。かかる高密度プラズ
マが得られるプラズマエッチング装置としては、例えば
基板バイアス印加型ECR(Electron Cyc
lotron Resonance)プラズマエッチン
グ装置、ICP(Inductively Coupl
ed Plasma)エッチング装置、TCP(Tra
nsformer Coupled Plasma)エ
ッチング装置そしてヘリコン波プラズマエッチング装置
等を例示することができる。これらのプラズマエッチン
グ装置は、1×1011/cm3 以上1×1014/cm3
未満の高密度プラズマを発生しうるので、高速のエッチ
ングを施すことが可能であると同時に、基板バイアスを
独立して制御しうるので、入射イオンエネルギを自由に
選択出来る利点がある。上記した各プラズマエッチング
装置についての技術的説明は、個々の技術報告等に詳述
されているので省略するが、総説としては月刊セミコン
ダクター・ワールド誌(プレスジャーナル社刊)199
2年10月号59ページに掲載されている。
る平行平板型プラズマエッチング装置は、プラズマ密度
として1×109 /cm3 台、磁界を併用するマグネト
ロンRIE装置にあっても1×1010/cm3 オーダー
のプラズマ密度であり、プラズマ密度やエッチングレー
トの点でやや難点がある。一方、プラズマ密度の上限に
ついては、エッチングガス圧とも密接な関連があり、本
発明で用いる高密度プラズマエッチング装置の主たる動
作圧力である10-1Pa台前後のガス圧力においては、
1×1014/cm3 のプラズマ密度はほぼ完全解離に近
い値である。
酸化膜を除去後、不純物拡散層表面を非晶質化し、連続
的に前記遷移金属層を形成してもよい。非晶質化の手段
としては、イオン注入も可能であるが、プラズマ密度を
更に高めたプラズマエッチングを短時間施してもよい。
この方法により、不純物拡散層の最表面を極く薄く非晶
質化することが可能である。
導体基板の少なくとも不純物拡散層上に、遷移金属層を
形成する工程、熱処理を施し不純物拡散層上に自己整合
的に遷移金属シリサイド層を形成する工程、不純物拡散
層上以外の遷移金属層を除去する工程を具備する半導体
装置の製造方法であって、この遷移金属層を形成する工
程の前に、前記不純物拡散層上の自然酸化膜を、前記半
導体基板面に対し斜めイオン入射が可能なプラズマエッ
チング装置により除去し、連続的に前記遷移金属層を形
成することを特徴とする、半導体装置の製造方法であ
る。斜めイオン入射の方法としては、基板ステージとプ
ラズマ発生源とを相対的に傾斜配置すればよい。この際
には、基板ステージあるいはプラズマ発生源のいずれか
一方を回転することにより、プラズマエッチングの均一
性が向上する。またこの場合には高密度プラズマエッチ
ング装置のみならず、通常の平行平板型プラズマエッチ
ング装置や、磁場を併用したマグネトロン平行平板型プ
ラズマエッチング装置であってもよい。
を除去後、不純物拡散層表面を非晶質化し、連続的に遷
移金属層を形成してもよい。本発明で言うところの遷移
金属は、周知の周期律表から明らかな金属元素群である
が、これらの中にはもちろんWやMo等の高融点金属も
含まれる。
を低イオンエネルギのプラズマエッチング装置を用いて
除去し、清浄化された不純物拡散層を大気に曝すことな
く、連続的に遷移金属層を形成してサリサイドプロセス
を施す点にある。
化膜を低イオンエネルギのプラズマエッチングにより完
全に除去するために、本発明においては1×1011/c
m3以上1×1014/cm3 未満のプラズマ密度が得ら
れるプラズマエッチング装置を採用し、さらに基板バイ
アス(Vdc)を低減したエッチング条件を採用した。低
Vdcのエッチング条件の採用により、半導体基板に入射
するイオンのエネルギもVdcに比例して低下するので、
不純物拡散層に結晶欠陥等のダメージや、面粗れが生じ
ることがない。しかも高密度プラズマ装置を用いること
で、低Vdc条件であってもエッチングレートが低下する
ことはない。高密度プラズマ装置の特徴として、均一な
プラズマによる処理ができるので、大面積の半導体基板
に対して均一なクリーニングが可能となる。
化膜を低イオンエネルギのプラズマエッチングにより完
全に除去するために、本発明においてはさらに半導体基
板面に対し斜めイオン入射が可能なプラズマエッチング
装置を採用した。この斜めイオン入射法により、半導体
基板表面に与える入射イオンエネルギは傾斜角度の余弦
に相当する値に弱められる。すなわち、半導体基板に対
し、イオンが垂直入射する場合の入射角度を0°、平行
に入射する場合の入射角度を90°と定義すると、角度
θ°だけ入射角度をを傾斜した場合のイオンエネルギ
は、垂直入射の場合のイオンエネルギにcosθを乗じ
た値に弱められる。したがって、不純物拡散層に結晶欠
陥等のダメージや、面粗れが生じることがない。
や面粗れを生じることなくその表面の自然酸化膜を均一
に除去し、この後直ちに遷移金属層を形成するので、シ
リサイド化反応が均一に進行する。この結果、形成され
る遷移金属シリサイド層は凝集することなく、その表面
は平滑であり、密着性も良好で低シート抵抗値を有す
る。
最表面を非晶質化しておけば、遷移金属とシリコンとの
固相反応が進行しやすく、しかも均一なシリサイド化が
進むので、平滑で密着性にすぐれた遷移金属シリサイド
層形成の効果が徹底される。
面を参照して説明する。なお従来技術の説明で参照した
図7および図8中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面をソフトエッチングして自然酸化膜を除去し、サリサ
イドプロセスを施した例であり、これを図1(a)〜
(c)および図2(d)〜(e)を参照して説明する。
形成する。このプロセスフローは従来例で説明した図7
(a)〜(b)までと同様であるので、重複する説明を
省略する。つぎに一例として下記条件により、不純物拡
散層6表面の自然酸化膜(図示せず)をソフトエッチン
グする。 Ar 10 sccm ガス圧力 0.06 Pa ICP電源パワー 1000 W RFバイアス電圧 100 V 基板温度 常温 本エッチング条件により、不純物拡散層6に結晶欠陥等
のダメージや粗面化を発生することなく、表面の自然酸
化膜が除去される。この状態を図1(a)に示す。
Fスパッタリング装置等により、Tiからなる遷移金属
層7を一例として下記条件により形成する。 Ar 100 sccm ガス圧力 0.47 Pa RF電源パワー 1000 W 基板温度 150 ℃ 遷移金属膜厚 30 nm この際に、ICPエッチング装置とRFスパッタリング
装置等がゲートバルブで連接され、半導体基板が大気に
触れることなく搬送可能な連続処理装置を用いることが
望ましい。
不純物拡散層6上の遷移金属を選択的にシリサイド化す
る。さらに素子分離領域2上等の未反応の遷移金属をア
ンモニア過水を用いてウェット除去する。この後、80
0℃の第2の熱処理により、不純物拡散層6上に安定な
TiSi2 からなる遷移金属シリサイド層8を形成す
る。この状態を図1(c)に示す。同図においては、ゲ
ート電極4上にも遷移金属シリサイド層8が形成されて
いる。
常法に準拠して層間絶縁膜と第1層金属配線層等を形成
する。このプロセスフローの一例を以下に示す。すなわ
ち、まずSiO2 からなる層間絶縁膜9を下記減圧CV
D条件により形成する。 TEOS 50 sccm O2 50 sccm ガス圧力 40 Pa 基板温度 150 ℃ 層間絶縁膜厚 600 nm つぎに不純物拡散層に臨む開口部を有するレジストマス
ク(図示せず)を形成し、下記条件によるRIEにより
接続孔10を開口する。この状態を図2(d)に示す。 C4 F8 50 sccm ガス圧力 2 Pa RF電源パワー 1200 W
め、まずTi/TiN積層構造の密着層兼バリアメタル
層11をスパッタリングおよび反応性スパッタリングに
より形成する。 Ti層形成条件: Ar 100 sccm ガス圧力 0.47 Pa RF電源パワー 8 KW 基板温度 150 ℃ 膜厚 10 nm TiN層形成条件: Ar 40 sccm N2 20 sccm ガス圧力 0.47 Pa RF電源パワー 5 KW 基板温度 150 ℃ 膜厚 70 nm つぎにブランケットCVDにより、W金属層を下記条件
により形成する。 WF6 75 sccm H2 500 sccm N2 300 sccm Ar 2200 sccm ガス圧力 1.1×104 Pa 基板温度 450 ℃ 膜厚 400 nm この後、密着層兼バリアメタル層11とW金属層を下記
RIE条件によりエッチバックしてWプラグ13を形成
する。 SF6 50 sccm ガス圧力 1.33 Pa RF電源パワー 150 W つぎにTi/Alの積層配線をスパッタリングにより形
成する。 Ti層形成条件: Ar 100 sccm ガス圧力 0.47 Pa RF電源パワー 4 KW 基板温度 150 ℃ 膜厚 30 nm Al層(Al−1%Si−0.5%Cu)形成条件: Ar 50 sccm ガス圧力 0.47 Pa RF電源パワー 22.5 KW 基板温度 150 ℃ 膜厚 500 nm この後、所望のレジストマスク(図示せず)を形成し、
基板バイアス印加型ECRプラズマエッチング装置で、
下記条件により、Ti層14とAl層12からなる第1
層金属配線を形成する。 BCl3 60 sccm Cl2 90 sccm ガス圧力 0.16 Pa マイクロ波電源パワー 1 KW RF電源パワー 50 W 以上でMOSICが完成する。この状態を図2(e)に
示す。
有するICPプラズマエッチング装置を用い、RFバイ
アス電圧を低めに設定したソフトエッチングで不純物拡
散層上の自然酸化膜を除去したことにより、平滑で低抵
抗かつ密着性にすぐれた遷移金属シリサイド層を形成す
ることが可能となる。
拡散層上の自然酸化膜の除去条件のみが異なる。本実施
例では、高密度プラズマエッチング装置として基板バイ
アス印加型ヘリコン波プラズマエッチング装置を採用し
てソフトエッチングを施した。このエッチング条件の一
例のみを下記に示す。 Ar 10 sccm ガス圧力 0.06 Pa ヘリコン波電源パワー1000 W RFバイアス電圧 20 V 基板温度 常温 本エッチング条件によっても、不純物拡散層6に結晶欠
陥等のダメージを与えることなく、表面の自然酸化膜が
除去される。
拡散層上の自然酸化膜の除去条件のみが異なる。本実施
例では、高密度プラズマエッチング装置として基板バイ
アス印加型ECRプラズマエッチング装置を採用してソ
フトエッチングを施した。このエッチング条件の一例の
みを下記に示す。 Ar 10 sccm ガス圧力 0.06 Pa ECR電源パワー 200 W RFバイアス電圧 100 V 基板温度 常温 本エッチング条件によっても、不純物拡散層6に結晶欠
陥等のダメージや面粗れを発生することなく、表面の自
然酸化膜が除去される。
の清浄な不純物拡散層表面を非晶質化し、連続的の遷移
金属層を形成してサリサイドプロセスを適用した例であ
り、これを図3(a)〜(d)を参照して説明する。
ジスタを形成し、不純物拡散層表面の自然酸化膜をIC
Pエッチング装置により除去する。ここまでのプロセス
フローは実施例1で図1(a)を参照して説明した方法
と同様であるので、重複する説明を省略する。つぎに同
じICPエッチング装置を用い、ICP電源パワーとA
rガス流量を共に高めた下記条件により、不純物拡散層
6表面を非晶質化する。本条件により、不純物拡散層6
表面は極く薄くエッチングされると同時に非晶質化層1
5が形成される。この状態を図2(b)に示す。 Ar 10 sccm ガス圧力 0.12 Pa ICP電源パワー 2000 W RFバイアス電圧 100 V 基板温度 常温 この後の遷移金属層7を全面に形成する図2(c)に示
す工程以後は、実施例1と同様である。本実施例によれ
ば、高密度プラズマエッチングにより清浄化された不純
物拡散層表面を極く薄く非晶質化することにより、不純
物拡散層と遷移金属層との間のシリサイド化固相反応が
より進行し易く、図2(d)に示すように、平滑かつ均
一な界面を保ちつつ遷移金属シリサイド層8を形成でき
る。
遷移金属シリサイド層8形成後、すなわち図3(d)の
状態に後に、さらに不純物拡散層6にイオン注入を施し
た例である。イオン注入条件として、N−chにはAs
を、P−chにはBF2 をそれぞれ加速電圧20Ke
V、ドーズ量1×1015/cm2 を採用した。その後の
層間絶縁膜形成以後のプロセスフローは実施例1と同様
である。
晶質化プロセスにともなうエッチングによる、不純物拡
散層の薄層化を補償することができる。これにより、接
合リークの低減を図ることが可能となる。
体基板に対し斜めイオン入射が可能なプラズマエッチン
グ装置により、不純物拡散層上の自然酸化膜をソフトエ
ッチングした例である。この際、先に説明した通りイオ
ンビーム流に垂直な平面と、半導体基板とのなす角度を
イオンの入射角度θと定義する。すなわち、半導体基板
に対し、イオンが垂直入射する場合の入射角度を0°、
平行に入射する場合の入射角度を90°と定義する。本
実施例はICPエッチング装置により不純物拡散層表面
をソフトエッチングして自然酸化膜を除去し、サリサイ
ドプロセスを施した例であり、前実施例1に準拠するも
のである。
概略断面図を図4に示す。チャンバ22の少なくとも一
部はSiO2 等の誘電体材料で形成されており、その外
周には大型のマルチターンコイルであるICPコイル2
3が巻回されている。符号24は例えば2MHzのIC
P電源であり、以上で高密度プラズマ発生源を構成して
いる。本エッチング装置の特徴部分は、チャンバ22の
下部に配設した半導体基板21の保持角度が可変となっ
ている点である。なお同図を含め、以後に説明するエッ
チング装置の概略断面図である図5、図6においては、
半導体基板21に形成された不純物拡散層等の細部は図
示を省略した。この半導体基板21は図示しない基板保
持手段上に保持されており、この基板保持手段は高密度
プラズマ発生源からのイオン流に対する角度が可変であ
るとともに、半導体基板21の自転手段を有し、さらに
RFバイアス電源25が接続されている。なお同図で
は、エッチングガス導入孔手段や排気手段等の細部は図
示を省略する。また同装置は、図示しないゲートバルブ
や搬送装置により、遷移金属層形成用のスパッタリング
装置が連接された構成であることが望ましい。
準拠したものであり、不純物拡散層6上の自然酸化膜の
除去条件のみが異なる。このエッチング条件は、例えば
次のレシピによる。半導体基板21は例えば10rpm
で自転させ、イオン入射方向が万遍なく均一化するよう
にした。 Ar 10 sccm ガス圧力 0.06 Pa ICP電源パワー 1000 W RFバイアス電圧 100 V イオン入射角度θ 60° 基板温度 常温 本エッチング条件により、実施例1のエッチング条件に
おけるイオンエネルギのcosθすなわち1/2のイオ
ンエネルギにより、自然酸化膜がソフトエッチングされ
る。この後の遷移金属層形成以後のプロセスは実施例1
と同様であるので重複する説明を省略する。
よる低イオンエネルギ性に加え、斜めイオン入射を併用
してさらにイオンエネルギを低減したことにより、不純
物拡散層の結晶欠陥等のダメージ低減はさらに徹底され
た。また高密度プラズマエッチング装置の採用により、
エッチングレートの低下によるスループットの低下は発
生しなかった。
ト比の接続孔底部の自然酸化膜を除去する場合には、イ
オン入射角度θをより小角度に設定すればよい。例え
ば、イオン入射角度を30°にすれば、アスペクト比が
最大1.7の接続孔まで、その底部の自然酸化膜のすく
なくとも一部を除去することが可能である。
散層上の自然酸化膜の除去プロセスにArに替えてNe
を採用した点のみが異なる。すなわち、原子量39.9
のArに替えて、原子量20.2のNeをエッチングガ
スとすることにより、原子量の低減に見合う量の入射イ
オンエネルギの低減が可能となる。すなわち、より一層
の低ダメージプロセスが実現できる。エッチングガスと
して、He(原子量4.0)を用いてもよい。
去法を、平行平板型のRIE装置に適用した。装置構成
の概略断面図を図5に示す。同図では実施例6で参照し
た図4のICPエッチング装置と同様の構成部分には、
同一の参照番号を付与してある。チャンバ22の上部に
は接地電位の対向電極27を、チャンバ12の下部には
半導体基板21を配設する。半導体基板は図示しない基
板保持手段上に保持されており、この基板保持手段は対
向電極27に対する角度が可変であるとともに、半導体
基板21の自転手段を有し、さらにRF電源26が接続
されている。なお同図では、エッチングガス導入孔手段
や排気手段等の細部は図示を省略する。また同装置は、
図示しないゲートバルブや搬送装置により、遷移金属層
形成用のスパッタリング装置が連接された構成であるこ
とが望ましい。
化膜のソフトエッチングが可能である。なお、対向電極
27面をTiターゲットとし、RF電源26を対向電極
27に接続し半導体基板を接地電位とすれば、ダイオー
ド型RFスパッタリング装置とすることが可能であるの
で、ソフトエッチングと、Tiのスパッタリングによる
遷移金属層の形成までを同装置内で連続的に施すことが
可能であり、清浄化された不純物拡散層の再酸化やコン
タミネーションを最小限度に低減することができる。
ラズマ発生源とし、プラズマ発生源側の角度を可変とし
て斜めイオン入射を可能とした、TCPエッチング装置
により、不純物拡散層表面をソフトエッチングして自然
酸化膜を除去し、サリサイドプロセスを適用した例であ
る。
の概略構成例を図6に示す。同図においても、実施例6
で参照した図2のICPエッチング装置と同様の構成部
分には同一の参照番号を付与してある。チャンバ22の
少なくとも上端部はSiO2等の誘電体材料で形成され
れおり、その上部には平面渦巻状のTCPコイル28が
配設されている。符号29は例えば2MHzのTCP電
源であり、以上で高密度プラズマ発生源を大略構成して
いる。チャンバの下部には半導体基板21が図示しない
基板保持手段上に保持されており、基板保持手段にはR
Fバイアス電源25が接続されている。本エッチング装
置の特徴部分は、平面状のTCPコイル28の角度が可
変である点である。より正確には、TCPコイル28が
形成する平面と、半導体基板21のなす角度θが可変で
ある点である。図6では、チャンバ22の上端平面とT
CPコイル28が形成する平面がなす角度を便宜上θで
示している。プラズマエッチングの均一性の観点から
は、TCPコイル28あるいは半導体基板21のいずれ
か一方が自転しうる装置構成が好ましい。なお同図で
は、エッチングガス導入手段や排気手段等の細部は図示
を省略する。また同装置は、図示しないゲートバルブや
搬送装置により、遷移金属層形成用のスパッタリング装
置が連接された構成であることが望ましい。
あり、不純物拡散層6上の自然酸化膜の除去条件とエッ
チング装置のみが異なる。このエッチング条件は、例え
ば次のレシピによる。半導体基板21は例えば10rp
mで自転させ、イオン入射方向が万遍なく均一化するよ
うにした。 Ar 10 sccm ガス圧力 0.06 Pa TCP電源パワー 1000 W RFバイアス電圧 100 V イオン入射角度θ 30° 基板温度 常温 本エッチング条件により、垂直入射によるエッチング条
件におけるイオンエネルギのcosθ、すなわち約0.
86倍のイオンエネルギにより、自然酸化膜がソフトエ
ッチングされる。この後の遷移金属層形成以後のプロセ
スは実施例1と同様であるので重複する説明を省略す
る。
電圧による低イオンエネルギ性に加え、斜めイオン入射
を併用しさらにイオンエネルギを低減したことにより、
不純物拡散層の結晶欠陥等のダメージはさらに効果的に
低減された。また高密度プラズマエッチング装置の採用
により、エッチングレートの低下によるスループットの
低下は発生しなかった。以上の実施例6ないし実施例9
は、不純物拡散層上の自然酸化膜除去後直ちに遷移金属
層を形成する例を示したが、さらに実施例4で示したよ
うに、清浄化された不純物拡散層表面を非晶質処理後
に、遷移金属層を形成してもよい。非晶質化の効果は前
実施例4と同様である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。
が、他にCo、Ni、W Mo、Pt、ZrおよびHf
等の各種遷移金属を用いる場合も同様である。その成膜
法もスパッタリングの他にCVDや蒸着等を用いてもよ
い。ただし清浄化された不純物拡散層表面を再汚染しな
いためのプロセス上の配慮は必要である。
として、MOSICの他にバイポーラICやBiMOS
−IC、CCD装置等各種シリコンデバイスに適用でき
る。その他、本発明の技術的思想の範囲内で、エッチン
グ装置やプロセス条件は適宜変更が可能である。
の半導体装置の製造方法によれば、不純物拡散層等の表
面の自然酸化膜を均一かつ完全に除去しうるとともに、
不純物拡散層に結晶欠陥等のダメージや粗面化が生じる
ことがない。
にサリサイドプロセスを適用することにより、形成され
る遷移金属シリサイド層は結晶粒が凝縮することなく、
下地との密着性に優れ、かつ平滑な表面を有する低抵抗
の特性を有する。したがって、高度に集積化された微細
なデザインルールによるMOSIC等の半導体装置の高
速動作、低電圧動作および低消費電力等の諸特性の向上
に寄与する。
の前半を、その工程順に説明する概略断面図であり、
(a)MOSトランジスタの不純物拡散層表面の自然酸
化膜を除去した状態、(b)は連続的に遷移金属層を全
面に形成した状態、(c)は熱処理により、不純物拡散
層上に選択的に遷移金属シリサイド層を形成した状態で
ある。
の後半を、その工程順に説明する概略断面図であり、
(d)は層間絶縁膜を形成し、不純物拡散層上のシリサ
イド層に臨む接続孔を形成した状態、(e)はコンタク
トプラグおよび第1層金属配線層を形成した状態であ
る。
程順に説明する概略断面図であり、(a)MOSトラン
ジスタの不純物拡散層表面の自然酸化膜を除去した状
態、(b)は不純物拡散層表面に非晶質化層を形成した
状態、(c)は連続的に遷移金属層を全面に形成した状
態、(d)は熱処理により、不純物拡散層上に選択的に
遷移金属シリサイド層を形成した状態である。
る、基板バイアス印加型ICPエッチング装置の概略断
面図である。
板型RIE装置の概略断面図である。
イアス印加型TCPエッチング装置の概略断面図であ
る。
の製造工程の前半を示す概略断面図であり、(a)は半
導体基板に素子分離領域、ゲート酸化膜、ゲート電極を
形成し不純物を浅くイオン注入した状態で、(b)はサ
イドウォールスペーサを形成後活性化熱処理し不純物拡
散層を形成した状態、(c)は全面に遷移金属層を形成
した状態である。
の製造工程の後半を示す概略断面図であり、(d)は熱
処理により、不純物拡散層上に選択的に遷移金属シリサ
イド層を形成した状態、(d)はさらに層間絶縁膜を形
成し、不純物拡散層上のシリサイド層に臨む接続孔を形
成した状態、(e)はバリアメタル層とAl層を形成し
た状態である。
の前半を、その工程順に説明する概略断面図であり、
(a)MOSトランジスタの不純物拡散層表面の自然酸
化膜を除去した状態、(b)は連続的に遷移金属層を全
面に形成した状態、(c)は熱処理により、不純物拡散
層上に選択的に遷移金属シリサイド層を形成した状態で
ある。
の後半を、その工程順に説明する概略断面図であり、
(d)は層間絶縁膜を形成し、不純物拡散層上のシリサ
イド層に臨む接続孔を形成した状態、(e)はコンタク
トプラグおよび第1層金属配線層を形成した状態であ
る。
程順に説明する概略断面図であり、(a)MOSトラン
ジスタの不純物拡散層表面の自然酸化膜を除去した状
態、(b)は不純物拡散層表面に非晶質化層を形成した
状態、(c)は連続的に遷移金属層を全面に形成した状
態、(d)は熱処理により、不純物拡散層上に選択的に
遷移金属シリサイド層を形成した状態である。
る、基板バイアス印加型ICPエッチング装置の概略断
面図である。
板型RIE装置の概略断面図である。
イアス印加型TCPエッチング装置の概略断面図であ
る。
の製造工程の前半を示す概略断面図であり、(a)は半
導体基板に素子分離領域、ゲート酸化膜、ゲート電極を
形成し不純物を浅くイオン注入した状態で、(b)はサ
イドウォールスペーサを形成後活性化熱処理し不純物拡
散層を形成した状態、(c)は全面に遷移金属層を形成
した状態である。
の製造工程の後半を示す概略断面図であり、(d)は熱
処理により、不純物拡散層上に選択的に遷移金属シリサ
イド層を形成した状態、(e)はさらに層間絶縁膜を形
成し、不純物拡散層上のシリサイド層に臨む接続孔を形
成した状態、(f)はバリアメタル層とAl層を形成し
た状態である。
Claims (4)
- 【請求項1】 半導体基板の少なくとも不純物拡散層上
に、遷移金属層を形成する工程、熱処理を施し前記不純
物拡散層上に自己整合的に遷移金属シリサイド層を形成
する工程、前記不純物拡散層上以外の遷移金属層を除去
する工程を具備する半導体装置の製造方法であって、 前記遷移金属層を形成する工程の前に、前記不純物拡散
層上の自然酸化膜を、1×1011/cm3 以上1×10
14/cm3 未満のプラズマ密度が得られるプラズマエッ
チング装置により除去し、 連続的に前記遷移金属層を形成することを特徴とする、
半導体装置の製造方法。 - 【請求項2】 不純物拡散層上の自然酸化膜を除去後、 前記不純物拡散層表面を非晶質化し、 連続的に前記遷移金属層を形成することを特徴とする、
請求項1記載の半導体装置の製造方法。 - 【請求項3】 半導体基板の少なくとも不純物拡散層上
に、遷移金属層を形成する工程、熱処理を施し前記不純
物拡散層上に自己整合的に遷移金属シリサイド層を形成
する工程、前記不純物拡散層上以外の遷移金属層を除去
する工程を具備する半導体装置の製造方法であって、 前記遷移金属層を形成する工程の前に、前記不純物拡散
層上の自然酸化膜を、前記半導体基板面に対し斜めイオ
ン入射が可能なプラズマエッチング装置により除去し、 連続的に前記遷移金属層を形成することを特徴とする、
半導体装置の製造方法。 - 【請求項4】 不純物拡散層上の自然酸化膜を除去後、 前記不純物拡散層表面を非晶質化し、 連続的に前記遷移金属層を形成することを特徴とする、
請求項3記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP06901595A JP3329128B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP06901595A JP3329128B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置の製造方法 |
Publications (2)
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|---|---|
| JPH08264483A true JPH08264483A (ja) | 1996-10-11 |
| JP3329128B2 JP3329128B2 (ja) | 2002-09-30 |
Family
ID=13390351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP06901595A Expired - Lifetime JP3329128B2 (ja) | 1995-03-28 | 1995-03-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
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| US (1) | US5915204A (ja) |
| JP (1) | JP3329128B2 (ja) |
| KR (1) | KR100381150B1 (ja) |
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| JP2001057429A (ja) * | 1999-06-29 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のトランジスタ及びその製造方法 |
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| JP2013182961A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 半導体製造装置及び半導体装置の製造方法 |
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|---|---|
| KR100381150B1 (ko) | 2003-08-06 |
| JP3329128B2 (ja) | 2002-09-30 |
| KR960035838A (ko) | 1996-10-28 |
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