JPH08264754A - サイリスタ - Google Patents

Abstract

(57)【要約】 【目的】 ターンオフ時間が短く、且つオン電圧の低い
サイリスタを提供する。 【構成】 サイリスタ１００ａはアノード電極１０５
と、この上に順次積層されたＰエミッタ層１０１、Ｎベ
ース層１０２、Ｐベース層１０３とを備えている。Ｐベ
ース層１０３上の中央にはゲート電極１０７が設けら
れ、Ｐベース層１０３上には選択的にＮエミッタ層１０
４が形成されている。但し、局所的にＮエミッタ層１０
４は開孔部１０８を有しており、開孔部１０８におい
て、Ｐベース層１０３がその上面に露呈している。ま
た、カソード電極１０６はゲート電極１０７を取り巻く
ようにＰベース層１０３上に設けられており、Ｐベース
層１０３及びＮエミッタ層１０４を短絡している。ゲー
ト電極１０７の下方の領域１０９ａに欠陥が導入されて
いる。 【効果】 逆回復時に領域１０９ａにおいて残置された
少数キャリアが迅速に消滅する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はターンオフ時間が短
く、且つオン電圧の低いサイリスタに関するものであ
る。

【０００２】

【従来の技術】サイリスタにおいて、逆回復動作が十分
に完了しない内に、即ちＮベース層中に少数キャリアが
残留している状態の時に、順方向に電圧が印加された場
合にターンオフの失敗が生じる。これは残留キャリアが
順方向に印加された電圧によって移動し、電流が発生
し、その内のゲート電極下方の領域で発生する分がゲー
トトリガ電流と同等の機能をするためである。即ち外部
からゲートトリガ電流を与えなくても、アノード電極及
びカソード電極の間に順方向に電圧が印加されるだけで
サイリスタが点弧されてしまう。

【０００３】ターンオフ時間は逆回復動作開始時から再
び順方向に電圧が印加されてもオフ状態を保つための最
小時間であり、この時間が経過しない間に順方向に電圧
が印加されると、上記の様にターンオフが失敗する。換
言すれば、印加される交流電圧の周波数に対して、ター
ンオフ時間を十分短くすることができなければ上記ター
ンオフが失敗する。

【０００４】ターンオフ時間を短くするためには、Ｎベ
ース層中に残留している少数キャリアを迅速に消滅させ
なければならない。

【０００５】図１１及び図１２はそれぞれ従来のサイリ
スタ４００の平面図及びＢＢ断面図である。サイリスタ
４００はアノード電極４０５と、この上に順次積層され
たＰエミッタ層４０１、Ｎベース層４０２、Ｐベース層
４０３とを備えている。

【０００６】Ｐベース層４０３上の中央にはゲート電極
４０７が設けられる。そして、ゲート電極４０７の下方
のＰベース層４０３を取り巻くように、Ｐベース層４０
３上には選択的にＮエミッタ層４０４が形成されてい
る。但し、局所的にＮエミッタ層４０４は開孔部４０８
を有しており、開孔部４０８において、Ｐベース層４０
３がその上面に露呈している。

【０００７】また、カソード電極４０６はゲート電極４
０７を取り巻くようにＰベース層４０３上に設けられて
おり、Ｎエミッタ層４０４の内径及び外径よりも内径及
び外径が大きい。そして、カソード電極４０６はＰベー
ス層４０３及びＮエミッタ層４０４を短絡しており、サ
イリスタ４００はいわゆるエミッタ短絡型構造を有して
いる。

【０００８】サイリスタ４００においては、Ｐエミッタ
層４０１、Ｎベース層４０２、Ｐベース層４０３及びＮ
エミッタ層４０４の全てにおいて結晶欠陥を導入し、Ｎ
ベース層４０２において残留する少数キャリアのライフ
タイムを短くし、速やかに消滅させる。かかる結晶欠陥
の導入は例えば荷電粒子をサイリスタ４００の全体に照
射することによって実現される。

【０００９】

【発明が解決しようとする課題】サイリスタ４００にお
いては、Ｎベース層４０２において残留する少数キャリ
アのライフタイムを短くするため、全ての不純物層に結
晶欠陥を導入し、全ての不純物層におけるキャリアのラ
イフタイムを短くしている。

【００１０】しかし、少数キャリアのライフタイムτと
オン電圧Ｖ_T の間には以下の関係がある。

【００１１】Ｖ_T ＝Ｋ・ｌｎ（Ｗ／Ｌ） Ｌ＝√（Ｄ／τ） 但し、Ｋは比例定数であり、ＷはＮベース層４０２の厚
みであり、Ｌは少数キャリアの拡散長であり、Ｄは拡散
定数である。

【００１２】この関係から解る様に、ライフタイムτを
短くすると、オン電圧Ｖ_T が増大する。そのため、オン
電流を通電させている期間のロスが増大するという問題
点が生じる。

【００１３】この発明は上記の様な問題点を解消するた
めになされたもので、ターンオフ時間が短く、且つオン
電圧の低いサイリスタを提供することを目的としてい
る。

【００１４】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、（ａ）第１導電型の第１エミッタ層
と、（ｂ）前記第１エミッタ層上に設けられた、前記第
１導電型とは逆の導電型である第２導電型の第１ベース
層と、（ｃ）前記第１ベース層上に設けられた、前記第
１導電型の第２ベース層と、（ｄ）前記第２ベース層の
上面内に選択的に設けられた、前記第２導電型の第２エ
ミッタ層と、（ｅ）前記第２ベース層のみに接触するゲ
ート電極と、（ｆ）前記第１エミッタ層のみに接触する
第１電極と、（ｇ）前記第２ベース層及び前記第２エミ
ッタ層の両方に接触するカソード電極とを備えるサイリ
スタである。そして前記第１ベース層は（ｂ−１）前記
ゲート電極の下方に存在し、少数キャリアに対して第１
のライフタイムを与える第１の領域と、（ｂ−２）前記
カソード電極の下方に存在し、前記少数キャリアに対し
て前記第１のライフタイムよりも長い第２のライフタイ
ムを与える第２の領域とに区分される。

【００１５】この発明のうち請求項２にかかるものは、
請求項１記載のサイリスタであって、前記第１の領域は
（ｂ−１−１）前記第１ベース層と前記第２ベース層と
の境界近傍に存在し、前記少数キャリアに対して第３の
ライフタイムを与える第３の領域と、（ｂ−１−２）前
記第１ベース層と前記第１エミッタ層との境界近傍に存
在し、前記少数キャリアに対して前記第３のライフタイ
ムよりも長い第４のライフタイムを与える第４の領域と
に区分される。そして前記第３のライフタイムは前記第
２ベース層の少数キャリアに対するライフタイムよりも
短い。

【００１６】この発明のうち請求項３にかかるものは、
請求項１又は請求項２記載のサイリスタであって、
（ｈ）前記第２ベース層の上面内で、前記第２エミッタ
層と、前記ゲート電極直下に位置する前記第２ベース層
との間に選択的に設けられた、前記第２導電型の第５の
領域と、（ｉ）前記第５の領域と前記第２エミッタ層と
の両方に接触する補助電極とを更に備える。そして前記
第１エミッタ層、前記第１ベース層、前記第２ベース層
及び前記第５の領域は補助サイリスタを構成する。

【００１７】

【作用】この発明のうち請求項１にかかるサイリスタに
おいては、主としてゲート電流が流れる第１の領域は逆
回復時に第１ベース層に残置する少数キャリアを迅速に
消滅させる。主としてオン電流が流れる第２の領域にお
ける少数キャリアのライフタイムは長いので、オン電圧
を増大させない。

【００１８】この発明のうち請求項２にかかるサイリス
タにおいては、第２ベース層におけるライフタイムは第
３のライフタイムよりも長いので、ターンオンする際に
必要なゲートトリガ電流が劣化することがない。

【００１９】この発明のうち請求項３にかかるサイリス
タにおいては、補助サイリスタのみについて考えると、
請求項１にかかる発明と同様にオン電圧を増大させるこ
とがない。

【００２０】

【実施例】

第１実施例：図１及び図２はそれぞれ本発明の第１実施
例であるサイリスタ１００ａの平面図及びＡＡ断面図で
ある。サイリスタ１００ａはアノード電極１０５と、こ
の上に順次積層されたＰエミッタ層１０１、Ｎベース層
１０２、Ｐベース層１０３とを備えている。

【００２１】Ｐベース層１０３上の中央にはゲート電極
１０７が設けられる。そして、ゲート電極１０７の下方
のＰベース層１０３を取り巻くように、Ｐベース層１０
３上には選択的にＮエミッタ層１０４が形成されてい
る。但し、局所的にＮエミッタ層１０４は開孔部１０８
を有しており、開孔部１０８において、Ｐベース層１０
３がその上面に露呈している。

【００２２】また、カソード電極１０６はゲート電極１
０７を取り巻くようにＰベース層１０３上に設けられて
おり、Ｎエミッタ層１０４の内径及び外径よりも内径及
び外径が大きい。そして、カソード電極１０６はＰベー
ス層１０３及びＮエミッタ層１０４を短絡しており、サ
イリスタ１００ａはいわゆるエミッタ短絡型構造を有し
ている。

【００２３】サイリスタ１００ａは、上記の説明から解
るように、半導体の積層構造及び電極の配置に関して
は、従来のサイリスタ４００と同一の構成を有してい
る。しかし、従来のサイリスタ４００とは異なり、結晶
欠陥を導入する領域はゲート電極１０７の下方の領域１
０９ａに限定される。即ち、領域１０９ａにおけるキャ
リアのライフタイムは領域１０９ａ以外の領域でのそれ
と比較して短くなる。

【００２４】まずアノード電極１０５からカソード電極
１０６にオン電流を通電した後、図示しない転流回路に
よってサイリスタ１００ａを逆回復動作に移行させる。
すると、オン電流の通電時においてＮエミッタ層１０４
及びＰエミッタ層１０１から注入されてＮベース層１０
２に蓄積された少数キャリアの内、アノード電極１０５
とカソード電極１０６に挟まれた領域に存在するもの
は、逆回復電流として外部に流れ出す。

【００２５】一方、Ｎベース層１０２に蓄積された少数
キャリアの内、ゲート電極１０７下方の部分、即ち領域
１０９ａに存在するものは、結晶欠陥において再結合す
ることによって消滅する。後に再び順方向に電圧が印加
された場合にゲートトリガ電流として機能し得るキャリ
アはこの領域１０９ａにおいてＮベース層１０２に蓄積
された少数キャリアであるので、領域１０９ａにおいて
のみキャリアのライフタイムを短くすれば、ターンオフ
時間を短くするのに足りる。

【００２６】他方、オン状態においてサイリスタ１００
ａの動作を司るのはアノード電極１０５とカソード電極
１０６に挟まれた領域であり、この領域の特性でほぼオ
ン電圧が決まる。よってこの領域でのライフタイムを長
くすることにより、前掲の式から解るように、オン電圧
を抑制することができる。

【００２７】以上のように、サイリスタ１００ａはオン
電圧を増大させることなくターンオフ時間を短くするこ
とができる。

【００２８】結晶欠陥を所定の領域１０９ａのみに導入
するためには、ゲート電極１０７のみを露呈させる鉛板
をマスクとして、電子線をゲート電極１０７に対向させ
て照射する事によって実現することができる。

【００２９】図３は、第１実施例の変形例を示す断面図
である。サイリスタ１００ｂは半導体の積層構造及び電
極の配置に関しては、サイリスタ１００ａと同一の構成
を有している。しかし結晶欠陥を導入する領域１０９ｂ
は、領域１０９ａと比較して、ゲート電極１０７の直下
のみならずＮエミッタ層１０４に隣接するにまで及んで
いる。このように結晶欠陥を導入する領域を広げても、
オン電圧を司る領域には結晶欠陥が導入されないのでオ
ン電圧を増大させない一方、少数キャリアが再結合する
領域が広がるので、一層ターンオフ時間を短くすること
に寄与する。

【００３０】第２実施例：図４は本発明の第２実施例で
あるサイリスタ１００ｂの断面図である。サイリスタ１
００ｂは半導体の積層構造及び電極の配置に関しては、
第１実施例のサイリスタ１００ａ，１００ｂと同一の構
成を有している。しかし、サイリスタ１００ａ，１００
ｂとは異なり、結晶欠陥を導入する領域１０９ｃはゲー
ト電極１０７の下方であって、且つＮベース層１０２に
限定される。

【００３１】このように限定しても、Ｎベース層１０２
に蓄積された少数キャリアがゲートトリガ電流として機
能することを抑制することができる。既述のようにゲー
トトリガ電流として機能し得るキャリアはゲート下方に
おいてＮベース層１０２に蓄積された少数キャリアであ
る為である。

【００３２】その一方、Ｐベース層１０３には結晶欠陥
が導入されないので、この部分におけるキャリアのライ
フタイムは領域１０９ｃよりも長い。従って、ターンオ
ンする際に必要なゲートトリガ電流が結晶欠陥によって
劣化するということがなく、ゲート特性は変動しない。

【００３３】このような結晶欠陥の導入は、鉛板をマス
クとするプロトンの照射によって実現できる。マスクを
使用することによって基板横方向へ広がってプロトンが
照射されることを防止でき、飛程を調節することで、基
板縦方向（厚さ方向）へ広がってプロトンが照射される
ことを防止できる。

【００３４】図５は、第２実施例の変形例を示す断面図
である。サイリスタ１００ｄは半導体の積層構造及び電
極の配置に関しては、サイリスタ１００ａ〜１００ｃと
同一の構成を有している。しかし結晶欠陥を導入する領
域１０９ｄは、領域１０９ｃと比較して、ゲート電極１
０７の直下のみならずＮエミッタ層１０４に隣接するに
まで及んでいる。このように結晶欠陥を導入する領域を
広げても、オン電圧を司る領域には結晶欠陥が導入され
ないのでオン電圧を増大させない一方、少数キャリアが
再結合する領域が広がるので、一層ターンオフ時間を短
くすることに寄与する。

【００３５】なお、再結合にかかる少数キャリアの数を
増大させるためには、即ち効率用句少数キャリアを再結
合させるためには、領域１０９ｄはＮベース層１０２の
内、Ｐベース層１０３に近い領域に設定することが望ま
しい。Ｎベース層１０２の内Ｐベース層１０３に遠い領
域に存在する少数キャリアをも再結合させるためであ
る。

【００３６】第３実施例：図６及び図７はそれぞれ本発
明の第３実施例であるサイリスタ２００ａの平面図及び
ＣＣ断面図である。図面の大きさの都合上、図６及び図
７では対称な半分のみ示している。サイリスタ２００ａ
はアノード電極２０５、カソード電極２０６及びゲート
電極２０７、並びにＰエミッタ層２０１、Ｎベース層２
０２、Ｐベース層２０３及びＮエミッタ層２０４が形成
されている。これらは第１及び第２実施例で示されたサ
イリスタ１００ａ〜１００ｄにおけるアノード電極１０
５、カソード電極１０６及びゲート電極１０７、並びに
Ｐエミッタ層１０１、Ｎベース層１０２、Ｐベース層１
０３及びＮエミッタ層１０４にそれぞれ対応しており、
配置も同様である。

【００３７】但し、サイリスタ２００ａにおいては、ゲ
ート電極２０７とカソード電極２０６との間であってＰ
ベース層２０３の上面上に補助電極２１０が設けられて
いる。そして補助電極２１０とゲート電極２０７との間
に内周を露呈させるＮ層２０９がＰベース層２０３にお
いて、ゲート電極２０７の下方の領域を取り巻くように
選択的に形成されている。Ｎ層２０９の外周は補助電極
２１０の下に存在し、補助電極２１０はＮ層２０９と、
Ｎ層２０９及びＮエミッタ層２０４に挟まれたＰベース
層２０３とを電気的に接続している。

【００３８】補助電極２１０及びその下方に存在するＮ
層２０９、Ｐエミッタ層２０１、Ｎベース層２０２及び
Ｐベース層２０３は補助サイリスタ３００を形成し、サ
イリスタ２００ａはいわゆる増幅ゲート型サイリスタを
構成している。

【００３９】増幅ゲート型サイリスタにおいては補助サ
イリスタ３００を流れる電流を主たるサイリスタである
Ｐエミッタ層２０１、Ｎベース層２０２、Ｐベース層２
０３及びＮエミッタ層２０４のトリガ電流として用いる
ことができるので、小さなゲートトリガ電流でターンオ
ンをする事が可能である。

【００４０】サイリスタ２００ａにおいては、結晶欠陥
は領域２１１ａにおいてのみ導入され、この領域２１１
ａにおけるキャリアのライフタイムは他の領域のそれよ
りも短い。領域２１１ａは、ゲート電極２０７からＮエ
ミッタ層２０４の内周にまで到る領域の下方に設定され
る。従って、補助サイリスタ３００におけるターンオフ
時間が短くなり、サイリスタ２００ａ全体のターンオフ
時間をも短くすることができる。その一方で主たるサイ
リスタであるＰエミッタ層２０１、Ｎベース層２０２、
Ｐベース層２０３及びＮエミッタ層２０４におけるキャ
リアのライフタイムは長いので、オン電圧の増大を招く
ことがない。

【００４１】第４実施例：図８は本発明の第４実施例で
あるサイリスタ２００ｂの断面図である。サイリスタ２
００ｂは半導体の積層構造及び電極の配置に関しては、
第３実施例のサイリスタ２００ａと同一の構成を有して
いる。しかし、サイリスタ２００ａとは異なり、結晶欠
陥を導入する領域２１１ｂ，２１１ｃはそれぞれゲート
電極２０７の下方と、Ｎエミッタ層２０４及びＮ層２０
９の挟む領域の下方とに設定される。

【００４２】この様に結晶欠陥を導入する領域を設定す
ることにより、補助サイリスタ３００のみについて考え
ると、第１実施例において示されたサイリスタ１００ａ
と同様にオン電圧を増大させることがない。Ｎ層２０９
及び、その下方に位置するＰエミッタ層２０１、Ｎベー
ス層２０２、Ｐベース層２０３の積層構造においてはキ
ャリアのライフタイムが長いためである。

【００４３】これはサイリスタ２００ｂ全体にとっては
ｄｉ／ｄｔ耐量の増加となり、ターンオン時のスッチン
グロスを抑制する効果を与える。

【００４４】第５実施例：図９は本発明の第５実施例で
あるサイリスタ２００ｃの断面図である。サイリスタ２
００ｃは半導体の積層構造及び電極の配置に関しては、
サイリスタ２００ａ，２００ｂと同一の構成を有してい
る。しかし、サイリスタ２００ａ，２００ｂとは異な
り、結晶欠陥を導入する領域２１１ｄはゲート電極２０
７からＮエミッタ層２０４の内周にまで到る領域の下方
であって、且つＮベース層２０２に限定される。

【００４５】このように限定しても、Ｎベース層２０２
に蓄積された少数キャリアがサイリスタ２００ｃのオン
電圧を増大させることがない。その一方、第２実施例と
同様にゲート特性を劣化させることもない。

【００４６】図１０は本発明の第５実施例の変形例であ
るサイリスタ２００ｄの断面図である。サイリスタ２０
０ｄは半導体の積層構造及び電極の配置に関しては、サ
イリスタ２００ａ〜２００ｃと同一の構成を有してい
る。しかし、サイリスタ２００ａ〜２００ｃとは異な
り、結晶欠陥を導入する領域２１１ｅ，２１１ｆはそれ
ぞれゲート電極２０７の下方と、Ｎエミッタ層２０４及
びＮ層２０９の挟む領域の下方であって、且つＮベース
層２０２に限定される。

【００４７】このように限定することにより、Ｎベース
層２０２に蓄積された少数キャリアのライフタイムを短
くすることができる一方、第４実施例と同様に補助サイ
リスタ３００のオン電圧を増大させることがない。よっ
てサイリスタ２００ｄ全体にとってはｄｉ／ｄｔ耐量の
増加となり、ターンオン時のスッチングロスを抑制する
効果を与える。しかも第２実施例と同様にゲート特性を
劣化させることもない。

【００４８】

【発明の効果】この発明のうち請求項１にかかるサイリ
スタにおいては、オン電圧を増大させることなくターン
オフ時間を短縮できる。

【００４９】この発明のうち請求項２にかかるサイリス
タにおいては、ゲート特性を劣化させること無く請求項
１にかかる発明の効果を得ることができる。

【００５０】この発明のうち請求項３にかかるサイリス
タにおいては、サイリスタのｄｉ／ｄｔ耐量の増加を招
き、ターンオン時のスッチングロスを抑制する。

【図面の簡単な説明】

【図１】 本発明の第１実施例の構造を示す平面図であ
る。

【図２】 本発明の第１実施例の構造を示す断面図であ
る。

【図３】 本発明の第１実施例の変形例の構造をを示す
断面図である。

【図４】 本発明の第２実施例の構造を示す断面図であ
る。

【図５】 本発明の第２実施例の変形例の構造をを示す
断面図である。

【図６】 本発明の第３実施例の構造を示す平面図であ
る。

【図７】 本発明の第３実施例の構造を示す断面図であ
る。

【図８】 本発明の第４実施例の構造を示す断面図であ
る。

【図９】 本発明の第５実施例の構造を示す断面図であ
る。

【図１０】 本発明の第５実施例の変形例の構造をを示
す断面図である。

【図１１】 従来のサイリスタの構造を示す平面図であ
る。

【図１２】 従来のサイリスタの構造を示す断面図であ
る。

【符号の説明】 １００ａ〜１００ｄ，２００ａ〜２００ｄ サイリス
タ、１０１，２０１ Ｐエミッタ層、１０２，２０２
Ｎベース層、１０３，２０３ Ｐベース層、１０４，２
０４ Ｎエミッタ層、１０５，２０５ アノード電極、
１０６，２０６カソード電極、１０７，２０７ ゲート
電極、１０９ａ〜１０９ｄ，２１１ａ〜２１１ｆ 領
域、３００ 補助サイリスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 克己 福岡市西区今宿東一丁目１番１号 三菱電 機株式会社福岡製作所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 （ａ）第１導電型の第１エミッタ層と、 （ｂ）前記第１エミッタ層上に設けられた、前記第１導
   電型とは逆の導電型である第２導電型の第１ベース層
   と、 （ｃ）前記第１ベース層上に設けられた、前記第１導電
   型の第２ベース層と、 （ｄ）前記第２ベース層の上面内に選択的に設けられ
   た、前記第２導電型の第２エミッタ層と、 （ｅ）前記第２ベース層のみに接触するゲート電極と、 （ｆ）前記第１エミッタ層のみに接触する第１電極と、 （ｇ）前記第２ベース層及び前記第２エミッタ層の両方
   に接触するカソード電極とを備え、 前記第１ベース層は （ｂ−１）前記ゲート電極の下方に存在し、少数キャリ
   アに対して第１のライフタイムを与える第１の領域と、 （ｂ−２）前記カソード電極の下方に存在し、前記少数
   キャリアに対して前記第１のライフタイムよりも長い第
   ２のライフタイムを与える第２の領域とに区分されるサ
   イリスタ。
2. 【請求項２】 前記第１の領域は （ｂ−１−１）前記第１ベース層と前記第２ベース層と
   の境界近傍に存在し、前記少数キャリアに対して第３の
   ライフタイムを与える第３の領域と、 （ｂ−１−２）前記第１ベース層と前記第１エミッタ層
   との境界近傍に存在し、前記少数キャリアに対して前記
   第３のライフタイムよりも長い第４のライフタイムを与
   える第４の領域とに区分され、 前記第３のライフタイムは前記第２ベース層の少数キャ
   リアに対するライフタイムよりも短い、請求項１記載の
   サイリスタ。
3. 【請求項３】 （ｈ）前記第２ベース層の上面内で、前
   記第２エミッタ層と、前記ゲート電極直下に位置する前
   記第２ベース層との間に選択的に設けられた、前記第２
   導電型の第５の領域と、 （ｉ）前記第５の領域と前記第２エミッタ層との両方に
   接触する補助電極とを更に備え、 前記第１エミッタ層、前記第１ベース層、前記第２ベー
   ス層及び前記第５の領域は補助サイリスタを構成する、
   請求項１又は請求項２記載のサイリスタ。