JPS63288064A - 複合サイリスタ - Google Patents
複合サイリスタInfo
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- JPS63288064A JPS63288064A JP62121406A JP12140687A JPS63288064A JP S63288064 A JPS63288064 A JP S63288064A JP 62121406 A JP62121406 A JP 62121406A JP 12140687 A JP12140687 A JP 12140687A JP S63288064 A JPS63288064 A JP S63288064A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、１つの半導体基板に、ＰＮＰＮ ４層構造
の主サイリスタとトリが用のバイポーラ型絶縁ゲート電
界効果トランジスタ（Ｉ ｎ５ｌＪｌａｔｅｄＧａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ 、 Ｉ
ＧＢ Ｔ）とを並設した複合サイリスタに間するもの
で、特にＩＧＢ丁の奇生ラッチアブ現象防止構造に使用
される。 なおバイポーラ型絶縁ゲート電界効果トラン
ジスタは伝導度変調型ＭＯ８ＦＥＴと呼ばれることもあ
り、一般に認められた一定の日本語の名称はなく、以Ｆ
ＩＧＢＦと略記する。
の主サイリスタとトリが用のバイポーラ型絶縁ゲート電
界効果トランジスタ（Ｉ ｎ５ｌＪｌａｔｅｄＧａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ 、 Ｉ
ＧＢ Ｔ）とを並設した複合サイリスタに間するもの
で、特にＩＧＢ丁の奇生ラッチアブ現象防止構造に使用
される。 なおバイポーラ型絶縁ゲート電界効果トラン
ジスタは伝導度変調型ＭＯ８ＦＥＴと呼ばれることもあ
り、一般に認められた一定の日本語の名称はなく、以Ｆ
ＩＧＢＦと略記する。
〈従来の技術）
スイッチングレギュレータやテレビ用リモコンの過電圧
、過電流保護等に使用される小型サイリス９ （Ｔ Ｏ
２２０Ａ Ｂ 外囲Ｓｔ ） テハｉ［／Ｉ ’＃ 電
ＩＩ ’Ｆｒ小型にするため高感度化が求められている
。 一般に小型サイリスタで、例えば平均順電流Ｉ Ｔ
（ＡＶ）−１０Ａ程度のもものでは、ゲートトリガ電流
Ｉ ＧＴを数１０μＡとした場合、臨界オフ電圧上昇率
ｄＶ／ｄｔは、ゲートＧ、カソードに間開放時、０．Ｉ
Ｖ程度となり、同様にＧ−に間開放時、ｄＶ／ｄｔン１
０００Ｖ 、！：した場合、Ｉ ＧＶ≧数１０ ｍＡと
なる。 即ちＩ ＧＴを小さくして感度向上を計るとｄ
Ｖ／ｄｔが低下するという相反する特性を持っている。
、過電流保護等に使用される小型サイリス９ （Ｔ Ｏ
２２０Ａ Ｂ 外囲Ｓｔ ） テハｉ［／Ｉ ’＃ 電
ＩＩ ’Ｆｒ小型にするため高感度化が求められている
。 一般に小型サイリスタで、例えば平均順電流Ｉ Ｔ
（ＡＶ）−１０Ａ程度のもものでは、ゲートトリガ電流
Ｉ ＧＴを数１０μＡとした場合、臨界オフ電圧上昇率
ｄＶ／ｄｔは、ゲートＧ、カソードに間開放時、０．Ｉ
Ｖ程度となり、同様にＧ−に間開放時、ｄＶ／ｄｔン１
０００Ｖ 、！：した場合、Ｉ ＧＶ≧数１０ ｍＡと
なる。 即ちＩ ＧＴを小さくして感度向上を計るとｄ
Ｖ／ｄｔが低下するという相反する特性を持っている。
現在、このＩ ＧＴとｄＶ／ｄｔのトレードオフを改
善するために増幅ゲートサイリスタ、ＭＯＳゲートサイ
リスタ等が考案されている。 以Ｆごれらの素子につい
て説明する。
善するために増幅ゲートサイリスタ、ＭＯＳゲートサイ
リスタ等が考案されている。 以Ｆごれらの素子につい
て説明する。
増幅ゲートサイリスタの一般的な概略断面図と等価回路
図をそれぞれ第４図及び第５図に示す。
図をそれぞれ第４図及び第５図に示す。
増幅ゲートサイリスタは、主サイリスタ丁ｈ１と補助サ
イリスタ１ｈ２とを１つの半導体基板１に並設し、主サ
イリスタのゲート電極と補助サイリスタのカソード電極
を配線機ｅｊｌ１８で一体に連結したものである。 主
サイリスタＴｈ１はＰエミッタ領域５、Ｎ−ベース領域
４、Ｐベース領域３、Ｎエミッタ領域２から、補助サイ
リスタＴｈ２はＰエミッタ領域５、Ｎ−ベース領域４、
Ｐベース−領域３、Ｎエミッタ領域２ａからそれぞれ構
成される。 アノード電極６、カソード電極７間に電圧
Ｖｏを印加し１、ゲート電極９、カソード電極７問にゲ
ート電流としてＩ ｐ、を流すと、補助サイリスタＴｈ
２が点弧し、補助サイリスタ丁ｈ２のオン電流（エミッ
タ′ＩＢ流）ＩＥ、が主サイリスタＴｉｌ １のゲート
に流れ込み主サイリスタが点弧する。 通常主サイリス
タのゲートトリガ電流Ｉ ＧＴと補助サイリスタのＩ
Ｅ＋とにはＩＧＴ＜ＩＥ、の関係があり、所謂オーバー
ドライブがかかり、主サイリスタの点弧領域の拡がりが
助長され、高感度で高い＠ＷオンＮ流上昇率ｄｉ／ｄｔ
を得ることかできる。 しかし補助サイリスタを高感度
にすると、増幅ゲートサイリスタのｄＶ／ｄＨ，を補助
サイリスタのｄＶ／ｄｔに依存するためにあまり高いｄ
Ｖ／ｄｔを得ることができないという問題点がある。
イリスタ１ｈ２とを１つの半導体基板１に並設し、主サ
イリスタのゲート電極と補助サイリスタのカソード電極
を配線機ｅｊｌ１８で一体に連結したものである。 主
サイリスタＴｈ１はＰエミッタ領域５、Ｎ−ベース領域
４、Ｐベース領域３、Ｎエミッタ領域２から、補助サイ
リスタＴｈ２はＰエミッタ領域５、Ｎ−ベース領域４、
Ｐベース−領域３、Ｎエミッタ領域２ａからそれぞれ構
成される。 アノード電極６、カソード電極７間に電圧
Ｖｏを印加し１、ゲート電極９、カソード電極７問にゲ
ート電流としてＩ ｐ、を流すと、補助サイリスタＴｈ
２が点弧し、補助サイリスタ丁ｈ２のオン電流（エミッ
タ′ＩＢ流）ＩＥ、が主サイリスタＴｉｌ １のゲート
に流れ込み主サイリスタが点弧する。 通常主サイリス
タのゲートトリガ電流Ｉ ＧＴと補助サイリスタのＩ
Ｅ＋とにはＩＧＴ＜ＩＥ、の関係があり、所謂オーバー
ドライブがかかり、主サイリスタの点弧領域の拡がりが
助長され、高感度で高い＠ＷオンＮ流上昇率ｄｉ／ｄｔ
を得ることかできる。 しかし補助サイリスタを高感度
にすると、増幅ゲートサイリスタのｄＶ／ｄＨ，を補助
サイリスタのｄＶ／ｄｔに依存するためにあまり高いｄ
Ｖ／ｄｔを得ることができないという問題点がある。
次にＭＯＳゲートサイリスタの一般的な概略断面図と等
価回路−とをそれぞれ第６図及び第７図に示１． なお
以下の図面において、同じ符号は同一部分又は相当部分
をあられす。 第６図において７ノードＴｉ極６とカソ
ード電極１７間にＶ。
価回路−とをそれぞれ第６図及び第７図に示１． なお
以下の図面において、同じ符号は同一部分又は相当部分
をあられす。 第６図において７ノードＴｉ極６とカソ
ード電極１７間にＶ。
の正電圧を印加し、ゲート電極１９とカソード電極１７
Ｉ！ｌＩにゲートトリガ電圧ＶＧＴ以上の正バイアスを
加えると、Ｐベースｉ域１３のゲート電極１９直下の部
分に反転層が形成され、Ｎ−ベース領域４からこの反転
■を経てＮエミッタ領域１２にＴｉ流が流れ、Ｐエミッ
タ領域５、Ｎ−ベース領域４、Ｐベース領域１３、Ｎエ
ミッタ領域１２から成る主サイリスタが点弧する。
ｄＶ／ｄｔ耐壷は、Ｎエミッタ領域１２とＰペース領域
１３がカソード電極１７で短絡されているために、所謂
、短絡エミッタ構造のサイリスタと同様である。
Ｉ！ｌＩにゲートトリガ電圧ＶＧＴ以上の正バイアスを
加えると、Ｐベースｉ域１３のゲート電極１９直下の部
分に反転層が形成され、Ｎ−ベース領域４からこの反転
■を経てＮエミッタ領域１２にＴｉ流が流れ、Ｐエミッ
タ領域５、Ｎ−ベース領域４、Ｐベース領域１３、Ｎエ
ミッタ領域１２から成る主サイリスタが点弧する。
ｄＶ／ｄｔ耐壷は、Ｎエミッタ領域１２とＰペース領域
１３がカソード電極１７で短絡されているために、所謂
、短絡エミッタ構造のサイリスタと同様である。
即ちアノード電極６、カソード電極１７に０激な順方向
電圧が印加された場合、Ｎ−ベース領域４とＰベース領
域１３との接合Ｊ、で生ずる変位電流１ｐと、Ｎエミッ
タ領域１２とＰベース領域１３の交点抵抗Ｒとの積がＶ
ｅｖ未＊ （ＶＧＴ ＞ Ｉ ｐＸＲ）であればサイリ
スタは点弧せず阻止状態を保つ。 従ってｄＶ／ｄｔ向
上のためにはＮエミッタ領域１２とＰベース領域１３の
ショート率を高める必要がある。 このＭＯＳゲートサ
イリスタの構造の問題点は、Ｎエミッタ領域１２とＰベ
ース領域１３のショート率を高めたために導通領域の拡
がりが悪くなりｄｉ／ｄｔ特性の低下（約数１００Ａ／
μＳ）を引き起こすことと、Ｎエミツタ領域１２の有効
面積が減少し、チップサイズの増大を招来してしまうこ
とが挙げられる。
電圧が印加された場合、Ｎ−ベース領域４とＰベース領
域１３との接合Ｊ、で生ずる変位電流１ｐと、Ｎエミッ
タ領域１２とＰベース領域１３の交点抵抗Ｒとの積がＶ
ｅｖ未＊ （ＶＧＴ ＞ Ｉ ｐＸＲ）であればサイリ
スタは点弧せず阻止状態を保つ。 従ってｄＶ／ｄｔ向
上のためにはＮエミッタ領域１２とＰベース領域１３の
ショート率を高める必要がある。 このＭＯＳゲートサ
イリスタの構造の問題点は、Ｎエミッタ領域１２とＰベ
ース領域１３のショート率を高めたために導通領域の拡
がりが悪くなりｄｉ／ｄｔ特性の低下（約数１００Ａ／
μＳ）を引き起こすことと、Ｎエミツタ領域１２の有効
面積が減少し、チップサイズの増大を招来してしまうこ
とが挙げられる。
上記の問題点を解決するため、最近特願昭６ｌ−１７９
８３２Ｎによる複合サイリスタが提案された。
８３２Ｎによる複合サイリスタが提案された。
この複合サイリスタは第８図に示すように１つの半導体
基板２１に、短絡エミッタ構造の主サイリスタＴｈ１と
バイポーラ型絶縁ゲート電界効果トランジスタＩＧＢｒ
とを並設し、主サイリスタのＰベース領ｔ４２３とＩＧ
ＢＴのＮソース領域２２ａとを配線電極膜２８で接続し
たものである。
基板２１に、短絡エミッタ構造の主サイリスタＴｈ１と
バイポーラ型絶縁ゲート電界効果トランジスタＩＧＢｒ
とを並設し、主サイリスタのＰベース領ｔ４２３とＩＧ
ＢＴのＮソース領域２２ａとを配線電極膜２８で接続し
たものである。
アノード電極２６とカソード電極２７とに順電圧Ｖｏを
印加し、ゲート電極２９にゲートトリガ電圧Ｖ、１１を
加えるとｒＧＢＴはオンし、そのオン電流は配線電極１
！２８を経て主サイリスタＴｈ１のＰベースｆ！’！［
２３へゲート電流として流入し、主サイリスタＴｈ１は
点弧する。 ＩＧＢｒのｄＶ／ｄｔ耐屋は、前記増幅
ゲートサイリスタの補助サイリスタに比し十分大きいの
でＩＧＢＴを並設したこの複合サイリスタのｄＶ ／（
ｌｔｆｔ４ｆｉｌは改善される。 又ＩＧＢＴはゲート
がＭＯＳ構造で、高大カインピーダンス特性を持ち且つ
高伝導度特性を備えているので口の複合サイリスタは高
感度であり、前記ＭＯＳゲートサイリスタに比しｄｌ／
ｄｔ特性は改善される。 ＩＧＢＴは小電力で大電流を
制御でき、オン電圧も小さくなる。
印加し、ゲート電極２９にゲートトリガ電圧Ｖ、１１を
加えるとｒＧＢＴはオンし、そのオン電流は配線電極１
！２８を経て主サイリスタＴｈ１のＰベースｆ！’！［
２３へゲート電流として流入し、主サイリスタＴｈ１は
点弧する。 ＩＧＢｒのｄＶ／ｄｔ耐屋は、前記増幅
ゲートサイリスタの補助サイリスタに比し十分大きいの
でＩＧＢＴを並設したこの複合サイリスタのｄＶ ／（
ｌｔｆｔ４ｆｉｌは改善される。 又ＩＧＢＴはゲート
がＭＯＳ構造で、高大カインピーダンス特性を持ち且つ
高伝導度特性を備えているので口の複合サイリスタは高
感度であり、前記ＭＯＳゲートサイリスタに比しｄｌ／
ｄｔ特性は改善される。 ＩＧＢＴは小電力で大電流を
制御でき、オン電圧も小さくなる。
（発明が解決しようとする問題点）
前述のように主サイリスタにＩ ＧＢＩを並設した複合
サイリスタは、高感度でありｄＶ／ｄｔ及びｄｒ／ｄｔ
特性も改善される。 しかしながらＩＧＢＴが寄生効果
によりサイリスタ動作をすることがあり、問題となって
いる。
サイリスタは、高感度でありｄＶ／ｄｔ及びｄｒ／ｄｔ
特性も改善される。 しかしながらＩＧＢＴが寄生効果
によりサイリスタ動作をすることがあり、問題となって
いる。
本発明の目的は、従来の複合サイリスタ（第８図に示す
もの）の高感度、高ｄＶ ／ ｄｔ、高ｄｌ／ｄｔ特性
を維持し、ＩＧＢＴの寄生効果によるサイリスタ動作を
防止して、より安定した特性の複合サイリスタを提供す
ることである。
もの）の高感度、高ｄＶ ／ ｄｔ、高ｄｌ／ｄｔ特性
を維持し、ＩＧＢＴの寄生効果によるサイリスタ動作を
防止して、より安定した特性の複合サイリスタを提供す
ることである。
［発明の構成１
（問題点を解決するための手段）
本発明の複合サイリスタは、主サイリスタとバイポーラ
型絶縁ゲート電界効果トランジスタ（ＩＧＢＴ）を１つ
の半導体基板に並設し、主サイリスタのベース領域とＩ
ＧＢｒのソース領域とを導電性物質により接続した従来
の複合サイリスタ（特願昭６１−１７９８３２号） ニ
、新しくぞ（ＩＧＢＴのドレイン領域内にこの領域の少
数キャリア″゛の拡散長を低下させる機構を設けたこと
を特徴とする複合サイリスタである。 Ｉ ＧＢＴの構
造は、従来の絶縁ゲート縦型電界効果トランジスタ〈ｖ
ＤＭＯ８ＦＥｌ又はＶ ＭＯＳ ＦＥｌ ）＋７）
−１電型ドレイン領域に接して反対導電型領域（便宜上
反対導電型トレイン領域と呼ぶ）を付加１１８層したも
のであり且つ本発明においては前記一導電型ドレイン領
域内に拡散長低下機構を設けたものである。
型絶縁ゲート電界効果トランジスタ（ＩＧＢＴ）を１つ
の半導体基板に並設し、主サイリスタのベース領域とＩ
ＧＢｒのソース領域とを導電性物質により接続した従来
の複合サイリスタ（特願昭６１−１７９８３２号） ニ
、新しくぞ（ＩＧＢＴのドレイン領域内にこの領域の少
数キャリア″゛の拡散長を低下させる機構を設けたこと
を特徴とする複合サイリスタである。 Ｉ ＧＢＴの構
造は、従来の絶縁ゲート縦型電界効果トランジスタ〈ｖ
ＤＭＯ８ＦＥｌ又はＶ ＭＯＳ ＦＥｌ ）＋７）
−１電型ドレイン領域に接して反対導電型領域（便宜上
反対導電型トレイン領域と呼ぶ）を付加１１８層したも
のであり且つ本発明においては前記一導電型ドレイン領
域内に拡散長低下機構を設けたものである。
−ｓＮ型ドレイン領域に設ける少数キャリアの拡散長低
下機構としては、ａ濃度の一導電型埋込み領域、再結合
中心となる金、白金、並鉛の拡散或いは電子線又は中性
子照射よる格子欠陥の形成が望ましい実ｔＳＳ＊である
。
下機構としては、ａ濃度の一導電型埋込み領域、再結合
中心となる金、白金、並鉛の拡散或いは電子線又は中性
子照射よる格子欠陥の形成が望ましい実ｔＳＳ＊である
。
（作用）
Ｉ Ｇ Ｂ Ｔ ハ、ＶＤ ＭＯＳ ＦＥ−１（７
）一導電型ドレイン領域に反対導電型ドレイン領域を付
加積層したもので、オン状態における一導電型ドレイン
領域のキャリア密度は大きい。 このドレイン領域内に
設けられた拡散長低下ＲＭＡは、ターンオフ時に蓄積キ
ャリアを速やかに消滅させ、ターンオフ特性を改善する
。 又ＶＤ ＭＯＳ ＦＥＴの一導電型ソース領域
、反対導電型ボディ領域、−ＳＳ型ドレイン領域及び付
加積層された反対導電型ドレイン領域の４層から構成さ
れる寄生サイリスタがＩＧＢＴ内に形成されている。
一導電型ドレイン領域内の拡散長低下機構は、この奇生
サイリスタがサイリスタ動作を行わないように作用する
。
）一導電型ドレイン領域に反対導電型ドレイン領域を付
加積層したもので、オン状態における一導電型ドレイン
領域のキャリア密度は大きい。 このドレイン領域内に
設けられた拡散長低下ＲＭＡは、ターンオフ時に蓄積キ
ャリアを速やかに消滅させ、ターンオフ特性を改善する
。 又ＶＤ ＭＯＳ ＦＥＴの一導電型ソース領域
、反対導電型ボディ領域、−ＳＳ型ドレイン領域及び付
加積層された反対導電型ドレイン領域の４層から構成さ
れる寄生サイリスタがＩＧＢＴ内に形成されている。
一導電型ドレイン領域内の拡散長低下機構は、この奇生
サイリスタがサイリスタ動作を行わないように作用する
。
（実施例）
本発明の実施例について図面を参照して以下説明する。
第１図は本発明の複合サイリスタの断面図で、１つの
半導体基板２１に主サイリスタｒｈ１と（ＧＥＴとを並
設したものである。
半導体基板２１に主サイリスタｒｈ１と（ＧＥＴとを並
設したものである。
主サイリスタＴｈ１は、基板２１の第１主面からこれと
反対側の第２主面にわたり、主面に平行にＮエミッタ領
域２２、Ｐベース領域２３、Ｎ−ベース領域２４及びＰ
エミッタ領域２５を積層したもので、短絡エミッタ構造
となっている。
反対側の第２主面にわたり、主面に平行にＮエミッタ領
域２２、Ｐベース領域２３、Ｎ−ベース領域２４及びＰ
エミッタ領域２５を積層したもので、短絡エミッタ構造
となっている。
又ＩＧＢＩは、基板２１の第１主面の表面層にＮソース
領１ａ２２ａ及びＰボディ領域２３ａのチャネル形成部
２３ｂとを設け且つ基板内のＰボディ領域に接してＮ−
ドレイン領域２４ａを形成したＶＤ ＭＯＳ ＦＥ
Ｔｔ、：）’ドレイン領域２５ａを付加したものである
が、本発明においては、Ｎ−ドレイン領ｈｉ！２４ａ内
にこの領域の少数キャリア（正孔）の拡散長を低下させ
る機構としてＮ゛埋込領域５０を設けたことが特徴であ
る。
領１ａ２２ａ及びＰボディ領域２３ａのチャネル形成部
２３ｂとを設け且つ基板内のＰボディ領域に接してＮ−
ドレイン領域２４ａを形成したＶＤ ＭＯＳ ＦＥ
Ｔｔ、：）’ドレイン領域２５ａを付加したものである
が、本発明においては、Ｎ−ドレイン領ｈｉ！２４ａ内
にこの領域の少数キャリア（正孔）の拡散長を低下させ
る機構としてＮ゛埋込領域５０を設けたことが特徴であ
る。
又主サイリスタＴｈｌのゲート電極２８とＩＧＢＴのソ
ース電極３１とは電気的に接続されている。 符号△、
Ｋ及びＧは複合サイリスタのアノード、カソード、ゲー
トの端子を示し、それぞれ主サイリスタＴｈ １及びｒ
ＧＢｒ共通の７ノード７１極２６、主サイリスタＴｈ
１のカソード端子２７及びｒＧＢＴのゲート電極２９に
接続される。
ース電極３１とは電気的に接続されている。 符号△、
Ｋ及びＧは複合サイリスタのアノード、カソード、ゲー
トの端子を示し、それぞれ主サイリスタＴｈ １及びｒ
ＧＢｒ共通の７ノード７１極２６、主サイリスタＴｈ
１のカソード端子２７及びｒＧＢＴのゲート電極２９に
接続される。
Ｎ領域１４とボディ領域２３ａはツェナーダイオードを
構成し１、ゲート酸化１３０の過電圧破壊を防止するた
めに挿入しである。 １１は保護用の酸化膜である。
構成し１、ゲート酸化１３０の過電圧破壊を防止するた
めに挿入しである。 １１は保護用の酸化膜である。
第２図は上記複合サイリスタの等価回路を示す。
同図のＲ吐はＮエミッタ領域２２とＰベース領域２３の
交点抵抗を表す。
交点抵抗を表す。
次にこの複合サイリスタの動作について説明する。 ア
ノード端子Ａとカソード端子にとの間に正電圧Ｖｏを、
又ゲート端子Ｇとカソード端子に間に正バイアスＶ Ｇ
Ｔをそれぞれ印加すると、ＩＧＢＦのゲート電極２９直
下のチャネル形成部２３ｂに反転層を生じチャネルが形
成される。
ノード端子Ａとカソード端子にとの間に正電圧Ｖｏを、
又ゲート端子Ｇとカソード端子に間に正バイアスＶ Ｇ
Ｔをそれぞれ印加すると、ＩＧＢＦのゲート電極２９直
下のチャネル形成部２３ｂに反転層を生じチャネルが形
成される。
これによりＩＧＢＴは導通状態となり、オン電流がアノ
ード電極２６からソース電極３１に流れる。
ード電極２６からソース電極３１に流れる。
このオン電流は主サイリスタ１゛ｈ１のゲート電極２８
からＰベース領域２３へ流れ込み、主サイリスタは点弧
する。 なおＩＧＢＴのターンオフ動作は、ＶＤ Ｍ
ＯＳ ＦＥＩと同様、ゲート電極２９に印加していた
電圧をしきい値以下に低下させて行う。
からＰベース領域２３へ流れ込み、主サイリスタは点弧
する。 なおＩＧＢＴのターンオフ動作は、ＶＤ Ｍ
ＯＳ ＦＥＩと同様、ゲート電極２９に印加していた
電圧をしきい値以下に低下させて行う。
ＩＧＢＴには、Ｎ／−ス領域２２ａ、Ｐボディ領域２３
ａ、Ｎ−ドレイン領１４２４ａ及びＰドレイン領域２５
ａから成る寄生サイリスタが構成されており、これがサ
イリスタ動作をしないようにする必要がある。 このた
めＮソース領域２２ａとＰボディ領域２３ａの交点濃度
を高めたり、Ｎ−ドレイン領域中に少数キャリア（正孔
）の拡散長を低下する機構例えばＮ１埋込み領域、再結
合中心としてはたらく重金属のドープあるいは電子線又
は中性子線を照射して選択的に格子欠陥を作る等寄生サ
イリスタのαＯｎｅ及びα。ｐイを小さくすることによ
り寄生サイリスタ動作の発生を防止する。
ａ、Ｎ−ドレイン領１４２４ａ及びＰドレイン領域２５
ａから成る寄生サイリスタが構成されており、これがサ
イリスタ動作をしないようにする必要がある。 このた
めＮソース領域２２ａとＰボディ領域２３ａの交点濃度
を高めたり、Ｎ−ドレイン領域中に少数キャリア（正孔
）の拡散長を低下する機構例えばＮ１埋込み領域、再結
合中心としてはたらく重金属のドープあるいは電子線又
は中性子線を照射して選択的に格子欠陥を作る等寄生サ
イリスタのαＯｎｅ及びα。ｐイを小さくすることによ
り寄生サイリスタ動作の発生を防止する。
又ＩＧＢＴのＮ−ドレイン領域２４ａには、ＶＤ Ｍ
ＯＳ ＦＥＴと相異してＰトレイン領域２５ａから注
入された過剰の少数キャリア（正孔）が存在しターンオ
フ特性を悪＜シていいるが、Ｎ−ドレインｆｆｔ域２４
ａに少数キャリアの拡散長を低下する機構を設けること
により改善される。
ＯＳ ＦＥＴと相異してＰトレイン領域２５ａから注
入された過剰の少数キャリア（正孔）が存在しターンオ
フ特性を悪＜シていいるが、Ｎ−ドレインｆｆｔ域２４
ａに少数キャリアの拡散長を低下する機構を設けること
により改善される。
本発明の構造では先ずＩＧＢＴが定格Ｎ流以下では寄生
サイリスタが動作をしないように前記の方法で設計する
。 次に主サイリスタにおいて、短絡エミッタ構造の一
般の小型・サイリスタとしては容易に実現できる規格値
、例えば１．ニー！３０１Ａ。
サイリスタが動作をしないように前記の方法で設計する
。 次に主サイリスタにおいて、短絡エミッタ構造の一
般の小型・サイリスタとしては容易に実現できる規格値
、例えば１．ニー！３０１Ａ。
ｄＶ ／ｄｔ＞ １０００Ｖ ／ μＳ ＩＩｒ得るよ
うに設計する。
うに設計する。
主サイリスタのゲートトリガ電流ｆＧｔより数倍程度の
ソース電流が流れるようにＩＧＢＴのＮソース領域２２
ａの面積を設計することで主サイリスタはゲートのオー
バードライブにより導通領域の拡がりが良好となり高ｄ
ｌ／ｄｔを実現できる。
ソース電流が流れるようにＩＧＢＴのＮソース領域２２
ａの面積を設計することで主サイリスタはゲートのオー
バードライブにより導通領域の拡がりが良好となり高ｄ
ｌ／ｄｔを実現できる。
次に本発明の複合サイリスタの製造方法の概要を第３図
（ａ）及び（ｂ ）に基き説明する。 同図（ａ ）に
示すようにまずＰ型半導体基板２１を準備し、気相成長
により不純物濃度を約１０１４〜１０” ａｔｏｍｓ
／ ｃｉ’のＮ−ＩビタキシｖＪＬｔ層２４ｂを厚さ約
３０μ−程度積層する。 次にこのＮ−エピタキシャル
瘤に濃度的１０′９８ｔｏｍｓ／ Ｃｌ１１３の不純物
を選択的に拡散しＮ１埋込み領域５０を形成する。 次
に同図（ｂ）に示すように更に気相成長により前記と同
濃度のＮ−エピタキシャル層を積載する。 Ｐ型基板上
に２回にわたり積層されるエピタキシャルｔＮ２４ｃの
へさは８０〜９０μ−とする。次に素子分離のためのＰ
型分離領［３２を形成する。 これ以後の工程は図示し
ていないが、公知の方法によってＮ−エピタキシャル層
２４０に主サイリスタとＩＧＢＴを形成する。 即ち主
サイリスタのＰベースｆＡ１４２３（深さ約１５〜２０
μｍ）および複数に分割された短絡エミッタ構造のＮエ
ミッタ領１ａ２２（２２さ約５μｍ）を拡散形成する。
（ａ）及び（ｂ ）に基き説明する。 同図（ａ ）に
示すようにまずＰ型半導体基板２１を準備し、気相成長
により不純物濃度を約１０１４〜１０” ａｔｏｍｓ
／ ｃｉ’のＮ−ＩビタキシｖＪＬｔ層２４ｂを厚さ約
３０μ−程度積層する。 次にこのＮ−エピタキシャル
瘤に濃度的１０′９８ｔｏｍｓ／ Ｃｌ１１３の不純物
を選択的に拡散しＮ１埋込み領域５０を形成する。 次
に同図（ｂ）に示すように更に気相成長により前記と同
濃度のＮ−エピタキシャル層を積載する。 Ｐ型基板上
に２回にわたり積層されるエピタキシャルｔＮ２４ｃの
へさは８０〜９０μ−とする。次に素子分離のためのＰ
型分離領［３２を形成する。 これ以後の工程は図示し
ていないが、公知の方法によってＮ−エピタキシャル層
２４０に主サイリスタとＩＧＢＴを形成する。 即ち主
サイリスタのＰベースｆＡ１４２３（深さ約１５〜２０
μｍ）および複数に分割された短絡エミッタ構造のＮエ
ミッタ領１ａ２２（２２さ約５μｍ）を拡散形成する。
次にＩＧＢＴのゲート酸化膜３０、ゲート電極 ２９を
形成、これをマスクとして、Ｐボディ領域２３ａ、Ｎソ
ース領域２２ａを二重拡散により形成する。 最後に電
極配線、保護用絶縁膜等を形成し第１図に示す複合サイ
リ′スタが得られる。 以上本実施例においてはＮ−
ドレイン領域内の少数キャリア拡散良低下目構としてＮ
＋埋込み領域を設けた例について述べたが、再結合中心
となる重金属を拡散する場合の重金属としてはライフタ
イムキラーの材料Ａｕ、Ｐｔ％Ｃｕ１Ｎｉ等を使用する
ことが可能で、例えば拡散層形成後、Ｐエミッタ領域側
の主面にＡＵを選択的に蒸着して加熱拡散させる。 又
実施例では一導雷型がＮ型となるサイリスタについて述
べた。
形成、これをマスクとして、Ｐボディ領域２３ａ、Ｎソ
ース領域２２ａを二重拡散により形成する。 最後に電
極配線、保護用絶縁膜等を形成し第１図に示す複合サイ
リ′スタが得られる。 以上本実施例においてはＮ−
ドレイン領域内の少数キャリア拡散良低下目構としてＮ
＋埋込み領域を設けた例について述べたが、再結合中心
となる重金属を拡散する場合の重金属としてはライフタ
イムキラーの材料Ａｕ、Ｐｔ％Ｃｕ１Ｎｉ等を使用する
ことが可能で、例えば拡散層形成後、Ｐエミッタ領域側
の主面にＡＵを選択的に蒸着して加熱拡散させる。 又
実施例では一導雷型がＮ型となるサイリスタについて述
べた。
し発明の効果〕
前述した通り、一般に増幅ゲートサイリスタでは高感度
、高ｄＶ／ｄｔ耐最の両特性を達成することは補助サイ
リスタの構造上難しい。 又ＭＯＳゲートサイリスタで
はＮエミッタｍｈｉ！１２とＰベース領域１３のショー
ト率を少なくすることによりｄｒ／ｄｔを高めることは
可能であるが逆にｄ／ｄｔの耐量の低下を招く。
、高ｄＶ／ｄｔ耐最の両特性を達成することは補助サイ
リスタの構造上難しい。 又ＭＯＳゲートサイリスタで
はＮエミッタｍｈｉ！１２とＰベース領域１３のショー
ト率を少なくすることによりｄｒ／ｄｔを高めることは
可能であるが逆にｄ／ｄｔの耐量の低下を招く。
本発明の複合サイリスタにおいては、ＩＧＢＩ’の寄生
サイリスタのサイリスタ動作を防止する構造即ち一導電
型ドレイン領域内にこの領域の少数キャリアの拡散長を
低下させる機構を設けたことにより、ｔＧＢＴの寄生ラ
ッチアップ現象は防止され、安定した高感度（電圧駆！
１１） 、ｉｌａ ｄＶ／ｄｔ耐量、高ｄＩ／ｄｔ特性
を実現できた。 又デツプ面積は一般の増幅ゲートサイ
リスタと同等であり、ＭＯＳゲートサイリスタよりも小
さくできる。
サイリスタのサイリスタ動作を防止する構造即ち一導電
型ドレイン領域内にこの領域の少数キャリアの拡散長を
低下させる機構を設けたことにより、ｔＧＢＴの寄生ラ
ッチアップ現象は防止され、安定した高感度（電圧駆！
１１） 、ｉｌａ ｄＶ／ｄｔ耐量、高ｄＩ／ｄｔ特性
を実現できた。 又デツプ面積は一般の増幅ゲートサイ
リスタと同等であり、ＭＯＳゲートサイリスタよりも小
さくできる。
第１図は本発明の複合サイリスタの断面図、第２図はそ
の等価回路図、第３図は第１図の複合サイリスタの製造
工程を示す断面図、第４図は従来の増幅ゲートサイリス
タの断面図、第５図はその等価回路図、第６図は従来の
ＭＯＳゲートサイリスタの断面図、第７図はその等価回
路図、第８図は従来のＩＧＢＴを並設した複合サイリス
タの断面図である。 ２１・・・半導体基板、 ２２・・・一導電型エミッタ
領域（Ｎエミッタ領域）、 ２２ａ・・・一導電型ソー
ス領域（Ｎソース領域）、 ２３・・・反対導電型ベー
ス領１ａ（Ｐベース領域）、 ２３ａ・・・反対導電型
ボディ領［（Ｐボディ領域）、 ２３ｂ・・・チャネル
形成部、 ２４・・・一導電型ペース領域（Ｎ−ベース
領ｉａ）、 ２４ａ・・・一導電型ドレイン領域（Ｎ−
ドレイン領Ｉｔ）、 ２５・・・反対導電型エミッタ領
域（Ｐエミッタ領域）、 ２５ａ・・・付加積層する反
対導電型領域（Ｐドレイン領１４）、２６・・・アノー
ド電極、 ２７・・・カソード電極、２９・・・ゲート
電極、 ３０・・・ゲート酸化膜、５０・・・一導電型
埋込み領域（Ｎ＋埋込み領域）。 第１図 第３図
の等価回路図、第３図は第１図の複合サイリスタの製造
工程を示す断面図、第４図は従来の増幅ゲートサイリス
タの断面図、第５図はその等価回路図、第６図は従来の
ＭＯＳゲートサイリスタの断面図、第７図はその等価回
路図、第８図は従来のＩＧＢＴを並設した複合サイリス
タの断面図である。 ２１・・・半導体基板、 ２２・・・一導電型エミッタ
領域（Ｎエミッタ領域）、 ２２ａ・・・一導電型ソー
ス領域（Ｎソース領域）、 ２３・・・反対導電型ベー
ス領１ａ（Ｐベース領域）、 ２３ａ・・・反対導電型
ボディ領［（Ｐボディ領域）、 ２３ｂ・・・チャネル
形成部、 ２４・・・一導電型ペース領域（Ｎ−ベース
領ｉａ）、 ２４ａ・・・一導電型ドレイン領域（Ｎ−
ドレイン領Ｉｔ）、 ２５・・・反対導電型エミッタ領
域（Ｐエミッタ領域）、 ２５ａ・・・付加積層する反
対導電型領域（Ｐドレイン領１４）、２６・・・アノー
ド電極、 ２７・・・カソード電極、２９・・・ゲート
電極、 ３０・・・ゲート酸化膜、５０・・・一導電型
埋込み領域（Ｎ＋埋込み領域）。 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １ １つの半導体基板に、 （ａ）該基板の第１主面からこれと反対側の第２主面に
わたり主面に平行に一導電型エミッタ領域、反対導電型
ベース領域、一導電型ベース領域、及び反対導電型エミ
ッタ領域をこの順序に積層して成る主サイリスタと （ｂ）該基板の第１主面の表面層に一導電型ソース領域
及び反対導電型ボディ領域のチャネル形成部を設け且つ
該基板内のボディ領域に接して一導電型のドレイン領域
を形成した絶縁ゲート縦型電界効果トランジスタの前記
ドレイン領域に接して反対導電型領域を付加積層して成
るバイポーラ型絶縁ゲート電界効果トランジスタとを並
設し、主サイリスタの一導電型ベース領域とバイポーラ
型絶縁ゲート電界効果トランジスタのソース領域とを導
電性物質により接続した複合サイリスタにおいて、 前記一導電型ドレイン領域内にこの領域の少数キャリア
の拡散長を低下させる機構を設けたことを特徴とする複
合サイリスタ。 ２ 前記拡散長を低下させる機構として、前記一導電型
ドレイン領域内にこれより高不純物濃度の一導電型埋込
み領域を設けた特許請求の範囲第１項記載の複合サイリ
スタ。 ３ 前記拡散長を低下させる機構として、前記一導電型
ドレイン領域内に再結合中心となる重金属を拡散した特
許請求の範囲第１項記載の複合サイリスタ。 ４ 前記拡散長を低下させる機構として、前記一導電型
ドレイン領域内に電子線又は中性子線を照射し格子欠陥
を形成した特許請求の範囲第１項記載の複合サイリスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121406A JPS63288064A (ja) | 1987-05-20 | 1987-05-20 | 複合サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62121406A JPS63288064A (ja) | 1987-05-20 | 1987-05-20 | 複合サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288064A true JPS63288064A (ja) | 1988-11-25 |
Family
ID=14810386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62121406A Pending JPS63288064A (ja) | 1987-05-20 | 1987-05-20 | 複合サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288064A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03124065A (ja) * | 1989-10-06 | 1991-05-27 | Toshiba Corp | 集積回路素子 |
| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| JP2000200909A (ja) * | 1998-12-31 | 2000-07-18 | Stmicroelectronics Sa | 制御されたｄｉ／ｄｔを有するパワ―・スイッチ |
| US6218709B1 (en) * | 1998-12-17 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor circuit using the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
| JPS59155169A (ja) * | 1983-02-04 | 1984-09-04 | ゼネラル・エレクトリック・カンパニイ | Ｉｇｆｅｔ／絶縁ゲート・トリガー・サイリスタ混成電力スイッチング半導体デバイス |
| JPS61198781A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1987
- 1987-05-20 JP JP62121406A patent/JPS63288064A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
| JPS59155169A (ja) * | 1983-02-04 | 1984-09-04 | ゼネラル・エレクトリック・カンパニイ | Ｉｇｆｅｔ／絶縁ゲート・トリガー・サイリスタ混成電力スイッチング半導体デバイス |
| JPS61198781A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03124065A (ja) * | 1989-10-06 | 1991-05-27 | Toshiba Corp | 集積回路素子 |
| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| US6218709B1 (en) * | 1998-12-17 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor circuit using the same |
| DE19932959B4 (de) * | 1998-12-17 | 2005-09-22 | Mitsubishi Denki K.K. | Halbleitervorrichtung und diese verwendende Halbleiterschaltung |
| JP2000200909A (ja) * | 1998-12-31 | 2000-07-18 | Stmicroelectronics Sa | 制御されたｄｉ／ｄｔを有するパワ―・スイッチ |
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