JPH08264764A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08264764A JPH08264764A JP7062233A JP6223395A JPH08264764A JP H08264764 A JPH08264764 A JP H08264764A JP 7062233 A JP7062233 A JP 7062233A JP 6223395 A JP6223395 A JP 6223395A JP H08264764 A JPH08264764 A JP H08264764A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＭＩＳＦＥＴの形成領域を広げる
ことなくＭＩＳＦＥＴの抵抗を下げることのできる構造
を提供することを目的とする。 【効果】 ｐ型ベース層１の表面に複数の溝１１を設け
たことにより溝１１の側壁および底面もチャネルとして
働かせることでＭＩＳＦＥＴの形成領域を広げることな
く抵抗を低減することができる。
ことなくＭＩＳＦＥＴの抵抗を下げることのできる構造
を提供することを目的とする。 【効果】 ｐ型ベース層１の表面に複数の溝１１を設け
たことにより溝１１の側壁および底面もチャネルとして
働かせることでＭＩＳＦＥＴの形成領域を広げることな
く抵抗を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は例えば絶縁ゲート電界効
果トランジスタ等の半導体装置に関する。
果トランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】一般に、絶縁ゲート電界効果トランジス
タ（ＭＩＳＦＥＴ）の電流−電圧特性は線形領域では近
似的に
タ（ＭＩＳＦＥＴ）の電流−電圧特性は線形領域では近
似的に
【０００３】
【数１】 で記述される。このため、従来はチャネル幅を広くし、
またチャネル長を短くすることでＭＩＳＦＥＴの抵抗を
下げることが試みられてきた。
またチャネル長を短くすることでＭＩＳＦＥＴの抵抗を
下げることが試みられてきた。
【０００４】チャネル長を短くすることは各パターンの
合わせ精度および不純物拡散の精度により制限されてお
り、現状では限界に近づいている。そのため専らチャネ
ル幅を広げることでＭＩＳＦＥＴの抵抗を下げることが
図られてきたが、従来はＭＩＳＦＥＴを半導体基板主表
面が平坦な状態で形成していたために、チャネル幅を広
くとるためにはＭＩＳＦＥＴの形成領域を大きくとる必
要があった。したがって、ＭＩＳＦＥＴの形成領域の単
位面積当たりの抵抗の低減するのは困難であった。
合わせ精度および不純物拡散の精度により制限されてお
り、現状では限界に近づいている。そのため専らチャネ
ル幅を広げることでＭＩＳＦＥＴの抵抗を下げることが
図られてきたが、従来はＭＩＳＦＥＴを半導体基板主表
面が平坦な状態で形成していたために、チャネル幅を広
くとるためにはＭＩＳＦＥＴの形成領域を大きくとる必
要があった。したがって、ＭＩＳＦＥＴの形成領域の単
位面積当たりの抵抗の低減するのは困難であった。
【０００５】
【発明が解決しようとする課題】以上のように従来の方
法では、ＭＩＳＦＥＴの形成領域を広げることなくＭＩ
ＳＦＥＴの抵抗を下げることができなかった。本発明に
おいては、上記のような従来技術の欠点を除去し、ＭＩ
ＳＦＥＴの形成領域を広げることなくＭＩＳＦＥＴの抵
抗を下げることのできる構造を提供することを目的とす
る。
法では、ＭＩＳＦＥＴの形成領域を広げることなくＭＩ
ＳＦＥＴの抵抗を下げることができなかった。本発明に
おいては、上記のような従来技術の欠点を除去し、ＭＩ
ＳＦＥＴの形成領域を広げることなくＭＩＳＦＥＴの抵
抗を下げることのできる構造を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、半導体基板上に第１導電型ベー
ス層に隣接して第２導電型ソース領域および第２導電型
ドレイン領域を有し、前記第２導電型ソース領域、第１
導電型ベース領域および第２導電型ドレイン領域に接し
て形成されたゲート絶縁膜を介してゲート電極が形成さ
れた半導体装置において、前記第１導電型ベース層表面
であって前記ゲート絶縁膜を介してゲート電極と接して
いる領域に凹凸を存在するように構成したことを特徴と
する。
に、本発明においては、半導体基板上に第１導電型ベー
ス層に隣接して第２導電型ソース領域および第２導電型
ドレイン領域を有し、前記第２導電型ソース領域、第１
導電型ベース領域および第２導電型ドレイン領域に接し
て形成されたゲート絶縁膜を介してゲート電極が形成さ
れた半導体装置において、前記第１導電型ベース層表面
であって前記ゲート絶縁膜を介してゲート電極と接して
いる領域に凹凸を存在するように構成したことを特徴と
する。
【０００７】
【作用】上記のようにベース層表面に凹凸が存在する場
合には、平坦な場合に比べて絶縁ゲートの面積が大きく
なる。ゲート幅はゲート面積をゲート長で割ったもので
あり、ゲート長が同じ場合にはゲート幅が広くなる。そ
のためＭＩＳＦＥＴの形成領域の単位面積当りのＭＩＳ
ＦＥＴの抵抗が小さくなる。
合には、平坦な場合に比べて絶縁ゲートの面積が大きく
なる。ゲート幅はゲート面積をゲート長で割ったもので
あり、ゲート長が同じ場合にはゲート幅が広くなる。そ
のためＭＩＳＦＥＴの形成領域の単位面積当りのＭＩＳ
ＦＥＴの抵抗が小さくなる。
【０００８】またベース領域であってゲート絶縁膜を介
してゲート電極と接している領域に凹凸を形成すると、
ゲート絶縁膜厚を厚くすることができ、又ゲート電極も
比較的厚くすることも簡単にできる為、ゲート耐圧の向
上、ゲート抵抗の低下も図れる。
してゲート電極と接している領域に凹凸を形成すると、
ゲート絶縁膜厚を厚くすることができ、又ゲート電極も
比較的厚くすることも簡単にできる為、ゲート耐圧の向
上、ゲート抵抗の低下も図れる。
【０００９】
【実施例】以下本発明の実施例について図を参照して説
明する。図１は本発明の第１の実施例にかかる半導体素
子の平面図であり、図２、図３、図４はそれぞれず１の
Ａ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。
明する。図１は本発明の第１の実施例にかかる半導体素
子の平面図であり、図２、図３、図４はそれぞれず１の
Ａ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。
【００１０】この半導体素子はｐ型ベース層１に隣接し
てｎ型ソース層２とｎ型ドレイン層３が拡散形成されて
いる。またｐ型ベース層表面にはｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本の溝４
が形成されている。ｐ型ベース層１の表面にはｎ型ソー
ス層２とｎ型ドレイン層３に重なるように、ゲート絶縁
膜５を介してゲート電極６が形成されている。またｎ型
ソース層２とｎ型ドレイン層３の表面にはソース電極７
とドレイン電極８が形成されている。
てｎ型ソース層２とｎ型ドレイン層３が拡散形成されて
いる。またｐ型ベース層表面にはｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本の溝４
が形成されている。ｐ型ベース層１の表面にはｎ型ソー
ス層２とｎ型ドレイン層３に重なるように、ゲート絶縁
膜５を介してゲート電極６が形成されている。またｎ型
ソース層２とｎ型ドレイン層３の表面にはソース電極７
とドレイン電極８が形成されている。
【００１１】ゲート電極６にｐ型ベース層１にたいして
しきい値電圧以上の電圧が印加されるとｐ型ベース層表
面、溝側壁および溝底面にｎ型の反転層が形成され、ソ
ース電極７とドレイン電極８に印加された電圧によって
ソース・ドレイン間に電流が流れる。図４よりわかるよ
うに溝４の深さをｄとすると、２×ｄだけチャネル幅が
広くなっている。Ｃ−Ｃ’の方向に沿って単位長さ当た
りｎ本の溝が形成されていると、ｐ型ベース層表面が平
坦な場合に比べてチャネル幅が（１＋２×ｎ×ｄ）倍に
なる。したがってチャネル抵抗は１／（１＋２×ｎ×
ｄ）倍になる。
しきい値電圧以上の電圧が印加されるとｐ型ベース層表
面、溝側壁および溝底面にｎ型の反転層が形成され、ソ
ース電極７とドレイン電極８に印加された電圧によって
ソース・ドレイン間に電流が流れる。図４よりわかるよ
うに溝４の深さをｄとすると、２×ｄだけチャネル幅が
広くなっている。Ｃ−Ｃ’の方向に沿って単位長さ当た
りｎ本の溝が形成されていると、ｐ型ベース層表面が平
坦な場合に比べてチャネル幅が（１＋２×ｎ×ｄ）倍に
なる。したがってチャネル抵抗は１／（１＋２×ｎ×
ｄ）倍になる。
【００１２】図５は本発明の第２の実施例にかかる半導
体素子の平面図であり、図６、図７、図８はそれぞれＡ
−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。この半
導体素子はｐ型ベース層１に隣接してｎ型ソース層２と
ｎ型ドレイン層３が拡散形成されている。またｐ型ベー
ス層表面にはｎ型ソース層２からｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本のＶ字
溝９が形成されている。ｐ型ベース層１の表面にはｎ型
ソース層２とｎ型にドレイン層３重なるように、ゲート
絶縁膜５を介してゲート電極６が形成されている。また
ｎ型ソース層２とｎ型ドレイン層３の表面にはソース電
極７とドレイン電極８が形成されている。
体素子の平面図であり、図６、図７、図８はそれぞれＡ
−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。この半
導体素子はｐ型ベース層１に隣接してｎ型ソース層２と
ｎ型ドレイン層３が拡散形成されている。またｐ型ベー
ス層表面にはｎ型ソース層２からｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本のＶ字
溝９が形成されている。ｐ型ベース層１の表面にはｎ型
ソース層２とｎ型にドレイン層３重なるように、ゲート
絶縁膜５を介してゲート電極６が形成されている。また
ｎ型ソース層２とｎ型ドレイン層３の表面にはソース電
極７とドレイン電極８が形成されている。
【００１３】ゲート電極６にｐ型ベース層にたいしてし
きい値電圧以上の電圧が印加されるとｐ型ベース層表
面、溝側壁にｎ型の反転層が形成され、ソース電極７と
ドレイン電極８に印加された電圧によってソース・ドレ
イン間に電流が流れる。図８よりわかるように溝９の深
さをｄとすると、２×（２1/2 −１）×ｄだけチャネル
幅が広くなっており、Ｃ−Ｃ’の方向に沿って単位長さ
当たりｎ本の溝が形成されていると、ｐ型ベース層表面
が平坦な場合に比べてチャネル幅が（１＋２×（２1/2
−１）×ｎ×ｄ）倍になる。したがってチャネル抵抗は
１／（１＋２×（２1/2 −１）×ｎ×ｄ）倍になる。
きい値電圧以上の電圧が印加されるとｐ型ベース層表
面、溝側壁にｎ型の反転層が形成され、ソース電極７と
ドレイン電極８に印加された電圧によってソース・ドレ
イン間に電流が流れる。図８よりわかるように溝９の深
さをｄとすると、２×（２1/2 −１）×ｄだけチャネル
幅が広くなっており、Ｃ−Ｃ’の方向に沿って単位長さ
当たりｎ本の溝が形成されていると、ｐ型ベース層表面
が平坦な場合に比べてチャネル幅が（１＋２×（２1/2
−１）×ｎ×ｄ）倍になる。したがってチャネル抵抗は
１／（１＋２×（２1/2 −１）×ｎ×ｄ）倍になる。
【００１４】図９は本発明の第３の実施例にかかる半導
体素子の平面図であり、図１０、図１１、図１２はそれ
ぞれ図９のＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図で
ある。
体素子の平面図であり、図１０、図１１、図１２はそれ
ぞれ図９のＡ−Ａ’、Ｂ−Ｂ’およびＣ−Ｃ’断面図で
ある。
【００１５】この半導体素子はｐ型ベース層１に隣接し
てｎ型ソース層２とｎ型ドレイン層３が拡散形成されて
いる。またｐ型ベース層表面にはｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本の選択
酸化後酸化膜を剥離することによって形成された溝１０
が形成されている。ｐ型ベース層１の表面にはｎ型ソー
ス層２とｎ型ドレイン層３に重なるように、ゲート絶縁
膜５を介してゲート電極６が形成されている。またｎ型
ソース層２とｎ型ドレイン層３の表面にはソース電極７
とドレイン電極８が形成されている。
てｎ型ソース層２とｎ型ドレイン層３が拡散形成されて
いる。またｐ型ベース層表面にはｎ型ソース層２からｎ
型ドレイン層３に向かってストライプ上に複数本の選択
酸化後酸化膜を剥離することによって形成された溝１０
が形成されている。ｐ型ベース層１の表面にはｎ型ソー
ス層２とｎ型ドレイン層３に重なるように、ゲート絶縁
膜５を介してゲート電極６が形成されている。またｎ型
ソース層２とｎ型ドレイン層３の表面にはソース電極７
とドレイン電極８が形成されている。
【００１６】ゲート電極６にｐ型ベース層にたいしてし
きい値電圧以上の電圧が印加されるとｐ型ベース層表
面、および溝内面にｎ型の反転層が形成され、ソース電
極７とドレイン電極８に印加された電圧によってソース
・ドレイン間に電流が流れる。図１２よりわかるように
溝１０の深さをｄとすると、２×（２1/2 −１）×ｄだ
けチャネル幅が広くなっており、Ｃ−Ｃ’の方向に沿っ
て単位長さ当たりｎ本の溝が形成されていると、ｐ型ベ
ース層表面が平坦な場合に比べてチャネル幅が（１＋２
×（２1/2 −１）×ｎ×ｄ）倍になる。したがってチャ
ネル抵抗は１／（１＋２×（２1/2 −１）×ｎ×ｄ）倍
になる。
きい値電圧以上の電圧が印加されるとｐ型ベース層表
面、および溝内面にｎ型の反転層が形成され、ソース電
極７とドレイン電極８に印加された電圧によってソース
・ドレイン間に電流が流れる。図１２よりわかるように
溝１０の深さをｄとすると、２×（２1/2 −１）×ｄだ
けチャネル幅が広くなっており、Ｃ−Ｃ’の方向に沿っ
て単位長さ当たりｎ本の溝が形成されていると、ｐ型ベ
ース層表面が平坦な場合に比べてチャネル幅が（１＋２
×（２1/2 −１）×ｎ×ｄ）倍になる。したがってチャ
ネル抵抗は１／（１＋２×（２1/2 −１）×ｎ×ｄ）倍
になる。
【００１７】また上述した実施例において、矩形状が溝
４を形成した場合に側壁を（１１０）面にした場合はゲ
ート絶縁膜５が図１３の如く上面である（１００）面よ
り厚くなり、ゲート耐圧が高くなり、そしてその上にゲ
ート電極６を一般的な手法で形成すれば図１５の如く比
較的厚い部分ができる為、ゲート抵抗が小さくなる。同
様にＶ字状の溝９を形成した場合、ゲート絶縁膜５が
（１１１）面の部分で図１４の如く厚くなり、そしてそ
の上のゲート電極６も図１６の如く比較的厚い部分がで
きるし、溝９がＵ字状の場合もゲート電極６が図１７の
ように厚い部分ができる。
４を形成した場合に側壁を（１１０）面にした場合はゲ
ート絶縁膜５が図１３の如く上面である（１００）面よ
り厚くなり、ゲート耐圧が高くなり、そしてその上にゲ
ート電極６を一般的な手法で形成すれば図１５の如く比
較的厚い部分ができる為、ゲート抵抗が小さくなる。同
様にＶ字状の溝９を形成した場合、ゲート絶縁膜５が
（１１１）面の部分で図１４の如く厚くなり、そしてそ
の上のゲート電極６も図１６の如く比較的厚い部分がで
きるし、溝９がＵ字状の場合もゲート電極６が図１７の
ように厚い部分ができる。
【００１８】図１８、図１９に第４の実施例の斜視図お
よび平面図を示す。この半導体素子はｐ型ベース層１に
隣接してｎ型ソース層２とｎ型ドレイン層３が拡散形成
されている。またｐ型ベース層表面にはｎ型ソース層２
からｎ型ドレイン層３に向かってストライプ上に複数本
の溝１１が形成されている。ｐ型ベース層１の表面には
ｎ型ソース層２とｎ型ドレイン層３に重なるように、ゲ
ート絶縁膜５を介してゲート電極６が形成されている。
またｎ型ソース層２とｎ型ドレイン層３の表面にはソー
ス電極７とドレイン電極８が形成されている。本実施例
で第１の実施例と異なる点はｎ型ソース層２およびｎ型
ドレイン層３の表面にもｐ型ベース層１表面と同様に溝
１１が形成されている点である。
よび平面図を示す。この半導体素子はｐ型ベース層１に
隣接してｎ型ソース層２とｎ型ドレイン層３が拡散形成
されている。またｐ型ベース層表面にはｎ型ソース層２
からｎ型ドレイン層３に向かってストライプ上に複数本
の溝１１が形成されている。ｐ型ベース層１の表面には
ｎ型ソース層２とｎ型ドレイン層３に重なるように、ゲ
ート絶縁膜５を介してゲート電極６が形成されている。
またｎ型ソース層２とｎ型ドレイン層３の表面にはソー
ス電極７とドレイン電極８が形成されている。本実施例
で第１の実施例と異なる点はｎ型ソース層２およびｎ型
ドレイン層３の表面にもｐ型ベース層１表面と同様に溝
１１が形成されている点である。
【００１９】図２０、図２１、図２２に本実施例にかか
る半導体素子の形成工程を示す。各図の（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれず１９のＡ−Ａ’、
Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’断面に対応する断面図で
ある。
る半導体素子の形成工程を示す。各図の（ａ）、
（ｂ）、（ｃ）、（ｄ）はそれぞれず１９のＡ−Ａ’、
Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’断面に対応する断面図で
ある。
【００２０】あらかじめｐ型ベース層を形成した半導体
基板の主表面を選択的にエッチングすることによって溝
１１を形成する。半導体素子の形成工程においては、Ｓ
ｉエッチングにより合わせマークを形成する方法が有
り、合わせマークを形成する工程でこのエッチングを行
えば、工程を増やすことなく、溝１１の形成が出来る。
その後ゲート酸化を行い、ゲート電極を形成し、パター
ニングを行う。そのゲート電極をマスクとしてｎ型不純
物ををイオン注入し、ｎ型ソース層およびｎ型ドレイン
層を拡散形成する。
基板の主表面を選択的にエッチングすることによって溝
１１を形成する。半導体素子の形成工程においては、Ｓ
ｉエッチングにより合わせマークを形成する方法が有
り、合わせマークを形成する工程でこのエッチングを行
えば、工程を増やすことなく、溝１１の形成が出来る。
その後ゲート酸化を行い、ゲート電極を形成し、パター
ニングを行う。そのゲート電極をマスクとしてｎ型不純
物ををイオン注入し、ｎ型ソース層およびｎ型ドレイン
層を拡散形成する。
【００２１】本実施例では、イオン注入によって半導体
主表面、溝側壁および溝底面にｎ型不純物が導入され、
拡散によりソース層およびドレイン層が同時に形成され
るため、ソース層およびドレイン層のチャネル長が半導
体主表面、溝側壁および溝底面で同じとなる。したがっ
てＭＯＳＦＥＴのしきい値電圧の制御が容易になる。
主表面、溝側壁および溝底面にｎ型不純物が導入され、
拡散によりソース層およびドレイン層が同時に形成され
るため、ソース層およびドレイン層のチャネル長が半導
体主表面、溝側壁および溝底面で同じとなる。したがっ
てＭＯＳＦＥＴのしきい値電圧の制御が容易になる。
【００２２】例えば、幅１μｍ深さ５μｍの溝を１ｃｍ
当り２０００本形成した場合（溝間隔５μｍ）、ＭＯＳ
抵抗は、ＭＯＳＦＥＴのｐベース表面が平坦な場合の３
０％になる。また溝側壁および底面に溝形成時に損傷が
導入され、チャネルでのキャリア移動度が低下すること
があるが、この場合にも十分な効果がある。
当り２０００本形成した場合（溝間隔５μｍ）、ＭＯＳ
抵抗は、ＭＯＳＦＥＴのｐベース表面が平坦な場合の３
０％になる。また溝側壁および底面に溝形成時に損傷が
導入され、チャネルでのキャリア移動度が低下すること
があるが、この場合にも十分な効果がある。
【００２３】なお、溝深さを増やすほど効果は増大する
が、例えば、幅が１μｍの溝を形成した場合には、溝深
さが１０μｍ（アスペクト比１０）以上となると、溝側
面への不純物導入が困難になるため、溝深さは１０μｍ
（アスペクト比１０）以下であることが望ましい。
が、例えば、幅が１μｍの溝を形成した場合には、溝深
さが１０μｍ（アスペクト比１０）以上となると、溝側
面への不純物導入が困難になるため、溝深さは１０μｍ
（アスペクト比１０）以下であることが望ましい。
【００２４】さらに、半導体主表面をＭＯＳＦＥＴとし
て使用するためには溝間隔は０．１μｍ〜１０μｍであ
る事が望ましい。図２３に本発明の第５の実施例の断面
図を示す。ｎ型ベース層１４に接してｐ型ドレイン層３
が形成されｎ型ベース層１４中にｐ型ベース層１６とｎ
型ソース層２が拡散形成されている。またｎ型ドレイン
層１３に接してドレイン電極８が形成され、ｎ型ソース
層２およびｐ型ベース層１６に接してソース電極７が形
成されている。ｎ型ソース層２、ｐ型ベース層１６、ｎ
型ベース層１４に接してゲート絶縁膜を介してゲート電
極が形成され、ｎ型ソース層２内より、ｐ型ベース層１
６、ｎ型ベース層１４を通ってゲート電極をはさんで対
向するｎ型ソース層２に達する複数の溝１１が紙面に沿
う方向に形成されている。
て使用するためには溝間隔は０．１μｍ〜１０μｍであ
る事が望ましい。図２３に本発明の第５の実施例の断面
図を示す。ｎ型ベース層１４に接してｐ型ドレイン層３
が形成されｎ型ベース層１４中にｐ型ベース層１６とｎ
型ソース層２が拡散形成されている。またｎ型ドレイン
層１３に接してドレイン電極８が形成され、ｎ型ソース
層２およびｐ型ベース層１６に接してソース電極７が形
成されている。ｎ型ソース層２、ｐ型ベース層１６、ｎ
型ベース層１４に接してゲート絶縁膜を介してゲート電
極が形成され、ｎ型ソース層２内より、ｐ型ベース層１
６、ｎ型ベース層１４を通ってゲート電極をはさんで対
向するｎ型ソース層２に達する複数の溝１１が紙面に沿
う方向に形成されている。
【００２５】この素子の動作は次の通りである。ドレイ
ン電極８がソース電極７に対して正バイアスされた状態
で、ゲート電極６にソース電極７に対してしきい値電圧
以上の正電圧を印加するとチャネル部２２表面に反転層
が形成され、該反転層を通ってｎ型ソース領域２からｎ
型ベース領域１４に電子が注入され、ドレイン層３を通
ってドレイン電極８から排出され、通電状態となる。チ
ャネル部２２に凹凸を設けていることによりチャネル抵
抗が低下し、素子全体のオン抵抗も低下する。
ン電極８がソース電極７に対して正バイアスされた状態
で、ゲート電極６にソース電極７に対してしきい値電圧
以上の正電圧を印加するとチャネル部２２表面に反転層
が形成され、該反転層を通ってｎ型ソース領域２からｎ
型ベース領域１４に電子が注入され、ドレイン層３を通
ってドレイン電極８から排出され、通電状態となる。チ
ャネル部２２に凹凸を設けていることによりチャネル抵
抗が低下し、素子全体のオン抵抗も低下する。
【００２６】図２４に本発明の第６の実施例を示す。本
実施例は第５の実施例と異なり、チャネル部２２にのみ
複数の溝を形成している。その他の構造および素子の動
作は、第５の実施例と同様であるが、溝の長さを短くす
ることにより、絶縁ゲートの容量を低減することがで
き、素子を高速に動作させることが出来る。
実施例は第５の実施例と異なり、チャネル部２２にのみ
複数の溝を形成している。その他の構造および素子の動
作は、第５の実施例と同様であるが、溝の長さを短くす
ることにより、絶縁ゲートの容量を低減することがで
き、素子を高速に動作させることが出来る。
【００２７】図２５に本発明の第７の実施例を示す。本
実施例は、第５の実施例においてｎ型ドレイン領域をｐ
型エミッタ領域に置き換えた構造である。この素子の動
作は次の通りである。ドレイン電極８がソース電極７に
対して正バイアスされた状態で、ゲート電極６にソース
電極７にたいしてしきい値電圧以上の正電圧を印加する
とチャネル部２２表面に反転層が形成され、該反転層を
通ってｎ型ソース領域２からｎ型ベース領域１４に電子
が注入され、ｐ型ベース層１、ｎ型ベース層１４、ｐ型
エミッタ層１５で構成されているｐｎｐトランジスタが
オンし通電状態となる。素子全体のオン抵抗を決めるｎ
型ソース領域１７からｎ型ベース層１４への電子の注入
量はチャネル２２の抵抗が小さくなると増加するのでチ
ャネル部２２に複数の溝を設けることによって、オン抵
抗が低下する。
実施例は、第５の実施例においてｎ型ドレイン領域をｐ
型エミッタ領域に置き換えた構造である。この素子の動
作は次の通りである。ドレイン電極８がソース電極７に
対して正バイアスされた状態で、ゲート電極６にソース
電極７にたいしてしきい値電圧以上の正電圧を印加する
とチャネル部２２表面に反転層が形成され、該反転層を
通ってｎ型ソース領域２からｎ型ベース領域１４に電子
が注入され、ｐ型ベース層１、ｎ型ベース層１４、ｐ型
エミッタ層１５で構成されているｐｎｐトランジスタが
オンし通電状態となる。素子全体のオン抵抗を決めるｎ
型ソース領域１７からｎ型ベース層１４への電子の注入
量はチャネル２２の抵抗が小さくなると増加するのでチ
ャネル部２２に複数の溝を設けることによって、オン抵
抗が低下する。
【００２８】図２６に本発明の第８の実施例を示す。本
実施例は第７の実施例と異なり、チャネル部２２にのみ
複数の溝を形成している。その他の構造および素子の動
作は、第７の実施例と同様であるが、溝の長さを短くす
ることにより絶縁ゲートの容量を低減することができ、
素子を高速に動作させることが出来る。
実施例は第７の実施例と異なり、チャネル部２２にのみ
複数の溝を形成している。その他の構造および素子の動
作は、第７の実施例と同様であるが、溝の長さを短くす
ることにより絶縁ゲートの容量を低減することができ、
素子を高速に動作させることが出来る。
【００２９】図２７は本発明の第９の実施例の断面図で
ある。ｎ型ベース層１４に接してｐ型エミッタ層１５が
形成され、またｎ型ベース層１４内にｐ型ベース層１６
およびｎ型エミッタ層１７が拡散形成されている。ｐ型
エミッタ層１５にはアノード電極２１が、ｎ型エミッタ
層１７にはカソード電極２０がそれぞれ形成されてい
る。 ｎ型エミッタ層１７にはｐ型ソース層１８が形成
され、このｐ型ソース層１８とｐ型ベース層１６により
挾まれた領域のｎ型エミッタ層１７上にゲート絶縁膜５
を介してゲート電極６が形成されてターンオフ用ｐチャ
ネルＭＯＳＦＥＴが構成されている。このターンオフ用
ｐチャネルＭＯＳＦＥＴのチャネル１３には複数の溝が
形成されている。ｐ型ソース層１８はカソード電極２０
によってｎ型エミッタ層１７と短絡されている。またゲ
ート電極５はｎｇａ他エミッタ層１７とｐ型ベース層１
６とｎ型ベース層１４より構成されるターンオン用のｎ
チャネルＭＯＳＦＥＴのゲート電極も兼ねている。
ある。ｎ型ベース層１４に接してｐ型エミッタ層１５が
形成され、またｎ型ベース層１４内にｐ型ベース層１６
およびｎ型エミッタ層１７が拡散形成されている。ｐ型
エミッタ層１５にはアノード電極２１が、ｎ型エミッタ
層１７にはカソード電極２０がそれぞれ形成されてい
る。 ｎ型エミッタ層１７にはｐ型ソース層１８が形成
され、このｐ型ソース層１８とｐ型ベース層１６により
挾まれた領域のｎ型エミッタ層１７上にゲート絶縁膜５
を介してゲート電極６が形成されてターンオフ用ｐチャ
ネルＭＯＳＦＥＴが構成されている。このターンオフ用
ｐチャネルＭＯＳＦＥＴのチャネル１３には複数の溝が
形成されている。ｐ型ソース層１８はカソード電極２０
によってｎ型エミッタ層１７と短絡されている。またゲ
ート電極５はｎｇａ他エミッタ層１７とｐ型ベース層１
６とｎ型ベース層１４より構成されるターンオン用のｎ
チャネルＭＯＳＦＥＴのゲート電極も兼ねている。
【００３０】この素子の動作は次の通りである。ターン
オン時、ゲート電極６にカソードに対して正の電圧が印
加される。これにより、ゲート電極５の下のオンチャネ
ル１２が導通し、ｎ型エミッタ層１７からｎ型ベース層
１４に電子が注入されて、素子がターンオンする。一
方、ターンオフ時にはゲート電極５に負の電圧が印加さ
れる。これにより、ゲート電極５の下のオフチャネル１
３が導通状態となり、ｐ型ベース層１６から直接ｎ型エ
ミッタ層１７に流れ込んでいた正孔電流の一部が、ｐ型
ソース層１８からカソード電極２０にバイパスするよう
になる。この正孔電流のバイパスによってやがてｎ型エ
ミッタ層１７からｐ型ベース層１６への電子注入が止ま
って、素子はターンオフする。
オン時、ゲート電極６にカソードに対して正の電圧が印
加される。これにより、ゲート電極５の下のオンチャネ
ル１２が導通し、ｎ型エミッタ層１７からｎ型ベース層
１４に電子が注入されて、素子がターンオンする。一
方、ターンオフ時にはゲート電極５に負の電圧が印加さ
れる。これにより、ゲート電極５の下のオフチャネル１
３が導通状態となり、ｐ型ベース層１６から直接ｎ型エ
ミッタ層１７に流れ込んでいた正孔電流の一部が、ｐ型
ソース層１８からカソード電極２０にバイパスするよう
になる。この正孔電流のバイパスによってやがてｎ型エ
ミッタ層１７からｐ型ベース層１６への電子注入が止ま
って、素子はターンオフする。
【００３１】この素子のターンオフ能力はｎ型ベース層
１７直下のｐ型ベース層１６の正孔バイパス電流による
電圧効果がｎ型エミッタ層１７とｐ型ベース層１６間の
接合電位を越えない電流値によって決まる。正孔電流バ
イパス経路の抵抗はおもにｐ型ベース層１６の横方向抵
抗とオフチャネル１３の抵抗である。本実施例によれ
ば、オフチャネル１３に複数の溝が設けられているた
め、オフチャネル１３の抵抗が低くなり、ターンオフ能
力が向上する。
１７直下のｐ型ベース層１６の正孔バイパス電流による
電圧効果がｎ型エミッタ層１７とｐ型ベース層１６間の
接合電位を越えない電流値によって決まる。正孔電流バ
イパス経路の抵抗はおもにｐ型ベース層１６の横方向抵
抗とオフチャネル１３の抵抗である。本実施例によれ
ば、オフチャネル１３に複数の溝が設けられているた
め、オフチャネル１３の抵抗が低くなり、ターンオフ能
力が向上する。
【００３２】図２８は本発明の第１０の実施例の断面図
である。ｎ型ベース層１４に接してｐ型エミッタ層１５
が形成され、またｎ型ベース層１４内にｐ型ベース層１
６およびｎ型ソース層が拡散形成されている。Ｐ型エミ
ッタ層１５にはアノード電極２１が、ｎ型エミッタ層１
７にはカソード電極２０がそれぞれ形成されている。
である。ｎ型ベース層１４に接してｐ型エミッタ層１５
が形成され、またｎ型ベース層１４内にｐ型ベース層１
６およびｎ型ソース層が拡散形成されている。Ｐ型エミ
ッタ層１５にはアノード電極２１が、ｎ型エミッタ層１
７にはカソード電極２０がそれぞれ形成されている。
【００３３】ｐ型ベース層１７にはｎ型ソース層２が形
成され、このｎ型ソース層２とｎ型ベース層１７により
挾まれた領域のｐ型ベース層１６上にゲート絶縁膜５を
介してゲート電極６が形成されてラテラルＭＯＳＦＥＴ
が構成されている。このラテラルＭＯＳＦＥＴのチャネ
ル１３には複数の溝が形成されている。またｎ型エミッ
タ層１７とｎ型ベース層１４に挾まれた領域のｐ型ベー
ス層１６上にゲート絶縁膜５を介してゲート電極６が形
成されてターンオン用ＭＯＳＦＥＴが構成されている。
ｐ型ベース層１８はカソード電極２０によってｎ型ソー
ス層２と短絡されている。
成され、このｎ型ソース層２とｎ型ベース層１７により
挾まれた領域のｐ型ベース層１６上にゲート絶縁膜５を
介してゲート電極６が形成されてラテラルＭＯＳＦＥＴ
が構成されている。このラテラルＭＯＳＦＥＴのチャネ
ル１３には複数の溝が形成されている。またｎ型エミッ
タ層１７とｎ型ベース層１４に挾まれた領域のｐ型ベー
ス層１６上にゲート絶縁膜５を介してゲート電極６が形
成されてターンオン用ＭＯＳＦＥＴが構成されている。
ｐ型ベース層１８はカソード電極２０によってｎ型ソー
ス層２と短絡されている。
【００３４】さらに本実施例ではラテラルＭＯＳＦＥＴ
は単位面積当たりのチャネル幅を大きくとるために図２
９に示すような平面配置をとっている。すなわちｎ型ソ
ース領域２とｎ型ドレイン領域３を櫛形に形成し、互い
違いに配置し、その間にゲート電極を形成している。こ
のようなＭＯＳＦＥＴに対しては、図に示すようにゲー
ト電極にたいしてそれぞれ垂直に交わるように溝１１を
配している。
は単位面積当たりのチャネル幅を大きくとるために図２
９に示すような平面配置をとっている。すなわちｎ型ソ
ース領域２とｎ型ドレイン領域３を櫛形に形成し、互い
違いに配置し、その間にゲート電極を形成している。こ
のようなＭＯＳＦＥＴに対しては、図に示すようにゲー
ト電極にたいしてそれぞれ垂直に交わるように溝１１を
配している。
【００３５】この素子の動作は次の通りである。ターン
オン時、ゲート電極６にカソードに対して正の電圧が印
加される。これにより、ゲート電極５の下のオンチャネ
ル１２およびチャネル２２が導通し、ｎ型ソース層２か
らｎ型エミッタ層１７を通してｎ型ベース層１４に電子
が注入されて、素子がターンオンする。この素子のオン
抵抗ｎ型エミッタ層からの電子の注入効率によって決ま
る。すなわちｎ型エミッタ層からの電子の注入量と、ｐ
型ベース層への正孔の排出量の差が大きいほどオン抵抗
は小さくなる。電子の注入量をあげるためにはチャネル
２２の抵抗を小さくすれば良く、本実施例ではチャネル
２２に複数の溝が形成されているために、この素子のオ
ン抵抗は小さくなる。
オン時、ゲート電極６にカソードに対して正の電圧が印
加される。これにより、ゲート電極５の下のオンチャネ
ル１２およびチャネル２２が導通し、ｎ型ソース層２か
らｎ型エミッタ層１７を通してｎ型ベース層１４に電子
が注入されて、素子がターンオンする。この素子のオン
抵抗ｎ型エミッタ層からの電子の注入効率によって決ま
る。すなわちｎ型エミッタ層からの電子の注入量と、ｐ
型ベース層への正孔の排出量の差が大きいほどオン抵抗
は小さくなる。電子の注入量をあげるためにはチャネル
２２の抵抗を小さくすれば良く、本実施例ではチャネル
２２に複数の溝が形成されているために、この素子のオ
ン抵抗は小さくなる。
【００３６】図３０は本発明の第１１の実施例の断面図
である。ｎ型ベース層１４に接してｐ型エミッタ層１５
が形成され、またｎ型ベース層１４内にｐ型ベース層１
６およびｎ型エミッタ層１７が拡散形成されている。ｐ
型エミッタ層１５にはアノード電極２１が、ｎ型エミッ
タ層１７にはカソード電極２０がそれぞれ形成されてい
る。
である。ｎ型ベース層１４に接してｐ型エミッタ層１５
が形成され、またｎ型ベース層１４内にｐ型ベース層１
６およびｎ型エミッタ層１７が拡散形成されている。ｐ
型エミッタ層１５にはアノード電極２１が、ｎ型エミッ
タ層１７にはカソード電極２０がそれぞれ形成されてい
る。
【００３７】ｐ型ベース層１７にはｎ型ソース層２およ
びｎ型ドレイン層３が形成され、このｎ型ソース層２と
ｎ型ドレイン層３により挾まれた領域のｐ型ベース層１
６上にゲート絶縁膜５を介してオフゲート電極２４が形
成されてターンオフ用ＭＯＳＦＥＴが構成されている。
このラテラルＭＯＳＦＥＴのオフチャネル１３には複数
の溝が形成されている。またｎ型エミッタ層１７とｎ型
ベース層１４に挾まれた領域のｐ型ベース層１６上にゲ
ート絶縁膜５を介してオンゲート電極２３が形成されて
ターンオン用ＭＯＳＦＥＴが構成されている。ｐ型ベー
ス層１８はドレイン電極８によってｎ型ドレイン層３と
短絡されている。
びｎ型ドレイン層３が形成され、このｎ型ソース層２と
ｎ型ドレイン層３により挾まれた領域のｐ型ベース層１
６上にゲート絶縁膜５を介してオフゲート電極２４が形
成されてターンオフ用ＭＯＳＦＥＴが構成されている。
このラテラルＭＯＳＦＥＴのオフチャネル１３には複数
の溝が形成されている。またｎ型エミッタ層１７とｎ型
ベース層１４に挾まれた領域のｐ型ベース層１６上にゲ
ート絶縁膜５を介してオンゲート電極２３が形成されて
ターンオン用ＭＯＳＦＥＴが構成されている。ｐ型ベー
ス層１８はドレイン電極８によってｎ型ドレイン層３と
短絡されている。
【００３８】さらに本実施例ではラテラルＭＯＳＦＥＴ
は単位面積当たりのチャネル幅を大きくとるために第１
０の実施例と同様に図２４に示すような平面配置をとっ
ている。すなわちｎ型ソース領域２とｎ型ドレイン領域
３を櫛形に形成し、互い違いに配置し、その間にゲート
電極を形成している。このようなＭＯＳＦＥＴに対して
は、図に示すようにゲート電極にたいしてそれぞれ垂直
に交わるように溝１１を配している。
は単位面積当たりのチャネル幅を大きくとるために第１
０の実施例と同様に図２４に示すような平面配置をとっ
ている。すなわちｎ型ソース領域２とｎ型ドレイン領域
３を櫛形に形成し、互い違いに配置し、その間にゲート
電極を形成している。このようなＭＯＳＦＥＴに対して
は、図に示すようにゲート電極にたいしてそれぞれ垂直
に交わるように溝１１を配している。
【００３９】この素子の動作は次の通りである。ターン
オン時、オンゲート電極２３に正の電圧が印加される
と、オンチャネル１２が導通状態となり、ｎ型エミッタ
層１７からｎ型ベース層１４に電子が注入されて、素子
がターンオンする。一方、ターンオフ時にはオフゲート
電極２４に正電圧が印加されて、オフチャネル１３が導
通状態となり、ｐ型ベース層１６から直接ｎ型エミッタ
層１７に流れ込んでいた正孔電流の一部が、ドレイン電
極８に吸い出されて、ｎ型ドレイン層を通ってｎ型ソー
ス層からカソード電極２０にバイパスするようになる。
この正孔電流のバイパスによってやがてｎ型エミッタ層
１７からｐ型ベース層１４への電子注入が止まって素子
はターンオフする。
オン時、オンゲート電極２３に正の電圧が印加される
と、オンチャネル１２が導通状態となり、ｎ型エミッタ
層１７からｎ型ベース層１４に電子が注入されて、素子
がターンオンする。一方、ターンオフ時にはオフゲート
電極２４に正電圧が印加されて、オフチャネル１３が導
通状態となり、ｐ型ベース層１６から直接ｎ型エミッタ
層１７に流れ込んでいた正孔電流の一部が、ドレイン電
極８に吸い出されて、ｎ型ドレイン層を通ってｎ型ソー
ス層からカソード電極２０にバイパスするようになる。
この正孔電流のバイパスによってやがてｎ型エミッタ層
１７からｐ型ベース層１４への電子注入が止まって素子
はターンオフする。
【００４０】この素子のターンオフ能力はｎ型エミッタ
層１７直下のｐ型ベース層１６の正孔バイパス電流によ
る電圧効果がｎ型エミッタ層１７とｐ型ベース層１６間
の接合電位を越えない電流値によって決まる。正孔電流
バイパス経路の抵抗はおもにｐ型ベース層１６の横方向
抵抗とオフチャネル１３の抵抗である。本実施例によれ
ば、オフチャネル１３に複数の溝が設けられているた
め、オフチャネル１３の抵抗が低くなり、ターンオフ能
力が向上する。
層１７直下のｐ型ベース層１６の正孔バイパス電流によ
る電圧効果がｎ型エミッタ層１７とｐ型ベース層１６間
の接合電位を越えない電流値によって決まる。正孔電流
バイパス経路の抵抗はおもにｐ型ベース層１６の横方向
抵抗とオフチャネル１３の抵抗である。本実施例によれ
ば、オフチャネル１３に複数の溝が設けられているた
め、オフチャネル１３の抵抗が低くなり、ターンオフ能
力が向上する。
【００４１】
【発明の効果】以上説明したように、本発明によればｐ
型ベース層表面に凹凸をつけたので、ＭＩＳＦＥＴの形
成領域を広げることなくチャネル幅を大きくすることが
でき、ＭＩＳＦＥＴの抵抗を下げることができる。
型ベース層表面に凹凸をつけたので、ＭＩＳＦＥＴの形
成領域を広げることなくチャネル幅を大きくすることが
でき、ＭＩＳＦＥＴの抵抗を下げることができる。
【図１】 本発明の第１の実施例の平面図
【図２】 本発明の第１の実施例の断面図
【図３】 本発明の第１の実施例の断面図
【図４】 本発明の第１の実施例の断面図
【図５】 本発明の第２の実施例の平面図
【図６】 本発明の第２の実施例の断面図
【図７】 本発明の第２の実施例の断面図
【図８】 本発明の第２の実施例の断面図
【図９】 本発明の第３の実施例の平面図
【図１０】 本発明の第３の実施例の断面図
【図１１】 本発明の第３の実施例の断面図
【図１２】 本発明の第３の実施例の断面図
【図１３】 本発明の第４の実施例の斜視図
【図１４】 本発明の第４の実施例の平面図
【図１５】 図４の変形例の断面図
【図１６】 図８の変形例の断面図
【図１７】 図４の他の変形例の断面図
【図１８】 図８の他の変形例の断面図
【図１９】 図１２の変形例の断面図
【図２０】 本発明の第４の実施例の素子の形成工程を
示す図
示す図
【図２１】 本発明の第４の実施例の素子の形成工程を
示す図
示す図
【図２２】 本発明の第４の実施例の素子の形成工程を
示す図
示す図
【図２３】 本発明の第５の実施例の断面図
【図２４】 本発明の第６の実施例の断面図
【図２５】 本発明の第７の実施例の断面図
【図２６】 本発明の第８の実施例の断面図
【図２７】 本発明の第９の実施例の断面図
【図２８】 本発明の第１０の実施例の断面図
【図２９】 本発明の第１０の実施例の平面図
【図３０】 本発明の第１１の実施例の断面図
１ ｐ型ベース層 ２ ｎ型ソース層 ３ ｎ型ドレイン層 ４、１１ 溝 ５ ゲート絶縁膜 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ Ｖ字溝 １０ 選択酸化により形成された溝 １２ オンチャネル １３ オフチャネル １４ ｎ型ベース層 １５ ｐ型エミッタ層 １６ ｐ型ベース層 １７ ｎ型エミッタ層 １８ ｐ型ソース層 １９ ｎ型不純物 ２０ カソード電極 ２１ アノード電極 ２２ チャネル ２３ オンゲート電極 ２４ オフゲート電極
Claims (7)
- 【請求項１】半導体基板上に第１導電型ベース層に隣接
して第２導電型ソース領域および第２導電型ドレイン領
域を有し、前記第２導電型ソース領域、第１導電型ベー
ス領域および第２導電型ドレイン領域に接して形成され
たゲート絶縁膜を介してゲート電極が形成された半導体
装置において、 前記第１導電型ベース層表面であって前記ゲート絶縁膜
を介してゲート電極と接している領域に凹凸を存在する
ように構成したことを特徴とする半導体装置。 - 【請求項２】凹凸の形状が矩形状、Ｖ字状又はＵ字状で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項３】凹凸はソース領域からドレイン領域方向に
対し、直角方向に設けられていることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】凹凸の形状が矩形状であって、その平坦部
の面及び側壁部の面が（１００）面であることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】凹凸の形状が矩形状であって、その平坦部
の面が（１００）面、側壁部の面が（１１０）面である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項６】半導体基板上に第１導電型ベース層に隣接
して第２導電型ソース領域および第２導電型ドレイン領
域を有し、前記第２導電型ソース領域、第１導電型ベー
ス領域および第２導電型ドレイン領域に接して形成され
たゲート絶縁膜を介してゲート電極が形成された半導体
装置において、 前記第１導電型ベース層表面であって前記ゲート絶縁膜
を介してゲート電極と接している領域に凹凸を存在する
ように構成し、ゲート絶縁膜をチャネル幅方向で変えた
ことを特徴とする半導体装置。 - 【請求項７】半導体基板上に第１導電型ベース層に隣接
して第２導電型ソース領域および第２導電型ドレイン領
域を有し、前記第２導電型ソース領域、第１導電型ベー
ス領域および第２導電型ドレイン領域に接して形成され
たゲート絶縁膜を介してゲート電極が形成された半導体
装置において、 前記第１導電型ベース層表面であって前記ゲート絶縁膜
を介してゲート電極と接している領域に凹凸を存在する
ように構成し、ゲート電極厚をチャネル幅方向に変えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062233A JPH08264764A (ja) | 1995-03-22 | 1995-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062233A JPH08264764A (ja) | 1995-03-22 | 1995-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264764A true JPH08264764A (ja) | 1996-10-11 |
Family
ID=13194245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062233A Pending JPH08264764A (ja) | 1995-03-22 | 1995-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264764A (ja) |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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