JPH08265103A - デジタル標本値フィルタリング装置 - Google Patents
デジタル標本値フィルタリング装置Info
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- JPH08265103A JPH08265103A JP8058021A JP5802196A JPH08265103A JP H08265103 A JPH08265103 A JP H08265103A JP 8058021 A JP8058021 A JP 8058021A JP 5802196 A JP5802196 A JP 5802196A JP H08265103 A JPH08265103 A JP H08265103A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H17/0225—Measures concerning the multipliers
- H03H17/0226—Measures concerning the multipliers comprising look-up tables
-
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- H03H17/00—Networks using digital techniques
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- H03H17/0283—Filters characterised by the filter structure
- H03H17/0292—Time multiplexed filters; Time sharing filters
-
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- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
-
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- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
-
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
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Abstract
(57)【要約】
【課題】 効率の良いデジタル標本値フィルタリング装
置を提供する。 【解決手段】 少なくとも２つのフィルタＦＡ，ＦＢの
係数Ａｉ，Ｂｉと、フィルタのいずれに当該係数が属し
ているかを指示するデータとの記憶手段と、係数の１つ
と、標本値Ｘｉ，Ｘ′ｉとを乗算する手段と、各フィル
タに対する乗算結果の部分和を累算する手段とを有して
いる。
置を提供する。 【解決手段】 少なくとも２つのフィルタＦＡ，ＦＢの
係数Ａｉ，Ｂｉと、フィルタのいずれに当該係数が属し
ているかを指示するデータとの記憶手段と、係数の１つ
と、標本値Ｘｉ，Ｘ′ｉとを乗算する手段と、各フィル
タに対する乗算結果の部分和を累算する手段とを有して
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
システム内でのデジタルフィルタリング装置に関する。
本発明は有利には、多数の、直列接続されたデジタルフ
ィルタを具体化実現するために使用することができる。
システム内でのデジタルフィルタリング装置に関する。
本発明は有利には、多数の、直列接続されたデジタルフ
ィルタを具体化実現するために使用することができる。
【０００２】
【従来の技術】デジタルフィルタの設計はしばしば、多
数の同一の回路要素の使用を含んでおり、結果的に非常
に高いチップ表面が要求されることになる。
数の同一の回路要素の使用を含んでおり、結果的に非常
に高いチップ表面が要求されることになる。
【０００３】
【発明の解決すべき課題】本発明の課題は、公知のデジ
タルフィルタ技術を改良したデジタル標本値フィルタリ
ング装置を提供することである。
タルフィルタ技術を改良したデジタル標本値フィルタリ
ング装置を提供することである。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、デジタル標本値フィルタリング装置において、少
なくとも２つのフィルタの係数と、該フィルタのいずれ
に係数が属しているかを指示するデータとを記憶する手
段と、前記係数の１つと、標本値とを乗算する手段と、
フィルタのそれぞれに対する乗算結果の部分和を累算す
る手段とを有していることによって解決される。
れば、デジタル標本値フィルタリング装置において、少
なくとも２つのフィルタの係数と、該フィルタのいずれ
に係数が属しているかを指示するデータとを記憶する手
段と、前記係数の１つと、標本値とを乗算する手段と、
フィルタのそれぞれに対する乗算結果の部分和を累算す
る手段とを有していることによって解決される。
【０００５】この種の多重化により、唯一の乗算器を使
用することが可能になる。更に、データをＲＯＭに記憶
する本発明の手法により、実施される計算の順序を制御
しかつフィルタリングされた標本値の、装置からの送出
時点を設定することが可能になる。
用することが可能になる。更に、データをＲＯＭに記憶
する本発明の手法により、実施される計算の順序を制御
しかつフィルタリングされた標本値の、装置からの送出
時点を設定することが可能になる。
【０００６】有利な実施例において、記憶手段は、それ
ぞれの係数に対して、前記係数が属しているフィルタを
指示するデータに加えて前記フィルタの係数をインタレ
ースの手法で含んでいるＲＯＭである。
ぞれの係数に対して、前記係数が属しているフィルタを
指示するデータに加えて前記フィルタの係数をインタレ
ースの手法で含んでいるＲＯＭである。
【０００７】有利な実施例において、乗算手段は唯一の
乗算器から成る。
乗算器から成る。
【０００８】有利な実施例において、記憶手段はバッフ
ァレジスタから成る。
ァレジスタから成る。
【０００９】有利な実施例において、記憶手段は、直列
接続された第１および第２のフィルタの係数を含んでい
る。
接続された第１および第２のフィルタの係数を含んでい
る。
【００１０】当該装置は２つのＲＡＭメモリを有し、該
ＲＡＭの第１のものは標本値を記憶し、一方第２のもの
は前記第１のフィルタによってフィルタリングされた標
本値を記憶する。
ＲＡＭの第１のものは標本値を記憶し、一方第２のもの
は前記第１のフィルタによってフィルタリングされた標
本値を記憶する。
【００１１】有利な実施例において、２つのフィルタの
少なくとも１つはオーバサンプリングを実施する。
少なくとも１つはオーバサンプリングを実施する。
【００１２】有利な実施例において、オーバサンプリン
グを実施するフィルタに続くフィルタの係数は、記憶手
段に繰り返し手法で記憶される。
グを実施するフィルタに続くフィルタの係数は、記憶手
段に繰り返し手法で記憶される。
【００１３】有利な実施例において、シンメトリックフ
ィルタに対する零係数は記憶されない。
ィルタに対する零係数は記憶されない。
【００１４】有利な実施例において、シンメトリックフ
ィルタに対する中心の非零係数は前記記憶手段に記憶さ
れず、前記中心係数に関する計算は、別個に実施され
る。
ィルタに対する中心の非零係数は前記記憶手段に記憶さ
れず、前記中心係数に関する計算は、別個に実施され
る。
【００１５】有利な実施例において、前記記憶手段に記
憶されたそれぞれの係数は順次読み出され、かつ該係数
は、前記標本値の１つと乗算される。当該係数がどのフ
ィルタに属しているかを指示するデータが、いずれの累
算手段によって前記乗算結果を累算するのかを決定す
る。
憶されたそれぞれの係数は順次読み出され、かつ該係数
は、前記標本値の１つと乗算される。当該係数がどのフ
ィルタに属しているかを指示するデータが、いずれの累
算手段によって前記乗算結果を累算するのかを決定す
る。
【００１６】有利な実施例において、所定のフィルタに
関する計算が実施される都度、累算手段で累算された結
果はすべて前記手段から消去される。
関する計算が実施される都度、累算手段で累算された結
果はすべて前記手段から消去される。
【００１７】本発明のその他の利点および特徴は図示の
実施例の以下の説明から明らかであるが、この実施例は
それに制限されるものではない。
実施例の以下の説明から明らかであるが、この実施例は
それに制限されるものではない。
【００１８】
【発明の実施の形態】次に本発明を図示の実施例につき
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１９】図示の実施例において、周波数Ｆｓでの標
本値は連続的に２つのフィルタＦＡ、ＦＢに供給され
る。第１フィルタＦＡは、１３３次のシンメトリック１
／２幅フィルタであって、係数２のオーバサンプリング
を実施する。固有の特性の結果として、このフィルタ
は、３３の係数を用いて具体化実現することができる。
第２フィルタＦＢは、４６次のフィルタであって、４６
の係数を用いて表されかつ係数４の付加的なオーバサン
プリングを実施する。それ故に、直列接続された２つの
フィルタは８の係数においてオーバサンプリングする。
これらフィルタによって使用されるオーバサンプリング
の原理はそれ自体公知であるので、ここでは説明しな
い。
本値は連続的に２つのフィルタＦＡ、ＦＢに供給され
る。第１フィルタＦＡは、１３３次のシンメトリック１
／２幅フィルタであって、係数２のオーバサンプリング
を実施する。固有の特性の結果として、このフィルタ
は、３３の係数を用いて具体化実現することができる。
第２フィルタＦＢは、４６次のフィルタであって、４６
の係数を用いて表されかつ係数４の付加的なオーバサン
プリングを実施する。それ故に、直列接続された２つの
フィルタは８の係数においてオーバサンプリングする。
これらフィルタによって使用されるオーバサンプリング
の原理はそれ自体公知であるので、ここでは説明しな
い。
【００２０】図１には、入力信号の２つの標本値および
２つのフィルタＦＡおよびＦＢの出力期間の標本値を示
すことによってオーバサンプリングが説明されている。
期間Ｆｓの間、フィルタＦＡの具体化実現のために３３
回の乗算が実施されなければならず、かつフィルタＦＢ
の具体化実現のためには２＊４６＝９２回の乗算が行わ
れ、全部で１２５回の乗算になる。それ故に回路は、少
なくとも１２５Ｆｓの周波数を有するクロックを使用し
て動作することができる。説明を簡単にする理由から、
１２５Ｆｓのクロック周波数を選択することにする。
２つのフィルタＦＡおよびＦＢの出力期間の標本値を示
すことによってオーバサンプリングが説明されている。
期間Ｆｓの間、フィルタＦＡの具体化実現のために３３
回の乗算が実施されなければならず、かつフィルタＦＢ
の具体化実現のためには２＊４６＝９２回の乗算が行わ
れ、全部で１２５回の乗算になる。それ故に回路は、少
なくとも１２５Ｆｓの周波数を有するクロックを使用し
て動作することができる。説明を簡単にする理由から、
１２５Ｆｓのクロック周波数を選択することにする。
【００２１】本実施例の回路がオーディオ処理回路にお
いて設計企画されている場合には、クロック周波数は、
処理すべき信号のモノラルまたはステレオ特性に依存し
て２倍化されることに注意すべきである。
いて設計企画されている場合には、クロック周波数は、
処理すべき信号のモノラルまたはステレオ特性に依存し
て２倍化されることに注意すべきである。
【００２２】ＦＡに対して実施すべき乗算回数とＦＢに
対して実施すべき乗算回数との比は近似的に１／３であ
る。１回の乗算がＦＡに対して実施され、続いて３回の
乗算がＦＢに対して実施され、かつフィルタＦＢに対し
て４６個の係数が使用され終わるまで、同様のことが行
われる。後半部の４６の係数も同じ方法で処理される。
対して実施すべき乗算回数との比は近似的に１／３であ
る。１回の乗算がＦＡに対して実施され、続いて３回の
乗算がＦＢに対して実施され、かつフィルタＦＢに対し
て４６個の係数が使用され終わるまで、同様のことが行
われる。後半部の４６の係数も同じ方法で処理される。
【００２３】以下の表はＲＯＭにおける係数の配置構成
を示している：
を示している：
【００２４】
【表１】
【００２５】Ａｉは第１のフィルタに対する係数を表
し、一方Ｂｉは第２のフィルタに対する係数に関連して
いる。
し、一方Ｂｉは第２のフィルタに対する係数に関連して
いる。
【００２６】表がＦＢフィルタ係数を繰り返しの手法で
含んでおり、これら係数は、フィルタＦＡが２の係数で
オーバサンプリングすることを前提とすれば、２Ｆｓの
周波数で使用されることを述べておく。
含んでおり、これら係数は、フィルタＦＡが２の係数で
オーバサンプリングすることを前提とすれば、２Ｆｓの
周波数で使用されることを述べておく。
【００２７】図２は、この実施例に従った回路の機能を
示す線図である。ＲＯＭ１は実質的に、表１における情
報を格納している。それぞれの係数は１７ビットにコー
ド化されている。どのフィルタにそれが属しているか指
示するために、それぞれの係数に付加ビットが設けられ
ている。従って１２５＊１８ビットの大きさを有するＲ
ＯＭ１は、順次読み出される。フィルタ指示ビットが、
回路の残りにおいて実施される種々の多重化を決定す
る。ＲＯＭの内容が、回路内の動作に対する順序付けプ
ログラムを形成する。
示す線図である。ＲＯＭ１は実質的に、表１における情
報を格納している。それぞれの係数は１７ビットにコー
ド化されている。どのフィルタにそれが属しているか指
示するために、それぞれの係数に付加ビットが設けられ
ている。従って１２５＊１８ビットの大きさを有するＲ
ＯＭ１は、順次読み出される。フィルタ指示ビットが、
回路の残りにおいて実施される種々の多重化を決定す
る。ＲＯＭの内容が、回路内の動作に対する順序付けプ
ログラムを形成する。
【００２８】図２は、標本値入力をＦＡ（ｘｉ標本値）
に記憶する１つのＲＡＭ２および標本値入力をＦＢ
（Ｘ′ｉ標本値）に記憶する１つのＲＡＭ３も含んでい
る。これら標本値は１９ビットでコード化される。実施
されるオーバサンプリングを考慮して、ＲＡＭ２はフィ
ルタＦＡに対して８７の標本値を記憶し、一方ＲＡＭ３
はフィルタＢに対して１２の標本値を記憶する。
に記憶する１つのＲＡＭ２および標本値入力をＦＢ
（Ｘ′ｉ標本値）に記憶する１つのＲＡＭ３も含んでい
る。これら標本値は１９ビットでコード化される。実施
されるオーバサンプリングを考慮して、ＲＡＭ２はフィ
ルタＦＡに対して８７の標本値を記憶し、一方ＲＡＭ３
はフィルタＢに対して１２の標本値を記憶する。
【００２９】フィルタＦＡのシンメトリック特性のため
に、メモリ２に読み込まれた第１の標本値はバッファレ
ジスタ４に記憶され、第２の標本値は、加算器５におい
て第１の標本値と加算されるために読み出される。それ
から係数のこの和は、ＲＡＭ３から読み出される標本値
の１つとマルチプレクサ６によって多重化される。この
マルチプレクサは、ＲＯＭ１から読み出されるフィルタ
における指示ビットの状態によって制御される。マルチ
プレクサ６の出力はバッファレジスタ７に記憶され、一
方ＲＯＭ１から読み出された係数はバッファレジスタ８
に記憶される。
に、メモリ２に読み込まれた第１の標本値はバッファレ
ジスタ４に記憶され、第２の標本値は、加算器５におい
て第１の標本値と加算されるために読み出される。それ
から係数のこの和は、ＲＡＭ３から読み出される標本値
の１つとマルチプレクサ６によって多重化される。この
マルチプレクサは、ＲＯＭ１から読み出されるフィルタ
における指示ビットの状態によって制御される。マルチ
プレクサ６の出力はバッファレジスタ７に記憶され、一
方ＲＯＭ１から読み出された係数はバッファレジスタ８
に記憶される。
【００３０】バッファ７および８の内容は、乗算器９に
よって乗算され、それからこの結果はバッファレジスタ
１０において記憶され、その後加算器１１によって、対
応するフィルタに対して既に実施された部分和に加算さ
れる。
よって乗算され、それからこの結果はバッファレジスタ
１０において記憶され、その後加算器１１によって、対
応するフィルタに対して既に実施された部分和に加算さ
れる。
【００３１】フィルタＦＡに対応する部分和は、バッフ
ァレジスタ１４に記憶される。後で説明する理由のため
に（零係数およびフィルタ中央係数はＲＯＭ１に記憶さ
れていないので）、図２に図示の回路は、フィルタＦＡ
に対する２つのうちの１つの結果を計算するにすぎな
い。この理由から、この場所で１つのバッファレジスタ
のみが使用されている。
ァレジスタ１４に記憶される。後で説明する理由のため
に（零係数およびフィルタ中央係数はＲＯＭ１に記憶さ
れていないので）、図２に図示の回路は、フィルタＦＡ
に対する２つのうちの１つの結果を計算するにすぎな
い。この理由から、この場所で１つのバッファレジスタ
のみが使用されている。
【００３２】フィルタＦＢは、Ｆｓの１／２周期当た
り、換言すれば４６回の乗算に対して４つの結果を提供
する。これら４つの結果は、４つの直列接続されたバッ
ファレジスタから構成されたシフトレジスタ１２におい
て記憶される。これら４つの結果は、フィルタＦＡに対
する最後の４つの係数（４２ないし４８）に対して実施
される計算期間に累算された部分和に相当する。
り、換言すれば４６回の乗算に対して４つの結果を提供
する。これら４つの結果は、４つの直列接続されたバッ
ファレジスタから構成されたシフトレジスタ１２におい
て記憶される。これら４つの結果は、フィルタＦＡに対
する最後の４つの係数（４２ないし４８）に対して実施
される計算期間に累算された部分和に相当する。
【００３３】これらの結果は、最後の係数に対して計算
が実施される都度、順次シフトされる。
が実施される都度、順次シフトされる。
【００３４】シフトレジスタ１２は、マルチプレクサ１
３にループ状に接続されている。マルチプレクサ６の場
合と同様に、マルチプレクサ１３は、多重フェーズ期間
の間、フィルタの指示ビットの状態によって制御され
る。２つのバッファ１２および１４はそれぞれ、加算器
１１からの出力を受け取る。フィルタのどちらかからの
最終結果はすべて、バッファ１５に記憶される。当該結
果がフィルタＦＡに属しているとき、それはＲＡＭ３に
記憶されて後でフィルタＦＢによって使用できるように
しておく。フィルタＦＢからの結果出力は、バッファ１
５からの出力として使用可能である。
３にループ状に接続されている。マルチプレクサ６の場
合と同様に、マルチプレクサ１３は、多重フェーズ期間
の間、フィルタの指示ビットの状態によって制御され
る。２つのバッファ１２および１４はそれぞれ、加算器
１１からの出力を受け取る。フィルタのどちらかからの
最終結果はすべて、バッファ１５に記憶される。当該結
果がフィルタＦＡに属しているとき、それはＲＡＭ３に
記憶されて後でフィルタＦＢによって使用できるように
しておく。フィルタＦＢからの結果出力は、バッファ１
５からの出力として使用可能である。
【００３５】図３は、図２の示された回路の動作を説明
するブロック線図である。説明を簡単にするために、２
つのフィルタの処理は意図的に分離した。インデックス
ｉはＲＯＭ１における係数に対する順序インデックスに
相応する。＠（ｉ）は係数ｉのアドレスである。
するブロック線図である。説明を簡単にするために、２
つのフィルタの処理は意図的に分離した。インデックス
ｉはＲＯＭ１における係数に対する順序インデックスに
相応する。＠（ｉ）は係数ｉのアドレスである。
【００３６】この実施例において、回路は図示されてい
ないマイクロプロセッサによって制御される。
ないマイクロプロセッサによって制御される。
【００３７】第１のステップ（２１）は、ＲＯＭ１の、
アドレス＠（ｉ）での読み出しであり、インデックスｉ
は既に適当な値に初期化されている。係数ｉに対するフ
ィルタの場合、識別ビットはステップ２２の間に検査さ
れる（フィルタＦＡに対する係数ＡｉおよびフィルタＦ
Ｂに対する係数Ｂｉ）。ステップ２３ないし２９は、第
１のフィルタに関し、一方ステップ３０ないし３３は第
２のフィルタに関する。
アドレス＠（ｉ）での読み出しであり、インデックスｉ
は既に適当な値に初期化されている。係数ｉに対するフ
ィルタの場合、識別ビットはステップ２２の間に検査さ
れる（フィルタＦＡに対する係数ＡｉおよびフィルタＦ
Ｂに対する係数Ｂｉ）。ステップ２３ないし２９は、第
１のフィルタに関し、一方ステップ３０ないし３３は第
２のフィルタに関する。
【００３８】ステップ２３は、ＲＡＭ２における２つの
標本値を読み出すことに係わっている。これらは、シン
メトリックフィルタであるフィルタＦＡの係数Ａｉに相
応する２つの“シンメトリック”標本値である。それか
らこれら２つの係数は、ステップ２４において加算さ
れ、Ａｉによって乗算され、それから結果はその時の部
分和に加算される。ステップ２６では、ＦＡの最後の係
数が処理されたかどうかを確かめるための検査が行われ
る。
標本値を読み出すことに係わっている。これらは、シン
メトリックフィルタであるフィルタＦＡの係数Ａｉに相
応する２つの“シンメトリック”標本値である。それか
らこれら２つの係数は、ステップ２４において加算さ
れ、Ａｉによって乗算され、それから結果はその時の部
分和に加算される。ステップ２６では、ＦＡの最後の係
数が処理されたかどうかを確かめるための検査が行われ
る。
【００３９】イエスであれば、最終累算結果がＲＡＭ３
に記憶され、シフトレジスタ１２は零にリセットされ、
インデックスｉもリセットされ（それぞれステップ２７
ないし２９）かつＲＯＭ１の読み出しが再スタートす
る。ノーであれば、ｉはインクリメントされ（ステップ
３５）かつＲＯＭ１の読み出しが続けられる。
に記憶され、シフトレジスタ１２は零にリセットされ、
インデックスｉもリセットされ（それぞれステップ２７
ないし２９）かつＲＯＭ１の読み出しが再スタートす
る。ノーであれば、ｉはインクリメントされ（ステップ
３５）かつＲＯＭ１の読み出しが続けられる。
【００４０】ステップ３０は、フィルタＦＢに対応する
計算に対するＲＡＭ３の標本値の読み出しを示してい
る。この標本値はＢｉと乗算されかつ既に計算されてい
る対応する部分和と累算される。それから、ＢｉがＦＢ
の最後の係数（４６）に相応することを保証するために
検査が実施される（ステップ３２）。イエスであれば、
連続する累算の４つの結果が回路出力側に転送されかつ
累算レジスタ１４が再初期化される。ノーであれば、ｉ
はインクリメントされかつＲＯＭ１の読み出しが続けら
れる。
計算に対するＲＡＭ３の標本値の読み出しを示してい
る。この標本値はＢｉと乗算されかつ既に計算されてい
る対応する部分和と累算される。それから、ＢｉがＦＢ
の最後の係数（４６）に相応することを保証するために
検査が実施される（ステップ３２）。イエスであれば、
連続する累算の４つの結果が回路出力側に転送されかつ
累算レジスタ１４が再初期化される。ノーであれば、ｉ
はインクリメントされかつＲＯＭ１の読み出しが続けら
れる。
【００４１】図３の破線の２重矢印は、ステップ３５お
よび３０が同じ回路要素によって実施されることを示し
ている。
よび３０が同じ回路要素によって実施されることを示し
ている。
【００４２】フィルタＦＡは、この実施例では、その中
心係数が零ではないフィルタである。これは奇数のみの
非零係数である。フィルタＦＡの入力側における係数２
のオーバサンプリングの結果は、単に中心係数の、標本
値との乗算からのフィルタ結果からの１つおきの結果出
力であり、その他の乗算はすべて零結果を有している。
実際に、標本値のシーケンスが、 ｘ0，ｘ1，ｘ2，… である時、フィルタＦＡは、 ｘ0，０，ｘ1，０，ｘ2，０… を処理する。
心係数が零ではないフィルタである。これは奇数のみの
非零係数である。フィルタＦＡの入力側における係数２
のオーバサンプリングの結果は、単に中心係数の、標本
値との乗算からのフィルタ結果からの１つおきの結果出
力であり、その他の乗算はすべて零結果を有している。
実際に、標本値のシーケンスが、 ｘ0，ｘ1，ｘ2，… である時、フィルタＦＡは、 ｘ0，０，ｘ1，０，ｘ2，０… を処理する。
【００４３】しかしながら、フィルタに対する係数は、
典型的には次の通りである； Ｃ0，０，Ｃ2，０…０，Ｃcentral-1, Ｃcentral．Ｃ
central+1，０…０，Ｃn 最初、次の結果が計算される： ｃ0ｘ0＋ｃ2ｘ1＋… 第２の交番の期間、次の計算が実施されなければならな
い。
典型的には次の通りである； Ｃ0，０，Ｃ2，０…０，Ｃcentral-1, Ｃcentral．Ｃ
central+1，０…０，Ｃn 最初、次の結果が計算される： ｃ0ｘ0＋ｃ2ｘ1＋… 第２の交番の期間、次の計算が実施されなければならな
い。
【００４４】Ｃ0″０＋０″ｘ1＋Ｃ2″０＋…＋ Ｃ
central″ ｘi＋…０″ｘn Ｃcentral″ ｘi のみが零ではない 結果として、２つのうち１つの交番のみが、指示された
インタレースを使用して計算される。中心係数の場合
は、乗算器９によって実施される多数の有用でない計算
を回避するために、ステップ３８の間、別個に扱われ
る。マイクロプロセッサ（または等価なもの）が計算を
実施しかつ結果をＲＡＭ３に記憶する。
central″ ｘi＋…０″ｘn Ｃcentral″ ｘi のみが零ではない 結果として、２つのうち１つの交番のみが、指示された
インタレースを使用して計算される。中心係数の場合
は、乗算器９によって実施される多数の有用でない計算
を回避するために、ステップ３８の間、別個に扱われ
る。マイクロプロセッサ（または等価なもの）が計算を
実施しかつ結果をＲＡＭ３に記憶する。
【００４５】勿論、本発明は、上述の実施例に限定され
ない。もっと大きな数のフィルタおよびオーバサンプリ
ングしない場合にも適用することができる。更に、フィ
ルタは必ずしも直列である必要はなく、並列接続されて
いてによい。
ない。もっと大きな数のフィルタおよびオーバサンプリ
ングしない場合にも適用することができる。更に、フィ
ルタは必ずしも直列である必要はなく、並列接続されて
いてによい。
【００４６】特別な実施例において、２つのフィルタに
対して唯一のＲＡＭが設けられており、これによりアド
レス指定を簡単にすることができる。
対して唯一のＲＡＭが設けられており、これによりアド
レス指定を簡単にすることができる。
【図１】本発明の実施例においてフィルタによって実施
されるオーバサンプリングを象徴的に説明する図であ
る。
されるオーバサンプリングを象徴的に説明する図であ
る。
【図２】本発明の回路の概略図である。
【図３】図２に示された回路の動作を説明するブロック
線図である。
線図である。
１ ＲＯＭ， ２，３ ＲＡＭ、 ４，７，８，１４
バッファレジスタ、５，１３ 加算器、 ６，１３ マ
ルチプレクサ、 ９ 乗算器、 １２ シフトレジスタ
バッファレジスタ、５，１３ 加算器、 ６，１３ マ
ルチプレクサ、 ９ 乗算器、 １２ シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランシス デローヴァ フランス国 サン イレール デュ トゥ ヴェ ロティスマン ”レ コンベ” （番地なし) (72)発明者 フレデリク パヤルデ フランス国 グルノーブル アヴニュ ド ゥ ヴァルム ３
Claims (12)
- 【請求項１】 少なくとも２つのフィルタ（ＦＡ，Ｆ
Ｂ）の係数（Ａｉ，Ｂｉ）と、前記フィルタのいずれに
当該係数が属しているかを指示するデータとを記憶する
手段と、前記係数（Ａｉ，Ｂｉ）の１つと、標本値（Ｘ
ｉ，Ｘ′ｉ）とを乗算する手段と、前記フィルタ（Ｆ
Ａ，ＦＢ）のそれぞれに対する乗算結果の部分和を累算
する手段とを有していることを特徴とするデジタル標本
値フィルタリング装置。 - 【請求項２】 前記記憶手段は、それぞれの係数に対し
て、前記係数が属しているフィルタを識別する情報とと
もに前記フィルタの係数をインタレースの手法で含んで
いるＲＯＭである請求項１記載のデジタル標本値フィル
タリング装置。 - 【請求項３】 前記乗算手段は唯一の乗算器から成る請
求項１記載のデジタル標本値フィルタリング装置。 - 【請求項４】 前記累算手段はバッファレジスタから成
る請求項１記載のデジタル標本値フィルタリング装置。 - 【請求項５】 前記２つのフィルタの少なくとも１つは
オーバサンプリングを実施する請求項１記載のデジタル
標本値フィルタリング装置。 - 【請求項６】 オーバサンプリングを実施するフィルタ
（ＦＡ）に続くフィルタ（ＦＢ）の係数は、前記記憶手
段に繰り返し手法で記憶される請求項５記載のデジタル
標本値フィルタリング装置。 - 【請求項７】 シンメトリックフィルタ（ＦＡ）に対す
る零係数は記憶されない請求項１記載のデジタル標本値
フィルタリング装置。 - 【請求項８】 前記シンメトリックフィルタ（ＦＡ）に
対する中心の非零係数は前記記憶手段に記憶されず、前
記中心係数に関する計算は、別個に実施される請求項７
記載のデジタル標本値フィルタリング装置。 - 【請求項９】 前記記憶手段は、直列接続された前記第
１のフィルタおよび前記第２のフィルタ（ＦＡ，ＦＢ）
からの係数を記憶する請求項１記載のデジタル標本値フ
ィルタリング装置。 - 【請求項１０】 当該装置は２つのＲＡＭを有し、該Ｒ
ＡＭの第１のものは前記標本値（Ｘｉ）を記憶し、一方
第２のものは前記第１のフィルタ（ＦＡ）によってフィ
ルタリングされた標本値を記憶する請求項９記載のデジ
タル標本値フィルタリング装置。 - 【請求項１１】 前記記憶手段に記憶されたそれぞれの
係数は順次読み出され、該係数は、前記標本値の１つと
乗算され、当該係数がどのフィルタに属しているかを指
示する前記データが、いずれの累算手段によって前記乗
算結果を累算するのかを決定する - 【請求項１２】 所定のフィルタに関する計算が実施さ
れる都度、前記累算手段において累算された結果はすべ
て、前記手段から消去される請求項１記載のデジタル標
本値フィルタリング装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9502946A FR2731854B1 (fr) | 1995-03-14 | 1995-03-14 | Dispositif de filtrage digital |
| FR9502946 | 1995-03-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265103A true JPH08265103A (ja) | 1996-10-11 |
Family
ID=9477009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8058021A Pending JPH08265103A (ja) | 1995-03-14 | 1996-03-14 | デジタル標本値フィルタリング装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5956262A (ja) |
| EP (1) | EP0732809B1 (ja) |
| JP (1) | JPH08265103A (ja) |
| DE (1) | DE69614425T2 (ja) |
| FR (1) | FR2731854B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768852B1 (fr) * | 1997-09-22 | 1999-11-26 | Sgs Thomson Microelectronics | Realisation d'un condensateur intermetallique |
| FR2776093A1 (fr) * | 1998-03-10 | 1999-09-17 | Philips Electronics Nv | Circuit processeur programmable muni d'une memoire reconfigurable, pour realiser un filtre numerique |
| FI107477B (fi) | 1999-12-16 | 2001-08-15 | Valtion Teknillinen | Menetelmä signaalien erottamiseksi toisistaan ja suodatin |
| US7409417B2 (en) * | 2004-05-24 | 2008-08-05 | Broadcom Corporation | Polyphase filter with optimized silicon area |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2308143A1 (fr) * | 1975-04-16 | 1976-11-12 | Ibm France | Dispositif generateur de fonction de convolution discrete et filtre numerique incorporant ledit dispositif |
| FR2342592A1 (fr) * | 1976-02-26 | 1977-09-23 | Ibm France | Dispositif de filtrage numerique |
| US4766561A (en) * | 1986-06-26 | 1988-08-23 | Motorola, Inc. | Method and apparatus for implementing multiple filters with shared components |
| US5367540A (en) * | 1992-01-16 | 1994-11-22 | Fujitsu Limited | Transversal filter for use in a digital subscriber line transmission interface |
-
1995
- 1995-03-14 FR FR9502946A patent/FR2731854B1/fr not_active Expired - Fee Related
-
1996
- 1996-03-12 US US08/614,862 patent/US5956262A/en not_active Expired - Fee Related
- 1996-03-13 DE DE69614425T patent/DE69614425T2/de not_active Expired - Fee Related
- 1996-03-13 EP EP96400517A patent/EP0732809B1/fr not_active Expired - Lifetime
- 1996-03-14 JP JP8058021A patent/JPH08265103A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11266140A (ja) * | 1997-12-23 | 1999-09-28 | Koninkl Philips Electronics Nv | ディジタルフィルタを実現するプログラム可能な回路 |
| JP2006319941A (ja) * | 2005-04-15 | 2006-11-24 | Sanyo Electric Co Ltd | Ｆｉｒフィルタ演算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5956262A (en) | 1999-09-21 |
| FR2731854A1 (fr) | 1996-09-20 |
| DE69614425D1 (de) | 2001-09-20 |
| EP0732809B1 (fr) | 2001-08-16 |
| EP0732809A1 (fr) | 1996-09-18 |
| DE69614425T2 (de) | 2002-06-13 |
| FR2731854B1 (fr) | 1997-04-25 |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061208 |