JPH08265123A - ドライバ回路 - Google Patents

ドライバ回路

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JPH08265123A
JPH08265123A JP7062339A JP6233995A JPH08265123A JP H08265123 A JPH08265123 A JP H08265123A JP 7062339 A JP7062339 A JP 7062339A JP 6233995 A JP6233995 A JP 6233995A JP H08265123 A JPH08265123 A JP H08265123A
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Abstract

(57)【要約】 【目的】 相補導電型ＭＯＳＦＥＴを含むドライバ回路
において、高速動作と低消費電力とを実現する。 【構成】 ＭＯＳＦＥＴ１０６について、そのオン動作
時に低閾値電圧状態にせしめる電圧をそのボディ端子１
１２に印加し、そのオフ動作時には高閾値電圧状態にせ
しめる電圧をそのボディ端子１１２に印加する。ＭＯＳ
ＦＥＴ１０５についても、そのオン動作時に低閾値電圧
状態にせしめる電圧をそのボディ端子１１１に印加し、
そのオフ動作時には高閾値電圧状態にせしめる電圧をそ
のボディ端子１１１に印加する。 【効果】 オン動作を高速にでき、かつオフ動作時に消
費電力を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はドライバ回路に関し、特
に相補導電型ＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）を含むドライバ回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下ＬＳＩと呼ぶ）を
構成するそれぞれの回路は、論理機能と同時に負荷容量
駆動の働きを持たなければならない。負荷容量は出力に
接続される次段の入力容量と配線容量とから成ってお
り、極めて多様である。一般に論理機能の複雑さと駆動
能力とは両立しないので、大きな負荷容量を高速に駆動
する場合には、論理機能を単純にして大きな駆動能力を
持たせたドライバと呼ばれる回路が用いられる。
【０００３】多くの論理ＬＳＩにはＣＭＯＳ回路が用い
られているが、この場合にはドライバ回路としてはチャ
ネル幅の大きいＭＯＳＦＥＴで構成されたインバータ回
路が用いられることが多い。
【０００４】ＣＭＯＳ回路の低消費電力性とバイポーラ
トランジスタの高負荷駆動能力を組み合わせたＢｉ―Ｃ
ＭＯＳ回路と呼ばれる複合回路構造が知られている。数
多くの回路構造が提案されており、その一例としてエミ
ッタ接地型のコンプリメンタリＢｉ―ＣＭＯＳ回路が図
５に示されている。
【０００５】図において、Ｐチャネル型ＭＯＳＦＥＴ１
０５及びＮチャネル型ＭＯＳＦＥＴ１０６によって周知
のＣＭＯＳインバータ回路が構成されている。そして、
これら両ＦＥＴ１０５及び１０６のゲート端子に入力端
子１０３が設けられている。
【０００６】また、Ｐチャネル型ＭＯＳＦＥＴ１０５は
抵抗素子１２９を介して電源線１０１に接続され、Ｎチ
ャネル型ＭＯＳＦＥＴ１０６は抵抗素子１３０を介して
接地線１０２に接続されている。なお、１０４は出力端
子である。
【０００７】さらにまた、本回路では出力を高速に充放
電するためにＰＮＰ型バイポーラトランジスタ１２５
と、ＮＰＮ型バイポーラトランジスタ１２６とが設けら
れている。
【０００８】かかる構成において、例えば入力信号が低
レベルから高レベルに変化すると、Ｎチャネル型ＭＯＳ
ＦＥＴ１０６がオン状態になってＮＰＮ型バイポーラト
ランジスタ１２６のベース電極に電流を供給し、このバ
イポーラトランジスタ１２６がオン状態になって、出力
を高速に放電する。この回路構成では、放（充）電が完
了したバイポーラトランジスタのベース端子から電荷を
引き抜いてオフ状態にするためと、出力電圧を電源電圧
から接地電圧までフルスイングさせるために、ベース端
子と接地線（電源線）との間に抵抗素子１２９、１３０
が配置されている。
【０００９】Ｂｉ―ＣＭＯＳ回路はＭＯＳＦＥＴ群で任
意の論理機能を形成することができるが、あまり複雑な
論理機能を持たせないほうがその特徴を生かすことがで
きる。Ｂｉ―ＣＭＯＳ技術は製造プロセスが複雑であり
素子数が多く必要であるという短所は有しているが、Ｃ
ＭＯＳ回路と共存しながらドライバ回路として負荷容量
の大きな部分にだけ用いることで高性能な論理ＬＳＩが
実現できている。
【００１０】また最近、半導体基板上に絶縁膜あるいは
絶縁体層が位置し、さらにその上にトランジスタ等が形
成されている半導体膜あるいは半導体層が位置する構
造、すなわちＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）構造が精力的に研究開発されている。この
ＳＯＩ構造では、従来の半導体基板上に直接トランジス
タ等を形成する構造（以下、バルク構造と呼ぶ）に比べ
て多くの特徴を有している。例えばＭＯＳＦＥＴにおい
ては、拡散層は絶縁膜に囲まれているために、ソース、
ドレインの容量はバルク構造の１／５〜１／１０に低減
される。
【００１１】また、個々のＭＯＳＦＥＴのボディに電位
を与えられるように端子を形成すると、ソースをエミッ
タとし、ボディをベースとし、ドレインをコレクタとす
る横型構造のバイポーラトランジスタが容易に形成する
ことができる。特別なプロセスを必要とせずにＮＰＮ型
とＰＮＰ型の両方が形成できるので、上述したコンプリ
メンタリＢｉ―ＣＭＯＳ回路を容易に実現することがで
きる。これはバルク構造でも可能ではあるが、個々のＭ
ＯＳＦＥＴに個別のウェルを形成する必要があるので、
面積的に非常に効率が悪くなってしまう。
【００１２】
【発明が解決しようとする課題】ところが、上述した従
来のＣＭＯＳ回路及びＢｉ―ＣＭＯＳ回路におけるドラ
イバ回路は、低消費電力を追求するために電源電圧を低
下させた場合に動作速度が大きく低下するという欠点が
ある。
【００１３】従来のＣＭＯＳ回路では、ＭＯＳＦＥＴの
閾値（しきい値）電圧（Ｖｔｈ）を低くすれば動作速度
の低下を抑制することができる。しかしＭＯＳＦＥＴが
オフしている状態でも、かなりのサブスレッショルド電
流が流れてしまうために、回路がスイッチングしていな
い状態でも無視できない電力を消費してしまうことにな
る。このためにＭＯＳＦＥＴの閾値電圧は簡単には低く
できない。
【００１４】また、従来のＢｉ―ＣＭＯＳ回路では、バ
イポーラトランジスタをオン状態にするにはベース・エ
ミッタ間に一定以上の電圧（例えば０．８〔Ｖ〕）を加
える必要がある。バイポーラトランジスタのベースに電
流を供給するＭＯＳＦＥＴは、そのソース電極がベース
電極に接続されているので、ゲート・ソース間に加わる
電圧の最大値は電源電圧から上記電圧（例えば０．８
〔Ｖ〕）を引いた値になってしまう。そのために、電源
電圧を低下させるとＭＯＳＦＥＴの電流供給能力が急激
に低下し、動作速度が大きく低下してしまう。
【００１５】この問題は、バルク構造でもＳＯＩ構造で
も同じであり、バイポーラトランジスタが縦型でも横型
でも同じである。
【００１６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は、低電源電圧
のもとで高速動作と低消費電力とを両立することのでき
るドライバ回路を提供することである。
【００１７】
【課題を解決するための手段】本発明によるドライバ回
路は、相補導電型ＭＯＳトランジスタを含むドライバ回
路であって、前記ＭＯＳトランジスタのオン動作時に該
トランジスタを低閾値電圧状態にせしめる第１の電圧を
該トランジスタのボディ端子に印加し、前記ＭＯＳトラ
ンジスタのオフ動作時に該トランジスタを高閾値電圧状
態にせしめる第２の電圧を該トランジスタのボディ端子
に印加する制御トランジスタを含むことを特徴とする。
【００１８】
【作用】上記の目的を達成するため、本発明のドライバ
回路は、ゲート電極端子とボディ電極端子とに異なる信
号を印加するように構成したＭＯＳＦＥＴを用いて構成
されているものである。
【００１９】さらに、ゲート電極端子には前段からの信
号を直接印加し、ボディ端子には前段からの信号をトラ
ンジスタを介して印加するように構成するものである。
【００２０】そして、ＭＯＳＦＥＴのオン動作時にその
ＦＥＴを低閾値電圧状態にせしめる電圧をそのボディ端
子に印加し、ＭＯＳＦＥＴのオフ動作時にそのＦＥＴを
高閾値電圧状態にせしめる電圧をそのボディ端子に印加
する。これらのＭＯＳＦＥＴは、ＳＯＩ技術により形成
する。
【００２１】なお、以上の「オン動作時」とはトランジ
スタがオフ状態からオン状態へ遷移する期間及びドレイ
ン端子を放（充）電するためにドレイン電流が流れてい
る期間であり、「オフ動作時」とはトランジスタがオフ
状態にある期間である。このことは、以下の説明及び特
許請求の範囲において同様とする。
【００２２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００２３】図１は本発明によるドライバ回路の第１の
実施例の構成を示す回路図であり、図５と同等部分は同
一符号により示されている。図において、Ｐチャネル型
ＭＯＳＦＥＴ１０５とＮチャネル型ＭＯＳＦＥＴ１０６
とによって周知のインバータ回路が構成される。このイ
ンバータ回路を構成するＭＯＳＦＥＴ１０５、１０６の
各ボディ端子１１１、１１２には、夫々同一導電型のＭ
ＯＳＦＥＴ１０７、１０８のソース電極端子が接続され
ている。
【００２４】すなわち、Ｐチャネル型ＭＯＳＦＥＴ１０
５のボディ端子１１１にはＰチャネル型ＭＯＳＦＥＴ１
０７のソース電極端子が接続され、ＭＯＳＦＥＴ１０５
のゲート端子にはＭＯＳＦＥＴ１０７のドレイン端子が
接続されている。また、Ｎチャネル型ＭＯＳＦＥＴ１０
６のボディ端子１１２にはＮチャネル型ＭＯＳＦＥＴ１
０８のソース電極端子が接続され、ＭＯＳＦＥＴ１０６
のゲート端子にはＭＯＳＦＥＴ１０８のドレイン端子が
接続されている。
【００２５】そして、入力端子１０３の入力信号は、Ｍ
ＯＳＦＥＴ１０５及び１０６のゲート電極端子に直接印
加されると同時に、ＭＯＳＦＥＴ１０７、１０８を夫々
介してＭＯＳＦＥＴ１０５、１０６の各ボディ端子１１
１、１１２に加えられる。
【００２６】本実施例のドライバ回路では、ＭＯＳＦＥ
Ｔ１０５と１０６に関して、オフ状態においてはボディ
電圧はソースと同電圧になる。また、オン状態において
は順バイアス状態になる。ボディ電圧がソースに対して
順バイアス状態になると、ＭＯＳＦＥＴの閾値電圧の絶
対値が低下してドレイン電流が増加する。
【００２７】ただし、ボディとソースとで構成されるＰ
Ｎ接合が大きく順バイアスされると、このＰＮ接合に大
きな電流が流れてしまう。すると前段はこのドライバ回
路を十分に駆動できなくなり、直流的に大きな電流が流
れ続けることになるので、この順バイアス状態は０．５
〔Ｖ〕程度以下に制限しなければならない。この制限
は、ＭＯＳＦＥＴ１０７及び１０８をソースから出力を
取出すように動作させ（以下、ソースフォロアと呼
ぶ）、ゲート電圧から閾値電圧を引いた値以上にはソー
ス電圧が決して高くならないことを利用して実現する。
【００２８】本回路がスイッチングしていない状態での
消費電力は、オフ状態のＭＯＳＦＥＴのサブスレッショ
ルド電流でほぼ決まる。例えば、図２に典型的なＮチャ
ネル型ＭＯＳＦＥＴのＩ―Ｖ特性が示されているが、こ
の電流を１〔ｐＡ〕程度にするためには、閾値電圧を
０．５〔Ｖ〕程度以下にはできない。
【００２９】すなわち、同図においては、縦軸にドレイ
ン電流Ｉｄ〔Ａ〕、横軸にゲート電圧Ｖｇ〔Ｖ〕が示さ
れている。そして、ボディとソースの順バイアス電圧Ｖ
ｂ＝０．０〔Ｖ〕のときの特性（図中のＶb0）、Ｖｂ＝
０．３〔Ｖ〕のときの特性（図中のＶb3）及びＶｂ＝
０．５〔Ｖ〕のときの特性（図中のＶb5）が示されてい
る。
【００３０】かかる特性のうち、バイアス電圧Ｖｂ＝
０．０〔Ｖ〕のときの特性に着目すると、ドレイン電流
Ｉｄが１〔μＡ〕（１Ｅ−０６）のときには、ゲート電
圧Ｖｇはほぼ０．５〔Ｖ〕になる（図中の一点鎖線）。
【００３１】そこで、ＭＯＳＦＥＴの閾値電圧を±０．
５〔Ｖ〕に設定した場合を考える。ＭＯＳＦＥＴ１０５
のボディとソースとで構成されるＰＮ接合の順バイアス
状態を０．５〔Ｖ〕に制限するためには、ＭＯＳＦＥＴ
１０７のゲート端子１０９の電圧を０．０〔Ｖ〕に設定
する。同様に、ＭＯＳＦＥＴ１０６のボディとソースと
で構成されるＰＮ接合の順バイアス状態を０．５〔Ｖ〕
に制限するためには、ＭＯＳＦＥＴ１０８のゲート端子
１１０の電圧を１．０〔Ｖ〕に設定する。この結果、電
源電圧として１．０〔Ｖ〕を用いると都合が良い。
【００３２】ここで改めて図１に示されているドライバ
回路の動作を詳細に説明する。最初に入力端子１０３の
電圧が０．０〔Ｖ〕であるものとする。この時に、オフ
状態にあるＭＯＳＦＥＴ１０６のボディ端子１１２の電
圧はＭＯＳＦＥＴ１０８を介して０．０〔Ｖ〕になって
おり、高しきい値状態にある。一方でＭＯＳＦＥＴ１０
５のボディ端子１１１の電圧はＭＯＳＦＥＴ１０７がソ
ースフォロア動作してほぼ０．５〔Ｖ〕になっており、
低しきい値状態にある。
【００３３】入力端子１０３の電圧が０．０〔Ｖ〕から
１．０〔Ｖ〕に変化した場合を考える。オン状態になる
べきＭＯＳＦＥＴ１０６のボディ端子１１２の電圧はＭ
ＯＳＦＥＴ１０８がソースフォロア動作してほぼ０．５
〔Ｖ〕になり、低しきい値状態になって大きな駆動電流
が得られる。一方でオフ状態になるべきＭＯＳＦＥＴ１
０５のボディ端子１１１の電圧はＭＯＳＦＥＴ１０７を
介してほぼ１．０〔Ｖ〕になり、高閾値状態になる。
【００３４】次に、入力端子１０３の電圧が１．０
〔Ｖ〕から０．０〔Ｖ〕に変化した場合を考える。オン
状態になるべきＭＯＳＦＥＴ１０５のボディ端子１１１
の電圧はＭＯＳＦＥＴ１０７がソースフォロア動作して
ほぼ０．５〔Ｖ〕になり、低閾値状態になって大きな駆
動電流が得られる。一方でオフ状態になるべきＭＯＳＦ
ＥＴ１０６のボディ端子１１２の電圧はＭＯＳＦＥＴ１
０８を介してほぼ０．０〔Ｖ〕になり、高閾値状態にな
る。
【００３５】つまり、本実施例では、Ｎチャネル型ＭＯ
ＳＦＥＴ１０６を低閾値状態にするときに電源電圧値と
接地電圧値との中間の電圧値をボディ端子１１２に与え
ているのである。そして、ＭＯＳＦＥＴ１０６を高閾値
状態にするときに接地電圧値と略同一の電圧値をボディ
端子１１２に与えているのである。
【００３６】また、本実施例では、Ｐチャネル型ＭＯＳ
ＦＥＴ１０５を低閾値状態にするときに電源電圧値と接
地電圧値との中間の電圧値をボディ端子１１１に与えて
いるのである。そして、ＭＯＳＦＥＴ１０５を高閾値状
態にするときに電源電圧値と略同一の電圧値をボディ端
子１１１に与えているのである。
【００３７】なお、ＭＯＳＦＥＴ１０７及び１０８は、
ＭＯＳＦＥＴ１０５及び１０６の各ボディを充放電する
だけなので、大きなチャネル幅を必要としない。またそ
のボディは、一定電圧にバイアスしてもフローティング
状態にしても良い。
【００３８】図３（ａ）は本発明の第２の実施例の構成
を示す回路図であり、図１及び図５と同等部分は同一符
号により示されている。図において、Ｐチャネル型ＭＯ
ＳＦＥＴ１０５とＮチャネル型ＭＯＳＦＥＴ１０６とに
よって周知のインバータ回路が構成される。このインバ
ータ回路を構成するＭＯＳＦＥＴ１０５、１０６の各ボ
ディ端子１１１、１１２には、夫々同一導電型のＭＯＳ
ＦＥＴ１０７、１０８のソース電極端子が接続されてい
る。
【００３９】すなわち、Ｐチャネル型ＭＯＳＦＥＴ１０
５のボディ端子１１１にはＰチャネル型ＭＯＳＦＥＴ１
０７のソース電極端子が接続され、またＮチャネル型Ｍ
ＯＳＦＥＴ１０６のボディ端子１１２にはＮチャネル型
ＭＯＳＦＥＴ１０８のソース電極端子が接続されてい
る。つまり、これらＭＯＳＦＥＴ１０５、１０６のボデ
ィ端子１１１、１１２を、ＭＯＳＦＥＴ１０７、１０８
で制御するのである。
【００４０】なお、図１の場合と異なり、ＭＯＳＦＥＴ
１０７のソース電極端子は抵抗素子１２９を介して電源
線１０１に接続され、ＭＯＳＦＥＴ１０８のソース電極
端子は抵抗素子１３０を介して接地線１０２に接続され
ている。
【００４１】本実施例のドライバ回路でも、ＭＯＳＦＥ
Ｔ１０５と１０６に関して、オフ状態においてはボディ
電圧はソースと同電圧になる。また、オン状態において
は順バイアス状態になって閾値電圧の絶対値が低下して
ドレイン電流が増加する。ただし、第１の実施例の場合
と異なって、ボディとソースとで構成されるＰＮ接合が
大きく順バイアスされても、その電流は出力端子を充放
電する働きをするので、問題を引き起こすことはない。
その結果として、このドライバ回路は使用する電源電圧
に制限がない。
【００４２】ここではＭＯＳＦＥＴの閾値電圧を±０．
５〔Ｖ〕に、電源電圧を１．５〔Ｖ〕に設定した場合を
考えて、このドライバ回路の動作を詳細に説明する。
【００４３】最初に入力端子１０３の電圧が０．０
〔Ｖ〕であるものとする。この時に、オフ状態にあるＭ
ＯＳＦＥＴ１０６のボディ端子１１２の電圧は抵抗素子
１３０を介して０．０〔Ｖ〕になっており、高閾値状態
にある。一方でＭＯＳＦＥＴ１０５のボディ端子１１１
は抵抗素子１２９を介して電源電圧である１．５〔Ｖ〕
になっており、高閾値状態にある。
【００４４】入力端子１０３の電圧が０．０〔Ｖ〕から
１．５〔Ｖ〕に変化した場合を考える。オン状態になる
べきＭＯＳＦＥＴ１０６のボディ端子１１２の電圧はオ
ン状態になったＭＯＳＦＥＴ１０８を介して充電されて
上昇し、低閾値状態になって大きな駆動電流が得られ
る。
【００４５】この時にボディとソースとで構成されるＰ
Ｎ接合が大きく順バイアスされる可能性があるが、前述
したようにこの電流は出力端子を放電する働きをするの
で、高速動作に寄与し問題を引き起こすことはない。そ
して放電が完了した時点では、ボディ端子１１２の電圧
はＭＯＳＦＥＴ１０８あるいは抵抗素子１３０を介して
０．０〔Ｖ〕になり、高閾値状態になる。
【００４６】一方でオフ状態になるべきＭＯＳＦＥＴ１
０５のボディ端子１１１の電圧はＭＯＳＦＥＴ１０７が
オフ状態になるので１．５〔Ｖ〕のままであり、高閾値
状態にある。次に入力端子１０３の電圧が１．５〔Ｖ〕
から０．０〔Ｖ〕に変化した場合を考える。オン状態に
なるべきＭＯＳＦＥＴ１０５のボディ端子１１１の電圧
はオン状態になったＭＯＳＦＥＴ１０７を介して放電さ
れて低下し、低閾値状態になって大きな駆動電流が得ら
れる。
【００４７】この時にボディとソースとで構成されるＰ
Ｎ接合が大きく順バイアスされる可能性があるが、前述
したようにこの電流は出力端子を充電する働きをするの
で、高速動作に寄与し問題を引き起こすことはない。そ
して充電が完了した時点では、ボディ端子１１１の電圧
はＭＯＳＦＥＴ１０７あるいは抵抗素子１２９を介して
１．５〔Ｖ〕になり、高閾値状態になる。一方でオフ状
態になるべきＭＯＳＦＥＴ１０６のボディ端子１１２の
電圧はＭＯＳＦＥＴ１０８がオフ状態になるので０．０
〔Ｖ〕のままであり、高閾値状態にある。
【００４８】ここで、ＭＯＳＦＥＴ１０７と１０８は、
ＭＯＳＦＥＴ１０５と１０６のボディを充放電するだけ
なので、大きなチャネル幅を必要としない。またそのボ
ディは、一定電圧にバイアスしてもフローティング状態
にしても良い。
【００４９】また、抵抗素子１２９は、ＭＯＳＦＥＴ１
０５のボディ端子１１１の電圧を充電完了後に速やかに
電源電圧にして、高閾値状態にするための素子である。
抵抗素子１３０は同様に、ＭＯＳＦＥＴ１０６のボディ
端子１１２の電圧を放電完了後に速やかに接地電圧にし
て、高閾値状態にするための素子である。しかし、この
役目はＭＯＳＦＥＴ１０７と１０８とでも果たせるの
で、同図（ｂ）のように抵抗素子１２９と１３０とを省
いても動作に問題は生じない。
【００５０】以上説明したバッファ回路を実現するため
には、個々のＭＯＳＦＥＴのボディに独立に電圧を与え
られるようにする必要がある。そのためにはデバイス技
術として、バルク構造技術よりもＳＯＩ構造技術が適し
ている。それはバルク構造では、個々のＭＯＳＦＥＴに
個別のウェルを形成する必要があるので、面積的に非常
に効率が悪くなってしまうためである。
【００５１】図４はＳＯＩ技術を用いたＮチャネル型Ｍ
ＯＳＦＥＴの模式図であり、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）中のＢ１―Ｂ２で切断した断面図、
同図（ｃ）は同図（ａ）中のＣ１―Ｃ２で切断した断面
図である。
【００５２】同図（ｂ）及び（ｃ）に示されているよう
に、シリコン（Ｓｉ）基板２０１の上に絶縁膜２０２が
形成されており、さらにその上に絶縁膜２０８、Ｎ型ソ
ース領域２０６、Ｎ型ドレイン領域２０７及びＰ型ボデ
ィ領域２０５が形成されている。また、Ｐ型ボディ領域
２０５の上にはゲート絶縁膜２０４が形成され、さらに
その上にゲート電極２０３が形成されている。
【００５３】ここで同図（ｃ）を参照すると、ボディ領
域２０５の端部には、ボディ領域２０５部分よりも不純
物（ボロン等）の濃度の高いＰ型ボディ端子領域２０９
が設けられている。上述した第１及び第２の実施例で
は、この領域２０９に与える電圧値を変えることによっ
て高閾値状態と低閾値状態とを実現しているのである。
【００５４】なお、同図（ａ）において、２１０は活性
領域とフィールド領域の境界である。
【００５５】ここで、再び図２を参照して説明する。ボ
ディとソースの順バイアス電圧Ｖｂが０．０〔Ｖ〕の時
（Ｖb0）の閾値電圧は、ほぼ０．５〔Ｖ〕である。０．
５〔Ｖ〕のバイアス電圧Ｖｂを加えると（Ｖb5）、閾値
電圧０．２５〔Ｖ〕程度低くなり、電源電圧が１．０
〔Ｖ〕の時のオン電流は２．０倍程度増大する。
【００５６】単純に閾値電圧の低いＭＯＳＦＥＴを設計
して大きなオン電流を得ることは可能であるが、その場
合にはＭＯＳＦＥＴがオフしている状態でのサブスレッ
ショルド電流が増大して、回路がスイッチングしていな
い状態での消費電力が増大してしまう。例えば、閾値電
圧を０．２５〔Ｖ〕低くすると、この電流（すなわち消
費電力）は３桁程度増大してしまう。Ｐチャネル型ＭＯ
ＳＦＥＴでも、ほぼ同様である。
【００５７】本発明のバッファ回路では、ボディ電圧を
制御することでＭＯＳＦＥＴを高閾値状態と低閾値状態
とにできることを利用し、スイッチング状態（オン動作
時）では低閾値状態で大きなオン電流を実現し、オフ状
態では高しきい値状態で低消費電力を実現している。
【００５８】また、個々のＭＯＳＦＥＴのボディ端子に
夫々独立に電圧を与えられるようにする必要があるが、
図４に示されているＳＯＩ技術を用いると、面積に関す
るオーバーヘッドはほとんど無くすことが可能であり、
小面積化を実現できる。
【００５９】これらの結果、スイッチングしていない状
態の消費電力を増加させずに、電源電圧が１．０〔Ｖ〕
の場合で動作速度を２．０倍程度に、また電源電圧が
２．０〔Ｖ〕の場合で動作速度を１．５倍程度にするこ
とができる。
【００６０】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのオン動作時に該トランジスタを低閾値電圧
状態にせしめる電圧をそのボディ端子に印加し、そのト
ランジスタのオフ動作時に該トランジスタを高閾値電圧
状態にせしめる電圧をそのボディ端子に印加することに
より、特に低電源電圧のもとで高速動作と低消費電力化
とを実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるドライバ回路の構
成を示す回路図である。
【図２】典型的なＭＯＳＦＥＴのＩ―Ｖ特性図である。
【図３】（ａ）は本発明の第２の実施例によるドライバ
回路の構成を示す回路図、（ｂ）は（ａ）の変形例であ
る。
【図４】ＳＯＩ技術を用いたＮチャネル型ＭＯＳＦＥＴ
の模式図であり、同図（ａ）は平面図、同図（ｂ）は同
図（ａ）中のＢ１―Ｂ２で切断した断面図、同図（ｃ）
は同図（ａ）中のＣ１―Ｃ２で切断した断面図である。
【図５】従来のドライバ回路の構成を示す回路図であ
る。
【符号の説明】
１０１ 電源線 １０２ 接地線 １０３ 入力端子 １０４ 出力端子 １０５、１０７ Ｐチャネル型ＭＯＳＦＥＴ １０６、１０８ Ｎチャネル型ＭＯＳＦＥＴ １０９、１１０ ゲート端子 １１１、１１２ ボディ端子

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 相補導電型ＭＯＳトランジスタを含むド
    ライバ回路であって、前記ＭＯＳトランジスタのオン動
    作時に該トランジスタを低閾値電圧状態にせしめる第１
    の電圧を該トランジスタのボディ端子に印加し、前記Ｍ
    ＯＳトランジスタのオフ動作時に該トランジスタを高閾
    値電圧状態にせしめる第２の電圧を該トランジスタのボ
    ディ端子に印加する制御トランジスタを含むことを特徴
    とするドライバ回路。
  2. 【請求項２】 前記制御トランジスタは、前記ＭＯＳト
    ランジスタのゲート端子に印加される電圧値に応じて前
    記第１及び第２の電圧のいずれか一方を該トランジスタ
    のボディ端子に印加することを特徴とする請求項１記載
    のドライバ回路。
  3. 【請求項３】 前記ＭＯＳトランジスタがＮチャネル型
    であるとき、前記第１の電圧が自回路の電源電圧値と接
    地電圧値との中間の値であり、かつ前記第２の電圧が自
    回路の接地電圧値と略同一の値であることを特徴とする
    請求項１又は２記載のドライバ回路。
  4. 【請求項４】 前記ＭＯＳトランジスタがＰチャネル型
    であるとき、前記第１の電圧が自回路の電源電圧値と接
    地電圧値との中間の値であり、かつ前記第２の電圧が自
    回路の電源電圧値と略同一の値であることを特徴とする
    請求項１又は２記載のドライバ回路。
  5. 【請求項５】 前記制御トランジスタは前記ＭＯＳトラ
    ンジスタと同一導電型であり、該制御トランジスタのソ
    ース端子が前記ＭＯＳトランジスタのボディ端子に接続
    され、かつ該制御トランジスタのドレイン端子が前記Ｍ
    ＯＳトランジスタのゲート端子に接続され、さらに該制
    御トランジスタのゲート端子には該制御トランジスタを
    オン状態にする電圧が印加されていることを特徴とする
    請求項１〜４のいずれかに記載のドライバ回路。
  6. 【請求項６】 前記制御トランジスタは前記ＭＯＳトラ
    ンジスタと同一導電型であり、該制御トランジスタのソ
    ース端子が前記ＭＯＳトランジスタのボディ端子に接続
    され、かつ該制御トランジスタのドレイン端子が前記Ｍ
    ＯＳトランジスタのドレイン端子に接続され、さらに該
    制御トランジスタのゲート端子が前記ＭＯＳトランジス
    タのゲート端子に接続されていることを特徴とする請求
    項１〜４のいずれかに記載のドライバ回路。
  7. 【請求項７】 前記ＭＯＳトランジスタ及び前記制御ト
    ランジスタは、ＳＯＩ技術により形成されることを特徴
    とする請求項１〜６のいずれかに記載のドライバ回路。
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