JPH08265127A - ゲート回路，及びディジタル集積回路 - Google Patents
ゲート回路，及びディジタル集積回路Info
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- JPH08265127A JPH08265127A JP7069273A JP6927395A JPH08265127A JP H08265127 A JPH08265127 A JP H08265127A JP 7069273 A JP7069273 A JP 7069273A JP 6927395 A JP6927395 A JP 6927395A JP H08265127 A JPH08265127 A JP H08265127A
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- circuit
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ディジタルＬＳＩの消費電力の低減とチップ
面積の縮小をともに実現できるゲート回路、及びこの回
路を用いたディジタルＬＳＩを提供する。 【構成】 スイッチングＦＥＴ１のドレインに負荷ＦＥ
Ｔ２のソースが接続されており、またスイッチングＦＥ
Ｔ１のドレイン- ソース間すなわち出力端子６-ＶSS電
源端子７間に第１抵抗１１，第２抵抗１２が直列に接続
され、これら第１抵抗１１及び第２抵抗１２の接続点に
負荷ＦＥＴ２のゲートが接続されている。スイッチング
ＦＥＴ１のゲートは入力端子５である。 【効果】 ディジタルＬＳＩにおいて、このゲート回路
を低速動作部に用い、高速動作部で最も消費電流の少な
いゲート回路の負荷ＦＥＴのゲート幅を最小ゲート幅と
して、これに全負荷ＦＥＴのしきい値電圧を合わせるこ
とにより、ＬＳＩのチップ面積を縮小でき、かつその消
費電力を低減することができる。
面積の縮小をともに実現できるゲート回路、及びこの回
路を用いたディジタルＬＳＩを提供する。 【構成】 スイッチングＦＥＴ１のドレインに負荷ＦＥ
Ｔ２のソースが接続されており、またスイッチングＦＥ
Ｔ１のドレイン- ソース間すなわち出力端子６-ＶSS電
源端子７間に第１抵抗１１，第２抵抗１２が直列に接続
され、これら第１抵抗１１及び第２抵抗１２の接続点に
負荷ＦＥＴ２のゲートが接続されている。スイッチング
ＦＥＴ１のゲートは入力端子５である。 【効果】 ディジタルＬＳＩにおいて、このゲート回路
を低速動作部に用い、高速動作部で最も消費電流の少な
いゲート回路の負荷ＦＥＴのゲート幅を最小ゲート幅と
して、これに全負荷ＦＥＴのしきい値電圧を合わせるこ
とにより、ＬＳＩのチップ面積を縮小でき、かつその消
費電力を低減することができる。
Description
【０００１】
【産業上の利用分野】この発明は、ゲート回路及びディ
ジタル集積回路に関し、特に電界効果トランジスタ（Ｆ
ＥＴ）を用いたゲート回路及びディジタル集積回路に関
するものである。
ジタル集積回路に関し、特に電界効果トランジスタ（Ｆ
ＥＴ）を用いたゲート回路及びディジタル集積回路に関
するものである。
【０００２】
【従来の技術】接合型またはＭＥＳ型等のＦＥＴを用い
たインバータやＮＯＲ等のゲート回路として、ＤＣＦＬ
（Direct Coupled FET Logic）やＢＦＬ（Bufferd FET
Logic）回路等のように負荷ＦＥＴのドレインを高い電
源電位（ＶDD）に接続する形式のゲート回路がある。
たインバータやＮＯＲ等のゲート回路として、ＤＣＦＬ
（Direct Coupled FET Logic）やＢＦＬ（Bufferd FET
Logic）回路等のように負荷ＦＥＴのドレインを高い電
源電位（ＶDD）に接続する形式のゲート回路がある。
【０００３】図２４にＤＣＦＬインバータ回路を示す。
図において、１はスイッチングＦＥＴ，２は負荷ＦＥ
Ｔ，５はデータ信号の入力端子，６はデータ信号の出力
端子，７は低電位電源端子，８は高電位電源端子，７０
は出力端子に接続されている次段のスイッチングＦＥ
Ｔ，ＶDDは高い方の電源電位，ＶSSは低い方の電源電位
である。スイッチングＦＥＴ１は、ゲート- ソース間電
圧がゼロの場合にはドレイン- ソース間に電流が流れな
いエンハンスメント型ＦＥＴであり、負荷ＦＥＴ２は、
ゲート- ソース間電圧がゼロでもドレイン- ソース間に
電流が流れるディプレッション型ＦＥＴである。スイッ
チングＦＥＴ１のドレインは負荷ＦＥＴ２のソースに接
続されており、また出力端子ともなっている。負荷ＦＥ
Ｔ２のゲートはそれ自身のソースに接続されている。ま
た、上記のいずれのＦＥＴも、ｎ型のチャンネルを有す
るものである。
図において、１はスイッチングＦＥＴ，２は負荷ＦＥ
Ｔ，５はデータ信号の入力端子，６はデータ信号の出力
端子，７は低電位電源端子，８は高電位電源端子，７０
は出力端子に接続されている次段のスイッチングＦＥ
Ｔ，ＶDDは高い方の電源電位，ＶSSは低い方の電源電位
である。スイッチングＦＥＴ１は、ゲート- ソース間電
圧がゼロの場合にはドレイン- ソース間に電流が流れな
いエンハンスメント型ＦＥＴであり、負荷ＦＥＴ２は、
ゲート- ソース間電圧がゼロでもドレイン- ソース間に
電流が流れるディプレッション型ＦＥＴである。スイッ
チングＦＥＴ１のドレインは負荷ＦＥＴ２のソースに接
続されており、また出力端子ともなっている。負荷ＦＥ
Ｔ２のゲートはそれ自身のソースに接続されている。ま
た、上記のいずれのＦＥＴも、ｎ型のチャンネルを有す
るものである。
【０００４】このＤＣＦＬインバータ回路の動作を図２
５に示した動作曲線を用いて説明する。図の横軸は出力
端子６の電位、縦軸はスイッチングＦＥＴ１，負荷ＦＥ
Ｔ２または出力端子６を流れる電流である。ＤＣＦＬを
用いたディジタル回路におけるローレベル（以後Low と
記す）の信号電位ＶL 及びハイレベル（以後Highと記
す）の信号電位ＶH は、通常ＶSS＜ＶL ≦Ｖth1 ＜ＶH
≦ＶDDとなっている。ただし、Ｖth1 はスイッチングＦ
ＥＴ１のしきい値電圧であり、ゲート- ソース間電圧を
Ｖgsとすると、ドレイン- ソース間の電流は、Ｖgs≦Ｖ
th1 では流れず、Ｖgs＞Ｖth1 で流れる。入力端子５の
信号電位がHighの場合、スイッチングＦＥＴ１において
は、そのゲート電位がＶH となり、ドレイン- ソース間
において電流が流れる状態、すなわちＯＮ状態となる。
この際のスイッチングＦＥＴ１のドレイン- ソース間の
電流- 電圧特性は図中の８０のようになる。負荷ＦＥＴ
２においては、上記のようにそのゲート- ソース間電圧
が固定されているため、入力端子の電位に関係無く、そ
のドレイン- ソース間の電流- 電圧特性は常に図中の８
２のようになる。すなわち、負荷ＦＥＴ２は電流ＩL を
流す定電流源となっている。従って、この場合の動作点
は、曲線８０と８２の交点である点Ａとなり、出力端子
６の信号電位はＶL 、すなわちLow となる。入力端子６
の信号電位がLow の場合、スイッチングＦＥＴ１におい
ては、そのゲート電位がＶL となり、ドレイン- ソース
間において電流が流れない状態、すなわちＯＦＦ状態と
なる。この際のスイッチングＦＥＴ１のドレイン- ソー
ス間の電流- 電圧特性は図中の８１のようになる。出力
端子６には次段のスイッチングＦＥＴ７０のゲートが接
続されており、接合型またはＭＥＳ型のＦＥＴのゲート
- ソース間の電流- 電圧特性はダイオード特性を示すた
め、出力端子６の電位がこのダイオードの順方向の立ち
上がり電圧ＶF 以上まで上昇すると、出力端子６に図中
の曲線８３に示す順方向電流が流れ始める。通常は、Ｖ
DD＞ＶF となるようにＶDDは設定されているので、この
場合の動作点は、曲線８２と８３の交点である点Ｂとな
り、出力端子６の信号電位はＶH 、すなわちHighとな
る。これらいずれの場合も、このインバータ回路の消費
電流は一定で、その値はＩL となる。
５に示した動作曲線を用いて説明する。図の横軸は出力
端子６の電位、縦軸はスイッチングＦＥＴ１，負荷ＦＥ
Ｔ２または出力端子６を流れる電流である。ＤＣＦＬを
用いたディジタル回路におけるローレベル（以後Low と
記す）の信号電位ＶL 及びハイレベル（以後Highと記
す）の信号電位ＶH は、通常ＶSS＜ＶL ≦Ｖth1 ＜ＶH
≦ＶDDとなっている。ただし、Ｖth1 はスイッチングＦ
ＥＴ１のしきい値電圧であり、ゲート- ソース間電圧を
Ｖgsとすると、ドレイン- ソース間の電流は、Ｖgs≦Ｖ
th1 では流れず、Ｖgs＞Ｖth1 で流れる。入力端子５の
信号電位がHighの場合、スイッチングＦＥＴ１において
は、そのゲート電位がＶH となり、ドレイン- ソース間
において電流が流れる状態、すなわちＯＮ状態となる。
この際のスイッチングＦＥＴ１のドレイン- ソース間の
電流- 電圧特性は図中の８０のようになる。負荷ＦＥＴ
２においては、上記のようにそのゲート- ソース間電圧
が固定されているため、入力端子の電位に関係無く、そ
のドレイン- ソース間の電流- 電圧特性は常に図中の８
２のようになる。すなわち、負荷ＦＥＴ２は電流ＩL を
流す定電流源となっている。従って、この場合の動作点
は、曲線８０と８２の交点である点Ａとなり、出力端子
６の信号電位はＶL 、すなわちLow となる。入力端子６
の信号電位がLow の場合、スイッチングＦＥＴ１におい
ては、そのゲート電位がＶL となり、ドレイン- ソース
間において電流が流れない状態、すなわちＯＦＦ状態と
なる。この際のスイッチングＦＥＴ１のドレイン- ソー
ス間の電流- 電圧特性は図中の８１のようになる。出力
端子６には次段のスイッチングＦＥＴ７０のゲートが接
続されており、接合型またはＭＥＳ型のＦＥＴのゲート
- ソース間の電流- 電圧特性はダイオード特性を示すた
め、出力端子６の電位がこのダイオードの順方向の立ち
上がり電圧ＶF 以上まで上昇すると、出力端子６に図中
の曲線８３に示す順方向電流が流れ始める。通常は、Ｖ
DD＞ＶF となるようにＶDDは設定されているので、この
場合の動作点は、曲線８２と８３の交点である点Ｂとな
り、出力端子６の信号電位はＶH 、すなわちHighとな
る。これらいずれの場合も、このインバータ回路の消費
電流は一定で、その値はＩL となる。
【０００５】入力端子の信号電位がHighからLow に切り
換わる際は、スイッチングＦＥＴ１の特性は、図２５の
８０から８１に変化するから、負荷ＦＥＴ２の電流ＩL
が配線を通って次段のスイッチングＦＥＴ７０のゲート
に流れこみ、その電位がHighすなわちＶH になるまで、
この次段のＦＥＴのゲート- ソース間容量Ｃgs及び配線
容量ＣL の充電を続ける。一方、入力端子の信号電位が
Low からHighに切り換わる際は、スイッチングＦＥＴ１
の特性は、図２５の８１から８０に変化するから、電流
ＩL と曲線８０の電流の差だけの電流が次段のスイッチ
ングＦＥＴ７０のゲートから配線及びスイッチングＦＥ
Ｔ１を通って低電位電源端子７に流れることにより、次
段ＦＥＴのＣgs及び配線容量ＣL の放電が行われ、ＦＥ
Ｔ７０のゲートの電位すなわち出力端子６の電位がLow
すなわちＶL になる。このような次段のスイッチングＦ
ＥＴのＣgs及び配線容量ＣL の充放電に要する時間が短
いほど、ゲート回路の動作速度が速く（ゲート遅延時間
が短く）なる。従って、出力端子に接続されている容量
Ｃgs＋ＣL を一定とすると、ゲート回路の動作速度は、
上記の消費電流ＩL が大きいほど速くなる。ただし、Ｉ
L に対してＯＮ状態でのスイッチングＦＥＴの電流も適
切に設定される必要がある。
換わる際は、スイッチングＦＥＴ１の特性は、図２５の
８０から８１に変化するから、負荷ＦＥＴ２の電流ＩL
が配線を通って次段のスイッチングＦＥＴ７０のゲート
に流れこみ、その電位がHighすなわちＶH になるまで、
この次段のＦＥＴのゲート- ソース間容量Ｃgs及び配線
容量ＣL の充電を続ける。一方、入力端子の信号電位が
Low からHighに切り換わる際は、スイッチングＦＥＴ１
の特性は、図２５の８１から８０に変化するから、電流
ＩL と曲線８０の電流の差だけの電流が次段のスイッチ
ングＦＥＴ７０のゲートから配線及びスイッチングＦＥ
Ｔ１を通って低電位電源端子７に流れることにより、次
段ＦＥＴのＣgs及び配線容量ＣL の放電が行われ、ＦＥ
Ｔ７０のゲートの電位すなわち出力端子６の電位がLow
すなわちＶL になる。このような次段のスイッチングＦ
ＥＴのＣgs及び配線容量ＣL の充放電に要する時間が短
いほど、ゲート回路の動作速度が速く（ゲート遅延時間
が短く）なる。従って、出力端子に接続されている容量
Ｃgs＋ＣL を一定とすると、ゲート回路の動作速度は、
上記の消費電流ＩL が大きいほど速くなる。ただし、Ｉ
L に対してＯＮ状態でのスイッチングＦＥＴの電流も適
切に設定される必要がある。
【０００６】このＩL は、ゲート長を一定とすると、負
荷ＦＥＴのゲート幅およびしきい値電圧によって決ま
る。ディジタル集積回路の製造においては、通常負荷Ｆ
ＥＴのチャネルはイオン注入等によって形成されるの
で、各ＦＥＴごとにしきい値電圧を変更することはでき
ず、ウエハ１枚当たり多くても数種類のしきい値電圧を
設定できるのみである。このため、各ゲート回路ごとの
消費電流の調整はＦＥＴのゲート幅の大きさによって行
う。しかし、ゲート幅には製造プロセスによって決まる
最小幅Ｗgminが存在し、それ以下のゲート幅のＦＥＴを
作製することはできない。
荷ＦＥＴのゲート幅およびしきい値電圧によって決ま
る。ディジタル集積回路の製造においては、通常負荷Ｆ
ＥＴのチャネルはイオン注入等によって形成されるの
で、各ＦＥＴごとにしきい値電圧を変更することはでき
ず、ウエハ１枚当たり多くても数種類のしきい値電圧を
設定できるのみである。このため、各ゲート回路ごとの
消費電流の調整はＦＥＴのゲート幅の大きさによって行
う。しかし、ゲート幅には製造プロセスによって決まる
最小幅Ｗgminが存在し、それ以下のゲート幅のＦＥＴを
作製することはできない。
【０００７】従って、ディジタルＬＳＩを設計するに当
たっては、必要電流量がもっとも小さいゲート回路のＦ
ＥＴのゲート幅を上記のＷgminとし、このゲート回路で
必要電流が得られるように負荷ＦＥＴのしきい値を設定
すればよい。
たっては、必要電流量がもっとも小さいゲート回路のＦ
ＥＴのゲート幅を上記のＷgminとし、このゲート回路で
必要電流が得られるように負荷ＦＥＴのしきい値を設定
すればよい。
【０００８】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のＤＣＦＬゲート回路を用いたディジタルＬＳ
Ｉにおいては、必要電流量が小さいゲート回路の数が少
なく、ＬＳＩの大部分のゲート回路がそれよりも大きい
電流量を必要とした場合、負荷ＦＥＴのしきい値電圧を
１種類とすると、消費電流量の大きいゲート回路のＦＥ
Ｔのゲート幅をＷgminより大きくしなくてはならず、Ｌ
ＳＩのチップサイズが大きくなってしまう。例えば、図
２６に示すように高速動作部（高消費電力部）９１と低
速動作部（低消費電力部）９２を有するＬＳＩでは、そ
れぞれの必要最適電流値が異なるため、低速動作部９２
の負荷ＦＥＴにしきい値電圧を合わせると高速動作部９
１のＦＥＴのゲート幅が大きくなり、これによりＬＳＩ
のチップサイズが大きくなる。また、もし高速動作部９
１の負荷ＦＥＴのゲート幅をＷgminとし、これにしきい
値電圧を合わせると、低速動作部（低消費電力部）９２
の消費電流（電力）が増加するといった問題が生じる。
べた従来のＤＣＦＬゲート回路を用いたディジタルＬＳ
Ｉにおいては、必要電流量が小さいゲート回路の数が少
なく、ＬＳＩの大部分のゲート回路がそれよりも大きい
電流量を必要とした場合、負荷ＦＥＴのしきい値電圧を
１種類とすると、消費電流量の大きいゲート回路のＦＥ
Ｔのゲート幅をＷgminより大きくしなくてはならず、Ｌ
ＳＩのチップサイズが大きくなってしまう。例えば、図
２６に示すように高速動作部（高消費電力部）９１と低
速動作部（低消費電力部）９２を有するＬＳＩでは、そ
れぞれの必要最適電流値が異なるため、低速動作部９２
の負荷ＦＥＴにしきい値電圧を合わせると高速動作部９
１のＦＥＴのゲート幅が大きくなり、これによりＬＳＩ
のチップサイズが大きくなる。また、もし高速動作部９
１の負荷ＦＥＴのゲート幅をＷgminとし、これにしきい
値電圧を合わせると、低速動作部（低消費電力部）９２
の消費電流（電力）が増加するといった問題が生じる。
【０００９】この発明は、上記の問題に鑑みなされたも
のであり、ディジタルＬＳＩの消費電力の低減とチップ
面積の縮小をともに実現することができるゲート回路、
及びこの回路を用いたディジタルＬＳＩを提供すること
を目的とするものである。
のであり、ディジタルＬＳＩの消費電力の低減とチップ
面積の縮小をともに実現することができるゲート回路、
及びこの回路を用いたディジタルＬＳＩを提供すること
を目的とするものである。
【００１０】
【課題を解決するための手段】この発明に係るゲート回
路（請求項１）は、スイッチングＦＥＴのドレインにデ
ィプレッション型ＦＥＴである負荷ＦＥＴのソースが接
続されてなり、上記スイッチングＦＥＴのゲートが入力
端子に接続され、このスイッチングＦＥＴのドレインが
出力端子に接続されたゲート回路において、その一端が
上記負荷ＦＥＴのソースに接続され、その他端が上記負
荷ＦＥＴのゲートに接続された第１の抵抗と、その一端
が上記負荷ＦＥＴのゲートに接続され、その他端が上記
スイッチングＦＥＴのソースに接続された電流制限回路
とを備えたものである。
路（請求項１）は、スイッチングＦＥＴのドレインにデ
ィプレッション型ＦＥＴである負荷ＦＥＴのソースが接
続されてなり、上記スイッチングＦＥＴのゲートが入力
端子に接続され、このスイッチングＦＥＴのドレインが
出力端子に接続されたゲート回路において、その一端が
上記負荷ＦＥＴのソースに接続され、その他端が上記負
荷ＦＥＴのゲートに接続された第１の抵抗と、その一端
が上記負荷ＦＥＴのゲートに接続され、その他端が上記
スイッチングＦＥＴのソースに接続された電流制限回路
とを備えたものである。
【００１１】この発明に係るゲート回路（請求項２）
は、上記のゲート回路（請求項１）において、上記第１
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものである。
は、上記のゲート回路（請求項１）において、上記第１
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものである。
【００１２】この発明に係るゲート回路（請求項３）
は、上記のゲート回路（請求項１または２）において、
上記電流制限回路は、その一端を上記電流制限回路の一
端とし、その他端を上記電流制限回路の他端とする第２
の抵抗からなるものである。
は、上記のゲート回路（請求項１または２）において、
上記電流制限回路は、その一端を上記電流制限回路の一
端とし、その他端を上記電流制限回路の他端とする第２
の抵抗からなるものである。
【００１３】この発明に係るゲート回路（請求項４）
は、上記のゲート回路（請求項３）において、上記第２
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものである。
は、上記のゲート回路（請求項３）において、上記第２
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものである。
【００１４】この発明に係るゲート回路（請求項５）
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴとからなる電流制御素子であるものである。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴとからなる電流制御素子であるものである。
【００１５】この発明に係るゲート回路（請求項６）
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが各電流制御信号入力端子に接続されている電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものである。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが各電流制御信号入力端子に接続されている電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものである。
【００１６】この発明に係るゲート回路（請求項７）
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の電流制御
ＦＥＴとからなるものである。
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の電流制御
ＦＥＴとからなるものである。
【００１７】この発明に係るゲート回路（請求項８）
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのソースが上記
電流制限回路の他端に接続され、そのうちの他の一つの
ドレインが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の上記電流制御ＦＥＴとから
なるものである。
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのソースが上記
電流制限回路の他端に接続され、そのうちの他の一つの
ドレインが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の上記電流制御ＦＥＴとから
なるものである。
【００１８】この発明に係るゲート回路（請求項９）
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが電流制御信号入力端子に接続された電流制御ＦＥ
Ｔからなるものである。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが電流制御信号入力端子に接続された電流制御ＦＥ
Ｔからなるものである。
【００１９】この発明に係るゲート回路（請求項１０）
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが各電流制御信号入力端子に接続された電流制御Ｆ
ＥＴが複数相互に並列に接続されてなるものである。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが各電流制御信号入力端子に接続された電流制御Ｆ
ＥＴが複数相互に並列に接続されてなるものである。
【００２０】この発明に係るゲート回路（請求項１１）
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのうちの一つのドレインをこの電流制限
回路の一端とし、そのうちの他の一つのソースをこの電
流制限回路の他端とし、すべて相互に直列に接続され、
それぞれのゲートが各電流制御信号入力端子に接続され
た複数の電流制御ＦＥＴからなるものである。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのうちの一つのドレインをこの電流制限
回路の一端とし、そのうちの他の一つのソースをこの電
流制限回路の他端とし、すべて相互に直列に接続され、
それぞれのゲートが各電流制御信号入力端子に接続され
た複数の電流制御ＦＥＴからなるものである。
【００２１】この発明に係るゲート回路（請求項１２）
は、上記のゲート回路（請求項１ないし１１のいずれ
か）において、その一端が上記スイッチングＦＥＴのゲ
ートに接続され、その他端が上記負荷ＦＥＴのゲートに
接続されたコンデンサを備えたものである。
は、上記のゲート回路（請求項１ないし１１のいずれ
か）において、その一端が上記スイッチングＦＥＴのゲ
ートに接続され、その他端が上記負荷ＦＥＴのゲートに
接続されたコンデンサを備えたものである。
【００２２】この発明に係るゲート回路（請求項１３）
は、スイッチングＦＥＴのドレインに負荷ＦＥＴのソー
スが接続されてなり、上記スイッチングＦＥＴのゲート
が入力端子に接続され、このスイッチングＦＥＴのドレ
インが出力端子に接続されたゲート回路において、その
一端が上記負荷ＦＥＴのソースに接続され、その他端が
上記負荷ＦＥＴのゲートに接続された第１の抵抗と、そ
の一端が上記負荷ＦＥＴのゲートに接続され、その他端
が上記負荷ＦＥＴのドレインに接続された電流制限回路
とを備えたものである。
は、スイッチングＦＥＴのドレインに負荷ＦＥＴのソー
スが接続されてなり、上記スイッチングＦＥＴのゲート
が入力端子に接続され、このスイッチングＦＥＴのドレ
インが出力端子に接続されたゲート回路において、その
一端が上記負荷ＦＥＴのソースに接続され、その他端が
上記負荷ＦＥＴのゲートに接続された第１の抵抗と、そ
の一端が上記負荷ＦＥＴのゲートに接続され、その他端
が上記負荷ＦＥＴのドレインに接続された電流制限回路
とを備えたものである。
【００２３】この発明に係るゲート回路（請求項１４）
は、上記のゲート回路（請求項１３）において、上記第
１抵抗は、抵抗とその製造工程完了後に切断可能な配線
が直列に接続されてなる切断可能抵抗体が複数並列に接
続されてなるものである。
は、上記のゲート回路（請求項１３）において、上記第
１抵抗は、抵抗とその製造工程完了後に切断可能な配線
が直列に接続されてなる切断可能抵抗体が複数並列に接
続されてなるものである。
【００２４】この発明に係るゲート回路（請求項１５）
は、上記のゲート回路（請求項１３または１４）におい
て、上記電流制限回路は、その一端がこの電流制限回路
の一端であり、その他端がこの電流制限回路の他端であ
る第２の抵抗からなるものである。
は、上記のゲート回路（請求項１３または１４）におい
て、上記電流制限回路は、その一端がこの電流制限回路
の一端であり、その他端がこの電流制限回路の他端であ
る第２の抵抗からなるものである。
【００２５】この発明に係るゲート回路（請求項１６）
は、上記のゲート回路（請求項１５）において、上記第
２抵抗は、抵抗とその製造工程完了後に切断可能な配線
が直列に接続されてなる切断可能抵抗体が複数並列に接
続されてなるものである。
は、上記のゲート回路（請求項１５）において、上記第
２抵抗は、抵抗とその製造工程完了後に切断可能な配線
が直列に接続されてなる切断可能抵抗体が複数並列に接
続されてなるものである。
【００２６】この発明に係るゲート回路（請求項１７）
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、その一端をこの電流制限回路の一端とす
る第２の抵抗と、そのドレインをこの電流制限回路の他
端とし、そのソースが上記第２抵抗の他端に接続され、
そのゲートが電流制御信号入力端子に接続された電流制
御ＦＥＴとからなる電流制御素子であるものである。
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、その一端をこの電流制限回路の一端とす
る第２の抵抗と、そのドレインをこの電流制限回路の他
端とし、そのソースが上記第２抵抗の他端に接続され、
そのゲートが電流制御信号入力端子に接続された電流制
御ＦＥＴとからなる電流制御素子であるものである。
【００２７】この発明に係るゲート回路（請求項１８）
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、その一端をこの電流制限回路の一端とす
る第２の抵抗と、そのドレインをこの電流制限回路の他
端とし、そのソースが上記第２抵抗の他端に接続され、
そのゲートが電流制御信号入力端子に接続された電流制
御ＦＥＴとからなる電流制御素子が複数相互に並列に接
続されてなるものである。
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、その一端をこの電流制限回路の一端とす
る第２の抵抗と、そのドレインをこの電流制限回路の他
端とし、そのソースが上記第２抵抗の他端に接続され、
そのゲートが電流制御信号入力端子に接続された電流制
御ＦＥＴとからなる電流制御素子が複数相互に並列に接
続されてなるものである。
【００２８】この発明に係るゲート回路（請求項１９）
は、上記のゲート回路（請求項１７または１８）におい
て、上記電流制御素子は、その一端を上記電流制限回路
の一端とする第２の抵抗と、すべてこれに直列に接続さ
れるとともに、相互に並列に接続され、それぞれのゲー
トが各電流制御信号入力端子に接続され、そのソースが
すべて上記電流制限回路の他端に接続された複数の上記
電流制御ＦＥＴとからなるものである。
は、上記のゲート回路（請求項１７または１８）におい
て、上記電流制御素子は、その一端を上記電流制限回路
の一端とする第２の抵抗と、すべてこれに直列に接続さ
れるとともに、相互に並列に接続され、それぞれのゲー
トが各電流制御信号入力端子に接続され、そのソースが
すべて上記電流制限回路の他端に接続された複数の上記
電流制御ＦＥＴとからなるものである。
【００２９】この発明に係るゲート回路（請求項２０）
は、上記のゲート回路（請求項１７または１８）におい
て、上記電流制御素子は、その一端を上記電流制限回路
の一端とする第２の抵抗と、そのうちの一つのドレイン
を上記電流制限回路の他端とし、そのうちの他の一つの
ソースが上記第２抵抗の他端に接続され、すべて相互に
直列に接続され、それぞれのゲートが各電流制御信号入
力端子に接続された複数の電流制御ＦＥＴとからなるも
のである。
は、上記のゲート回路（請求項１７または１８）におい
て、上記電流制御素子は、その一端を上記電流制限回路
の一端とする第２の抵抗と、そのうちの一つのドレイン
を上記電流制限回路の他端とし、そのうちの他の一つの
ソースが上記第２抵抗の他端に接続され、すべて相互に
直列に接続され、それぞれのゲートが各電流制御信号入
力端子に接続された複数の電流制御ＦＥＴとからなるも
のである。
【００３０】この発明に係るゲート回路（請求項２１）
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのソースをこの電流制限回路の一端と
し、そのドレインをこの電流制限回路の他端とし、その
ゲートが電流制御信号入力端子に接続された電流制御Ｆ
ＥＴからなるものである。
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのソースをこの電流制限回路の一端と
し、そのドレインをこの電流制限回路の他端とし、その
ゲートが電流制御信号入力端子に接続された電流制御Ｆ
ＥＴからなるものである。
【００３１】この発明に係るゲート回路（請求項２２）
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのソースをこの電流制限回路の一端と
し、そのドレインをこの電流制限回路の他端とし、その
ゲートが各電流制御信号入力端子に接続された電流制御
ＦＥＴが複数相互に並列に接続されてなるものである。
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのソースをこの電流制限回路の一端と
し、そのドレインをこの電流制限回路の他端とし、その
ゲートが各電流制御信号入力端子に接続された電流制御
ＦＥＴが複数相互に並列に接続されてなるものである。
【００３２】この発明に係るゲート回路（請求項２３）
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのうちの一つのソースをこの電流制限
回路の一端とし、そのうちの他の一つのドレインを上記
電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるものである。
は、上記のゲート回路（請求項１３）において、上記電
流制限回路は、そのうちの一つのソースをこの電流制限
回路の一端とし、そのうちの他の一つのドレインを上記
電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるものである。
【００３３】この発明に係るゲート回路（請求項２４）
は、上記のゲート回路（請求項１３ないし２３のいずれ
か）において、上記負荷ＦＥＴは、ディプレッション型
ＦＥＴであるものである。
は、上記のゲート回路（請求項１３ないし２３のいずれ
か）において、上記負荷ＦＥＴは、ディプレッション型
ＦＥＴであるものである。
【００３４】この発明に係るゲート回路（請求項２５）
は、上記のゲート回路（請求項１３ないし２３のいずれ
か）において、上記負荷ＦＥＴは、エンハンスメント型
ＦＥＴであるものである。
は、上記のゲート回路（請求項１３ないし２３のいずれ
か）において、上記負荷ＦＥＴは、エンハンスメント型
ＦＥＴであるものである。
【００３５】この発明に係るゲート回路（請求項２６）
は、上記のゲート回路（請求項１３ないし２５のいずれ
か）において、その一端が上記負荷ＦＥＴのソースに接
続され、その他端が上記負荷ＦＥＴのゲートに接続され
たコンデンサを備えたものである。
は、上記のゲート回路（請求項１３ないし２５のいずれ
か）において、その一端が上記負荷ＦＥＴのソースに接
続され、その他端が上記負荷ＦＥＴのゲートに接続され
たコンデンサを備えたものである。
【００３６】この発明に係るディジタル集積回路（請求
項２７）は、上記のゲート回路（請求項１ないし２６の
いずれか）を備えた埋め込み型セルアレイである。
項２７）は、上記のゲート回路（請求項１ないし２６の
いずれか）を備えた埋め込み型セルアレイである。
【００３７】
【作用】この発明に係るゲート回路（請求項１）では、
スイッチングＦＥＴのドレインにディプレッション型Ｆ
ＥＴである負荷ＦＥＴのソースが接続されてなり、上記
スイッチングＦＥＴのゲートが入力端子に接続され、こ
のスイッチングＦＥＴのドレインが出力端子に接続され
たゲート回路において、その一端が上記負荷ＦＥＴのソ
ースに接続され、その他端が上記負荷ＦＥＴのゲートに
接続された第１の抵抗と、その一端が上記負荷ＦＥＴの
ゲートに接続され、その他端が上記スイッチングＦＥＴ
のソースに接続された電流制限回路とを備えたから、こ
の負荷ＦＥＴのゲート電位をそのソース電位よりスイッ
チングＦＥＴのソース電位に近い電位とすることがで
き、負荷ＦＥＴのドレイン- ソース間に流れる電流、す
なわちゲート回路の消費電流を前述の従来のＤＣＦＬゲ
ート回路より低減できる。従って、ディジタルＬＳＩの
高速動作部のＤＣＦＬゲート回路の負荷ＦＥＴのゲート
幅を前述の製造プロセスで決まる最小ゲート幅Ｗgminと
し、かつそのしきい値電圧をこれに合わせて決めた場
合、低速動作部にこの発明に係る上記のゲート回路を用
いることにより、負荷ＦＥＴのゲート幅としきい値電圧
が高速動作部のそれと同一であっても、その消費電流を
低減でき、また高速動作部の負荷ＦＥＴのゲート幅が上
記のＷgminであるため、ＬＳＩのチップ面積を縮小する
ことができる。
スイッチングＦＥＴのドレインにディプレッション型Ｆ
ＥＴである負荷ＦＥＴのソースが接続されてなり、上記
スイッチングＦＥＴのゲートが入力端子に接続され、こ
のスイッチングＦＥＴのドレインが出力端子に接続され
たゲート回路において、その一端が上記負荷ＦＥＴのソ
ースに接続され、その他端が上記負荷ＦＥＴのゲートに
接続された第１の抵抗と、その一端が上記負荷ＦＥＴの
ゲートに接続され、その他端が上記スイッチングＦＥＴ
のソースに接続された電流制限回路とを備えたから、こ
の負荷ＦＥＴのゲート電位をそのソース電位よりスイッ
チングＦＥＴのソース電位に近い電位とすることがで
き、負荷ＦＥＴのドレイン- ソース間に流れる電流、す
なわちゲート回路の消費電流を前述の従来のＤＣＦＬゲ
ート回路より低減できる。従って、ディジタルＬＳＩの
高速動作部のＤＣＦＬゲート回路の負荷ＦＥＴのゲート
幅を前述の製造プロセスで決まる最小ゲート幅Ｗgminと
し、かつそのしきい値電圧をこれに合わせて決めた場
合、低速動作部にこの発明に係る上記のゲート回路を用
いることにより、負荷ＦＥＴのゲート幅としきい値電圧
が高速動作部のそれと同一であっても、その消費電流を
低減でき、また高速動作部の負荷ＦＥＴのゲート幅が上
記のＷgminであるため、ＬＳＩのチップ面積を縮小する
ことができる。
【００３８】この発明に係るゲート回路（請求項２）で
は、上記のゲート回路（請求項１）において、上記第１
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるから、上記のようにＬＳＩの消費電流を低減
でき、ＬＳＩのチップ面積を縮小することができるだけ
でなく、ＬＳＩ製造工程完了後に上記切断可能な配線の
内のいくつかを切断することにより、第１抵抗の抵抗値
を各ゲート回路ごとにそれぞれ最適化することができ、
これにより消費電流をより一層低減することができる。
は、上記のゲート回路（請求項１）において、上記第１
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるから、上記のようにＬＳＩの消費電流を低減
でき、ＬＳＩのチップ面積を縮小することができるだけ
でなく、ＬＳＩ製造工程完了後に上記切断可能な配線の
内のいくつかを切断することにより、第１抵抗の抵抗値
を各ゲート回路ごとにそれぞれ最適化することができ、
これにより消費電流をより一層低減することができる。
【００３９】この発明に係るゲート回路（請求項３）で
は、上記のゲート回路（請求項１または２）において、
上記電流制限回路は、その一端を上記電流制限回路の一
端とし、その他端を上記電流制限回路の他端とする第２
の抵抗からなるから、この負荷ＦＥＴのゲート電位をそ
のソース電位とスイッチングＦＥＴのソース電位の間の
電位差が上記第１及び第２の抵抗により分割されて決ま
る電位とすることができる。この分割により決まる電位
は、負荷ＦＥＴのソース電位よりスイッチングＦＥＴの
ソース電位に近い電位となるため、このゲート回路の消
費電流を前述の従来のＤＣＦＬゲート回路より低減でき
る。従って、ディジタルＬＳＩの高速動作部のＤＣＦＬ
ゲート回路の負荷ＦＥＴのゲート幅を前述の最小ゲート
幅Ｗgminとし、かつそのしきい値電圧をこれに合わせて
決めた場合、低速動作部にこの発明に係る上記のゲート
回路を用いることにより、負荷ＦＥＴのゲート幅としき
い値電圧が高速動作部のそれと同一であっても、その消
費電流を低減でき、また高速動作部の負荷ＦＥＴのゲー
ト幅が上記のＷgminであるため、ＬＳＩのチップ面積を
縮小することができる。すなわち、ＬＳＩの消費電力を
低減できるとともに、そのチップ面積を縮小することが
できる。
は、上記のゲート回路（請求項１または２）において、
上記電流制限回路は、その一端を上記電流制限回路の一
端とし、その他端を上記電流制限回路の他端とする第２
の抵抗からなるから、この負荷ＦＥＴのゲート電位をそ
のソース電位とスイッチングＦＥＴのソース電位の間の
電位差が上記第１及び第２の抵抗により分割されて決ま
る電位とすることができる。この分割により決まる電位
は、負荷ＦＥＴのソース電位よりスイッチングＦＥＴの
ソース電位に近い電位となるため、このゲート回路の消
費電流を前述の従来のＤＣＦＬゲート回路より低減でき
る。従って、ディジタルＬＳＩの高速動作部のＤＣＦＬ
ゲート回路の負荷ＦＥＴのゲート幅を前述の最小ゲート
幅Ｗgminとし、かつそのしきい値電圧をこれに合わせて
決めた場合、低速動作部にこの発明に係る上記のゲート
回路を用いることにより、負荷ＦＥＴのゲート幅としき
い値電圧が高速動作部のそれと同一であっても、その消
費電流を低減でき、また高速動作部の負荷ＦＥＴのゲー
ト幅が上記のＷgminであるため、ＬＳＩのチップ面積を
縮小することができる。すなわち、ＬＳＩの消費電力を
低減できるとともに、そのチップ面積を縮小することが
できる。
【００４０】この発明に係るゲート回路（請求項４）で
は、上記のゲート回路（請求項３）において、上記第２
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものであるから、上記のようにＬＳＩの消費
電流を低減でき、ＬＳＩのチップ面積を縮小することが
できるだけでなく、ＬＳＩ製造工程完了後に上記切断可
能な配線の内のいくつかを切断することにより、第２抵
抗の抵抗値を各ゲート回路ごとにそれぞれ最適化するこ
とができ、これにより消費電流をより一層低減すること
ができる。
は、上記のゲート回路（請求項３）において、上記第２
抵抗は、抵抗とその製造工程完了後に切断可能な配線が
直列に接続されてなる切断可能抵抗体が複数並列に接続
されてなるものであるから、上記のようにＬＳＩの消費
電流を低減でき、ＬＳＩのチップ面積を縮小することが
できるだけでなく、ＬＳＩ製造工程完了後に上記切断可
能な配線の内のいくつかを切断することにより、第２抵
抗の抵抗値を各ゲート回路ごとにそれぞれ最適化するこ
とができ、これにより消費電流をより一層低減すること
ができる。
【００４１】この発明に係るゲート回路（請求項５）で
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴとからなる電流制御素子であるから、電流制御信
号入力端子の信号電位がHighのときは、電流制御ＦＥＴ
がＯＮ状態となり、この時の電流制御ＦＥＴのドレイン
- ソース間電圧ＶDSが上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにすると、負荷ＦＥＴ
のゲート電位をそのソース電位とスイッチングＦＥＴの
ソース電位間の電位差が上記第１及び第２の抵抗により
分割されて決まる電位とすることができ、上記のように
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より低減できる。また、電流制御信号入力端子の
信号電位がLow のときは、電流制御ＦＥＴがＯＦＦ状態
となり、負荷ＦＥＴのゲート電位は上記第１抵抗により
そのソース電位と同電位になり、ゲート回路の消費電流
が上記の電流制御ＦＥＴがＯＮ状態の場合より増加する
ため、ゲート回路の動作速度を速くすることができる。
従って、ゲート回路の高速動作が必要な時のみ、電流制
御ＦＥＴをＯＦＦ状態として、消費電流を増加させ、そ
れ以外では、電流制御ＦＥＴをＯＮ状態として、消費電
流を絞ることができる。このゲート回路を用いることに
よって、ＬＳＩの消費電力を低減することができる。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴとからなる電流制御素子であるから、電流制御信
号入力端子の信号電位がHighのときは、電流制御ＦＥＴ
がＯＮ状態となり、この時の電流制御ＦＥＴのドレイン
- ソース間電圧ＶDSが上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにすると、負荷ＦＥＴ
のゲート電位をそのソース電位とスイッチングＦＥＴの
ソース電位間の電位差が上記第１及び第２の抵抗により
分割されて決まる電位とすることができ、上記のように
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より低減できる。また、電流制御信号入力端子の
信号電位がLow のときは、電流制御ＦＥＴがＯＦＦ状態
となり、負荷ＦＥＴのゲート電位は上記第１抵抗により
そのソース電位と同電位になり、ゲート回路の消費電流
が上記の電流制御ＦＥＴがＯＮ状態の場合より増加する
ため、ゲート回路の動作速度を速くすることができる。
従って、ゲート回路の高速動作が必要な時のみ、電流制
御ＦＥＴをＯＦＦ状態として、消費電流を増加させ、そ
れ以外では、電流制御ＦＥＴをＯＮ状態として、消費電
流を絞ることができる。このゲート回路を用いることに
よって、ＬＳＩの消費電力を低減することができる。
【００４２】この発明に係るゲート回路（請求項６）で
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが各電流制御信号入力端子に接続されている電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものであるから、それぞれの電流制御
信号入力端子の信号電位をHighまたはLow とすることに
より、特定の電流制御ＦＥＴのみをＯＮ状態とし、他の
電流制御ＦＥＴをＯＦＦ状態とすることができる。ここ
で、ＯＮ状態の電流制御ＦＥＴのＶDSを上記第１抵抗及
び第２抵抗による電圧降下より充分小さくなるようにす
ると、負荷ＦＥＴのゲート電位をそのソース電位とスイ
ッチングＦＥＴのソース電位間の電位差をＯＮ状態の電
流制御ＦＥＴに接続された上記第２抵抗の並列接続の合
成抵抗と上記第１抵抗により分割されて決まる電位とす
ることができる。従って、ＯＮ状態にする電流制御ＦＥ
Ｔの組み合わせを変えることにより、負荷ＦＥＴのゲー
ト電位を変えることができ、これにより消費電流を調整
することができるため、各ゲート回路の消費電流を容易
に最適化することができる。また、このゲート回路を用
いることにより、ＬＳＩの消費電力を低減することがで
きる。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、その一端をこの電流制限回路の一端とする
第２の抵抗と、そのソースをこの電流制限回路の他端と
し、そのドレインが上記第２抵抗の他端に接続され、そ
のゲートが各電流制御信号入力端子に接続されている電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものであるから、それぞれの電流制御
信号入力端子の信号電位をHighまたはLow とすることに
より、特定の電流制御ＦＥＴのみをＯＮ状態とし、他の
電流制御ＦＥＴをＯＦＦ状態とすることができる。ここ
で、ＯＮ状態の電流制御ＦＥＴのＶDSを上記第１抵抗及
び第２抵抗による電圧降下より充分小さくなるようにす
ると、負荷ＦＥＴのゲート電位をそのソース電位とスイ
ッチングＦＥＴのソース電位間の電位差をＯＮ状態の電
流制御ＦＥＴに接続された上記第２抵抗の並列接続の合
成抵抗と上記第１抵抗により分割されて決まる電位とす
ることができる。従って、ＯＮ状態にする電流制御ＦＥ
Ｔの組み合わせを変えることにより、負荷ＦＥＴのゲー
ト電位を変えることができ、これにより消費電流を調整
することができるため、各ゲート回路の消費電流を容易
に最適化することができる。また、このゲート回路を用
いることにより、ＬＳＩの消費電力を低減することがで
きる。
【００４３】この発明に係るゲート回路（請求項７）で
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の電流制御
ＦＥＴとからなるから、これら複数の電流制御ＦＥＴの
全てがＯＦＦ状態となる場合のみ、負荷ＦＥＴのゲート
電位がそのソース電位と同電位となり、電流制御ＦＥＴ
の少なくとも一つがＯＮ状態となった場合は、負荷ＦＥ
Ｔのゲート電位は、そのソース電位とスイッチングＦＥ
Ｔのソース電位の間の電位差が上記第１抵抗と上記第２
抵抗により分割されて決まる電位となる。すなわち、上
記のゲート回路（請求項５または６）に、複数の電流制
御信号に対するＯＲ機能を付加したゲート回路を得るこ
とができる。
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の電流制御
ＦＥＴとからなるから、これら複数の電流制御ＦＥＴの
全てがＯＦＦ状態となる場合のみ、負荷ＦＥＴのゲート
電位がそのソース電位と同電位となり、電流制御ＦＥＴ
の少なくとも一つがＯＮ状態となった場合は、負荷ＦＥ
Ｔのゲート電位は、そのソース電位とスイッチングＦＥ
Ｔのソース電位の間の電位差が上記第１抵抗と上記第２
抵抗により分割されて決まる電位となる。すなわち、上
記のゲート回路（請求項５または６）に、複数の電流制
御信号に対するＯＲ機能を付加したゲート回路を得るこ
とができる。
【００４４】この発明に係るゲート回路（請求項８）で
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのソースが上記
電流制限回路の他端に接続され、そのうちの他の一つの
ドレインが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の上記電流制御ＦＥＴとから
なるから、これら複数の電流制御ＦＥＴの全てがＯＮ状
態となる場合のみ、負荷ＦＥＴのゲート電位は、そのソ
ース電位とスイッチングＦＥＴのソース電位の間の電位
差が上記第１抵抗と上記第２抵抗により分割されて決ま
る電位となり、電流制御ＦＥＴの少なくとも一つがＯＦ
Ｆ状態となった場合は、負荷ＦＥＴのゲート電位がその
ソース電位と同電位となる。すなわち、上記のゲート回
路（請求項５または６）に、複数の電流制御信号に対す
るＡＮＤ機能を付加したゲート回路を得ることができ
る。
は、上記のゲート回路（請求項５または６）において、
上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのソースが上記
電流制限回路の他端に接続され、そのうちの他の一つの
ドレインが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の上記電流制御ＦＥＴとから
なるから、これら複数の電流制御ＦＥＴの全てがＯＮ状
態となる場合のみ、負荷ＦＥＴのゲート電位は、そのソ
ース電位とスイッチングＦＥＴのソース電位の間の電位
差が上記第１抵抗と上記第２抵抗により分割されて決ま
る電位となり、電流制御ＦＥＴの少なくとも一つがＯＦ
Ｆ状態となった場合は、負荷ＦＥＴのゲート電位がその
ソース電位と同電位となる。すなわち、上記のゲート回
路（請求項５または６）に、複数の電流制御信号に対す
るＡＮＤ機能を付加したゲート回路を得ることができ
る。
【００４５】この発明に係るゲート回路（請求項９）で
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが電流制御信号入力端子に接続された電流制御ＦＥ
Ｔからなるから、電流制御ＦＥＴがＯＮ状態の場合は、
電流制御ＦＥＴのドレイン- ソース間電圧ＶDSが充分小
さくなるようにすると、負荷ＦＥＴのゲート電位をスイ
ッチングＦＥＴのソース電位とすることができ、このゲ
ート回路の消費電流を前述の従来のＤＣＦＬゲート回路
より低減できる。また、電流制御ＦＥＴがＯＦＦ状態の
場合は、負荷ＦＥＴのゲート電位は上記第１抵抗により
そのソース電位と同電位になり、ゲート回路の消費電流
が上記の電流制御ＦＥＴがＯＮ状態の場合より増加する
ため、ゲート回路の動作速度を速くすることができる。
従って、ゲート回路の高速動作が必要な時のみ、電流制
御ＦＥＴをＯＦＦ状態として、消費電流を増加させ、そ
れ以外では、電流制御ＦＥＴをＯＮ状態として、消費電
流を絞ることができる。このゲート回路を用いることに
よって、ＬＳＩの消費電力を低減することができる。ま
た、このゲート回路は、上記のゲート回路（請求項５）
において、第２抵抗を除いた構成となっているため、こ
の分ＬＳＩのチップ面積を低減できる。
は、上記のゲート回路（請求項１）において、上記電流
制限回路は、そのドレインをこの電流制限回路の一端と
し、そのソースをこの電流制限回路の他端とし、そのゲ
ートが電流制御信号入力端子に接続された電流制御ＦＥ
Ｔからなるから、電流制御ＦＥＴがＯＮ状態の場合は、
電流制御ＦＥＴのドレイン- ソース間電圧ＶDSが充分小
さくなるようにすると、負荷ＦＥＴのゲート電位をスイ
ッチングＦＥＴのソース電位とすることができ、このゲ
ート回路の消費電流を前述の従来のＤＣＦＬゲート回路
より低減できる。また、電流制御ＦＥＴがＯＦＦ状態の
場合は、負荷ＦＥＴのゲート電位は上記第１抵抗により
そのソース電位と同電位になり、ゲート回路の消費電流
が上記の電流制御ＦＥＴがＯＮ状態の場合より増加する
ため、ゲート回路の動作速度を速くすることができる。
従って、ゲート回路の高速動作が必要な時のみ、電流制
御ＦＥＴをＯＦＦ状態として、消費電流を増加させ、そ
れ以外では、電流制御ＦＥＴをＯＮ状態として、消費電
流を絞ることができる。このゲート回路を用いることに
よって、ＬＳＩの消費電力を低減することができる。ま
た、このゲート回路は、上記のゲート回路（請求項５）
において、第２抵抗を除いた構成となっているため、こ
の分ＬＳＩのチップ面積を低減できる。
【００４６】この発明に係るゲート回路（請求項１０）
では、上記のゲート回路（請求項１）において、上記電
流制限回路は、そのドレインをこの電流制限回路の一端
とし、そのソースをこの電流制限回路の他端とし、その
ゲートが各電流制御信号入力端子に接続された電流制御
ＦＥＴが複数相互に並列に接続されてなるものであるか
ら、これら複数の電流制御ＦＥＴの全てがＯＦＦ状態と
なる場合のみ、負荷ＦＥＴのゲート電位がそのソース電
位と同電位となり、電流制御ＦＥＴの少なくとも一つが
ＯＮ状態となった場合は、電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSが充分小さくなるようにすると、負荷
ＦＥＴのゲート電位は、スイッチングＦＥＴのソース電
位となる。すなわち、上記のゲート回路（請求項９）
に、複数の電流制御信号に対するＯＲ機能を付加したゲ
ート回路を得ることができる。
では、上記のゲート回路（請求項１）において、上記電
流制限回路は、そのドレインをこの電流制限回路の一端
とし、そのソースをこの電流制限回路の他端とし、その
ゲートが各電流制御信号入力端子に接続された電流制御
ＦＥＴが複数相互に並列に接続されてなるものであるか
ら、これら複数の電流制御ＦＥＴの全てがＯＦＦ状態と
なる場合のみ、負荷ＦＥＴのゲート電位がそのソース電
位と同電位となり、電流制御ＦＥＴの少なくとも一つが
ＯＮ状態となった場合は、電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSが充分小さくなるようにすると、負荷
ＦＥＴのゲート電位は、スイッチングＦＥＴのソース電
位となる。すなわち、上記のゲート回路（請求項９）
に、複数の電流制御信号に対するＯＲ機能を付加したゲ
ート回路を得ることができる。
【００４７】この発明に係るゲート回路（請求項１１）
では、上記のゲート回路（請求項１）において、上記電
流制限回路は、そのうちの一つのドレインをこの電流制
限回路の一端とし、そのうちの他の一つのソースをこの
電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるから、これら複数
の電流制御ＦＥＴの全てがＯＮ状態となる場合のみ、負
荷ＦＥＴのゲート電位は、スイッチングＦＥＴのソース
電位となり、電流制御ＦＥＴの少なくとも一つがＯＦＦ
状態となった場合は、負荷ＦＥＴのゲート電位がそのソ
ース電位と同電位となる。すなわち、上記のゲート回路
（請求項９）に、複数の電流制御信号に対するＡＮＤ機
能を付加したゲート回路を得ることができる。
では、上記のゲート回路（請求項１）において、上記電
流制限回路は、そのうちの一つのドレインをこの電流制
限回路の一端とし、そのうちの他の一つのソースをこの
電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるから、これら複数
の電流制御ＦＥＴの全てがＯＮ状態となる場合のみ、負
荷ＦＥＴのゲート電位は、スイッチングＦＥＴのソース
電位となり、電流制御ＦＥＴの少なくとも一つがＯＦＦ
状態となった場合は、負荷ＦＥＴのゲート電位がそのソ
ース電位と同電位となる。すなわち、上記のゲート回路
（請求項９）に、複数の電流制御信号に対するＡＮＤ機
能を付加したゲート回路を得ることができる。
【００４８】この発明に係るゲート回路（請求項１２）
では、上記のゲート回路（請求項１ないし１１のいずれ
か）において、その一端が上記スイッチングＦＥＴのゲ
ートに接続され、その他端が上記負荷ＦＥＴのゲートに
接続されたコンデンサを備えている。一般にスイッチン
グＦＥＴと負荷ＦＥＴとを備えたゲート回路において
は、入力端子の信号電位がLow からHighに切り換わる場
合は、スイッチングＦＥＴがＯＦＦ状態からＯＮ状態に
変わるが、このとき前述のように出力端子に接続された
次段のＦＥＴのゲートから配線及びＯＮ状態となったス
イッチングＦＥＴを通ってそのソースである低電位電源
端子に電流が流れることにより、次段のＦＥＴのＣgs及
び配線容量ＣL の放電が行われ、出力端子の信号電位は
HighからLow に変わる。この際の放電電流は、ＯＮ状態
のスイッチングＦＥＴが流すことができる電流から、負
荷ＦＥＴが流す電流を差し引いたものである。この放電
電流が大きいほど、上記放電の速度が速くなるが、その
ためには負荷ＦＥＴが流す電流が小さい方が有利であ
る。しかし、上記のゲート回路（請求項１ないし１１）
が上記コンデンサを備えておらず、かつ負荷ＦＥＴのゲ
ート電位がそのソース電位（すなわち出力端子の信号電
位）とスイッチングＦＥＴのソース電位（すなわち低電
位電源電位）の間の電位差が上記第１の抵抗及び第２の
抵抗により分割されて決まる電位となるか、またはスイ
ッチングＦＥＴのソース電位に固定される場合において
は、この負荷トランジスタのゲート電位は出力端子の信
号電位が低下するとともにその信号電位に近づくから、
負荷ＦＥＴのゲート- ソース間電圧（ソース電位を基準
にしたゲート電位）Ｖgs＜０は、ゼロに近づく。このた
め、負荷ＦＥＴのドレイン- ソース間を流れる電流は増
加し、これにより上記の放電電流は減少するから、この
分上記放電の速度は遅くなる。これに対して、上記のコ
ンデンサを備えたゲート回路においては、負荷ＦＥＴの
ゲート電位を変化させるには、上記コンデンサを充放電
しなくてはならないため、負荷ＦＥＴのゲート電位の変
化する速度が遅くなる。従って負荷ＦＥＴを流れる電流
が増加する時期を遅らせることができ、上記の放電速度
の低下を抑制することができる。一方、入力端子の信号
電位がHighからLow に切り換わる場合は、スイッチング
ＦＥＴがＯＮ状態からＯＦＦ状態に変わるが、このとき
次段のＦＥＴのゲートに負荷ＦＥＴ及び配線を通って電
流が流れることにより、次段のＦＥＴのＣgs及び配線容
量ＣL の充電が行われ、出力端子の信号電位はLow から
Highに変わる。この際の充電電流は、負荷ＦＥＴが流す
電流である。この充電電流が大きいほど、上記充電の速
度が速くなるが、そのためには負荷ＦＥＴが流す電流が
大きい方が有利である。しかし、上記のゲート回路（請
求項１ないし１１）が上記コンデンサを備えておらず、
かつ負荷ＦＥＴのゲート電位がそのソース電位（すなわ
ち出力端子の信号電位）とスイッチングＦＥＴのソース
電位（すなわち低電位電源電位）の間の電位差が上記第
１の抵抗及び第２の抵抗により分割されて決まる電位と
なるか、またはスイッチングＦＥＴのソース電位に固定
される場合においては、この負荷トランジスタのゲート
電位は出力端子の信号電位が上昇するとともに上がる
が、この信号電位の上昇量は負荷トランジスタのゲート
電位の上昇量より大きいから、負荷ＦＥＴのゲート- ソ
ース間電圧Ｖgs＜０は、その絶対値が大きくなる。この
ため、負荷ＦＥＴのドレイン- ソース間を流れる電流は
減少し、これにより上記の充電電流は減少するから、こ
の分上記充電の速度は遅くなる。これに対して、上記の
コンデンサを備えたゲート回路においては、このコンデ
ンサの容量により負荷ＦＥＴのゲート電位が変化する速
度が遅くなり、従って負荷ＦＥＴを流れる電流が減少す
る時期を遅らせることができるため、上記の充電速度の
低下を抑制することができる。以上のように、上記のコ
ンデンサを備えたゲート回路（請求項１２）では、出力
端子の信号電位の変化に対して、負荷ＦＥＴのゲート電
位の変化を遅延させることにより、動作速度の劣化を抑
制することができる。
では、上記のゲート回路（請求項１ないし１１のいずれ
か）において、その一端が上記スイッチングＦＥＴのゲ
ートに接続され、その他端が上記負荷ＦＥＴのゲートに
接続されたコンデンサを備えている。一般にスイッチン
グＦＥＴと負荷ＦＥＴとを備えたゲート回路において
は、入力端子の信号電位がLow からHighに切り換わる場
合は、スイッチングＦＥＴがＯＦＦ状態からＯＮ状態に
変わるが、このとき前述のように出力端子に接続された
次段のＦＥＴのゲートから配線及びＯＮ状態となったス
イッチングＦＥＴを通ってそのソースである低電位電源
端子に電流が流れることにより、次段のＦＥＴのＣgs及
び配線容量ＣL の放電が行われ、出力端子の信号電位は
HighからLow に変わる。この際の放電電流は、ＯＮ状態
のスイッチングＦＥＴが流すことができる電流から、負
荷ＦＥＴが流す電流を差し引いたものである。この放電
電流が大きいほど、上記放電の速度が速くなるが、その
ためには負荷ＦＥＴが流す電流が小さい方が有利であ
る。しかし、上記のゲート回路（請求項１ないし１１）
が上記コンデンサを備えておらず、かつ負荷ＦＥＴのゲ
ート電位がそのソース電位（すなわち出力端子の信号電
位）とスイッチングＦＥＴのソース電位（すなわち低電
位電源電位）の間の電位差が上記第１の抵抗及び第２の
抵抗により分割されて決まる電位となるか、またはスイ
ッチングＦＥＴのソース電位に固定される場合において
は、この負荷トランジスタのゲート電位は出力端子の信
号電位が低下するとともにその信号電位に近づくから、
負荷ＦＥＴのゲート- ソース間電圧（ソース電位を基準
にしたゲート電位）Ｖgs＜０は、ゼロに近づく。このた
め、負荷ＦＥＴのドレイン- ソース間を流れる電流は増
加し、これにより上記の放電電流は減少するから、この
分上記放電の速度は遅くなる。これに対して、上記のコ
ンデンサを備えたゲート回路においては、負荷ＦＥＴの
ゲート電位を変化させるには、上記コンデンサを充放電
しなくてはならないため、負荷ＦＥＴのゲート電位の変
化する速度が遅くなる。従って負荷ＦＥＴを流れる電流
が増加する時期を遅らせることができ、上記の放電速度
の低下を抑制することができる。一方、入力端子の信号
電位がHighからLow に切り換わる場合は、スイッチング
ＦＥＴがＯＮ状態からＯＦＦ状態に変わるが、このとき
次段のＦＥＴのゲートに負荷ＦＥＴ及び配線を通って電
流が流れることにより、次段のＦＥＴのＣgs及び配線容
量ＣL の充電が行われ、出力端子の信号電位はLow から
Highに変わる。この際の充電電流は、負荷ＦＥＴが流す
電流である。この充電電流が大きいほど、上記充電の速
度が速くなるが、そのためには負荷ＦＥＴが流す電流が
大きい方が有利である。しかし、上記のゲート回路（請
求項１ないし１１）が上記コンデンサを備えておらず、
かつ負荷ＦＥＴのゲート電位がそのソース電位（すなわ
ち出力端子の信号電位）とスイッチングＦＥＴのソース
電位（すなわち低電位電源電位）の間の電位差が上記第
１の抵抗及び第２の抵抗により分割されて決まる電位と
なるか、またはスイッチングＦＥＴのソース電位に固定
される場合においては、この負荷トランジスタのゲート
電位は出力端子の信号電位が上昇するとともに上がる
が、この信号電位の上昇量は負荷トランジスタのゲート
電位の上昇量より大きいから、負荷ＦＥＴのゲート- ソ
ース間電圧Ｖgs＜０は、その絶対値が大きくなる。この
ため、負荷ＦＥＴのドレイン- ソース間を流れる電流は
減少し、これにより上記の充電電流は減少するから、こ
の分上記充電の速度は遅くなる。これに対して、上記の
コンデンサを備えたゲート回路においては、このコンデ
ンサの容量により負荷ＦＥＴのゲート電位が変化する速
度が遅くなり、従って負荷ＦＥＴを流れる電流が減少す
る時期を遅らせることができるため、上記の充電速度の
低下を抑制することができる。以上のように、上記のコ
ンデンサを備えたゲート回路（請求項１２）では、出力
端子の信号電位の変化に対して、負荷ＦＥＴのゲート電
位の変化を遅延させることにより、動作速度の劣化を抑
制することができる。
【００４９】この発明に係るゲート回路（請求項１３）
では、スイッチングＦＥＴのドレインに負荷ＦＥＴのソ
ースが接続されてなり、上記スイッチングＦＥＴのゲー
トが入力端子に接続され、このスイッチングＦＥＴのド
レインが出力端子に接続されたゲート回路において、そ
の一端が上記負荷ＦＥＴのソースに接続され、その他端
が上記負荷ＦＥＴのゲートに接続された第１の抵抗と、
その一端が上記負荷ＦＥＴのゲートに接続され、その他
端が上記負荷ＦＥＴのドレインに接続された電流制限回
路とを備えたから、この負荷ＦＥＴのゲート電位をその
ソース電位よりそのドレイン電位に近い電位とすること
ができ、負荷ＦＥＴのドレイン- ソース間に流れる電
流、すなわちゲート回路の消費電流を前述の従来のＤＣ
ＦＬゲート回路より増大させることができる。従って、
ディジタルＬＳＩの低速動作部のＤＣＦＬゲート回路の
負荷ＦＥＴのゲート幅を前述の製造プロセスで決まる最
小ゲート幅Ｗgminとし、かつそのしきい値電圧をこれに
合わせて決めた場合、高速動作部にこの発明（請求項１
３）に係る上記のゲート回路を用いることにより、負荷
ＦＥＴのゲート幅としきい値電圧が低速動作部のそれと
同一であっても、その消費電流を増加させることができ
る。また、高速動作部の負荷ＦＥＴのゲート幅をＤＣＦ
Ｌ回路を用いた場合より狭くできるため、ＬＳＩのチッ
プ面積を縮小することができる。
では、スイッチングＦＥＴのドレインに負荷ＦＥＴのソ
ースが接続されてなり、上記スイッチングＦＥＴのゲー
トが入力端子に接続され、このスイッチングＦＥＴのド
レインが出力端子に接続されたゲート回路において、そ
の一端が上記負荷ＦＥＴのソースに接続され、その他端
が上記負荷ＦＥＴのゲートに接続された第１の抵抗と、
その一端が上記負荷ＦＥＴのゲートに接続され、その他
端が上記負荷ＦＥＴのドレインに接続された電流制限回
路とを備えたから、この負荷ＦＥＴのゲート電位をその
ソース電位よりそのドレイン電位に近い電位とすること
ができ、負荷ＦＥＴのドレイン- ソース間に流れる電
流、すなわちゲート回路の消費電流を前述の従来のＤＣ
ＦＬゲート回路より増大させることができる。従って、
ディジタルＬＳＩの低速動作部のＤＣＦＬゲート回路の
負荷ＦＥＴのゲート幅を前述の製造プロセスで決まる最
小ゲート幅Ｗgminとし、かつそのしきい値電圧をこれに
合わせて決めた場合、高速動作部にこの発明（請求項１
３）に係る上記のゲート回路を用いることにより、負荷
ＦＥＴのゲート幅としきい値電圧が低速動作部のそれと
同一であっても、その消費電流を増加させることができ
る。また、高速動作部の負荷ＦＥＴのゲート幅をＤＣＦ
Ｌ回路を用いた場合より狭くできるため、ＬＳＩのチッ
プ面積を縮小することができる。
【００５０】この発明に係るゲート回路（請求項１４）
では、上記のゲート回路（請求項１３）において、上記
第１抵抗は、抵抗とその製造工程完了後に切断可能な配
線が直列に接続されてなる切断可能抵抗体が複数並列に
接続されてなるものであるから、上記のようにＬＳＩの
消費電流を低減でき、ＬＳＩのチップ面積を縮小するこ
とができるだけでなく、ＬＳＩ製造工程完了後に上記切
断可能な配線の内のいくつかを切断することにより、第
１抵抗の抵抗値を各ゲート回路ごとにそれぞれ最適化す
ることができ、これにより消費電流をより一層低減する
ことができる。
では、上記のゲート回路（請求項１３）において、上記
第１抵抗は、抵抗とその製造工程完了後に切断可能な配
線が直列に接続されてなる切断可能抵抗体が複数並列に
接続されてなるものであるから、上記のようにＬＳＩの
消費電流を低減でき、ＬＳＩのチップ面積を縮小するこ
とができるだけでなく、ＬＳＩ製造工程完了後に上記切
断可能な配線の内のいくつかを切断することにより、第
１抵抗の抵抗値を各ゲート回路ごとにそれぞれ最適化す
ることができ、これにより消費電流をより一層低減する
ことができる。
【００５１】この発明に係るゲート回路（請求項１５）
では、上記のゲート回路（請求項１３または１４）にお
いて、上記電流制限回路は、その一端がこの電流制限回
路の一端であり、その他端がこの電流制限回路の他端で
ある第２の抵抗からなるから、この負荷ＦＥＴのゲート
電位をそのソース電位とそのドレイン電位の間の電位差
が上記第１及び第２の抵抗により分割されて決まる電位
とすることができる。この分割により決まる電位は、負
荷ＦＥＴのソース電位よりそのドレイン電位に近い電位
となるため、このゲート回路の消費電流を前述の従来の
ＤＣＦＬゲート回路より増大させることができる。従っ
て、ディジタルＬＳＩの低速動作部のＤＣＦＬゲート回
路の負荷ＦＥＴのゲート幅を前述の最小ゲート幅Ｗgmin
とし、かつそのしきい値電圧をこれに合わせて決めた場
合、高速動作部にこの発明（請求項１５）に係る上記の
ゲート回路を用いることにより、負荷ＦＥＴのゲート幅
としきい値電圧が低速動作部のそれと同一であっても、
その消費電流を増大させることができる。また、高速動
作部の負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用いた場
合より狭くできるため、ＬＳＩのチップ面積を縮小する
ことができる。
では、上記のゲート回路（請求項１３または１４）にお
いて、上記電流制限回路は、その一端がこの電流制限回
路の一端であり、その他端がこの電流制限回路の他端で
ある第２の抵抗からなるから、この負荷ＦＥＴのゲート
電位をそのソース電位とそのドレイン電位の間の電位差
が上記第１及び第２の抵抗により分割されて決まる電位
とすることができる。この分割により決まる電位は、負
荷ＦＥＴのソース電位よりそのドレイン電位に近い電位
となるため、このゲート回路の消費電流を前述の従来の
ＤＣＦＬゲート回路より増大させることができる。従っ
て、ディジタルＬＳＩの低速動作部のＤＣＦＬゲート回
路の負荷ＦＥＴのゲート幅を前述の最小ゲート幅Ｗgmin
とし、かつそのしきい値電圧をこれに合わせて決めた場
合、高速動作部にこの発明（請求項１５）に係る上記の
ゲート回路を用いることにより、負荷ＦＥＴのゲート幅
としきい値電圧が低速動作部のそれと同一であっても、
その消費電流を増大させることができる。また、高速動
作部の負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用いた場
合より狭くできるため、ＬＳＩのチップ面積を縮小する
ことができる。
【００５２】この発明に係るゲート回路（請求項１６）
では、上記のゲート回路（請求項１５）において、上記
第２抵抗は、抵抗とその製造工程完了後に切断可能な配
線が直列に接続されてなる切断可能抵抗体が複数並列に
接続されてなるものであるから、上記のようにＬＳＩの
チップ面積を縮小することができるだけでなく、ＬＳＩ
製造工程完了後に上記切断可能な配線の内のいくつかを
切断することにより、第２抵抗の抵抗値を各ゲート回路
ごとにそれぞれ最適化することができ、これにより消費
電流をより一層低減することができる。
では、上記のゲート回路（請求項１５）において、上記
第２抵抗は、抵抗とその製造工程完了後に切断可能な配
線が直列に接続されてなる切断可能抵抗体が複数並列に
接続されてなるものであるから、上記のようにＬＳＩの
チップ面積を縮小することができるだけでなく、ＬＳＩ
製造工程完了後に上記切断可能な配線の内のいくつかを
切断することにより、第２抵抗の抵抗値を各ゲート回路
ごとにそれぞれ最適化することができ、これにより消費
電流をより一層低減することができる。
【００５３】この発明に係るゲート回路（請求項１７）
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、その一端をこの電流制限回路の一端と
する第２の抵抗と、そのドレインをこの電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御ＦＥＴとからなる電流制御素子であるから、電流
制御信号入力端子の信号電位がHighのときは、電流制御
ＦＥＴがＯＮ状態となり、この時の電流制御ＦＥＴのド
レイン- ソース間電圧ＶDSが上記第１抵抗及び第２抵抗
による電圧降下より充分小さくなるようにすると、負荷
ＦＥＴのゲート電位をそのソース電位とドレイン電位の
間の電位差が上記第１抵抗及び第２抵抗により分割され
て決まる電位とすることができ、上記のようにこのゲー
ト回路の消費電流を前述の従来のＤＣＦＬゲート回路よ
り増大させることができる。また、電流制御信号入力端
子の信号電位がLow のときは、電流制御ＦＥＴがＯＦＦ
状態となり、負荷ＦＥＴのゲート電位は上記第１抵抗に
よりそのソース電位と同電位になって、ゲート回路の消
費電流を上記の電流制御ＦＥＴがＯＮ状態の場合より減
少させることができる。従って、ゲート回路の高速動作
が必要な時のみ、電流制御ＦＥＴをＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴをＯ
ＦＦ状態として、消費電流を絞ることができる。以上の
ように、このゲート回路を用いることによって、ＬＳＩ
の消費電力を低減することができる。ただし、負荷ＦＥ
Ｔがエンハンスメント型ＦＥＴである場合は、電流制御
ＦＥＴがＯＮ状態のときの負荷ＦＥＴのゲート- ソース
間電圧が負荷ＦＥＴのしきい値電圧より大きくなるよう
にする。また、電流制御ＦＥＴをＯＦＦ状態にして、負
荷ＦＥＴのゲート電位をそのソース電位と同電位とする
と、エンハンスメント型ＦＥＴである負荷ＦＥＴには電
流が流れなくなり、ゲート回路としての機能を停止す
る。従って、この場合、ゲート回路の動作が必要な時の
み、電流制御ＦＥＴをＯＮ状態として、それ以外では、
電流制御ＦＥＴをＯＦＦ状態として、ゲート回路を休止
させることができ、このゲート回路を一定の時間のみ作
動し、他の時間は停止している部分に用いることによっ
て、ＬＳＩの消費電力を低減することができる。
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、その一端をこの電流制限回路の一端と
する第２の抵抗と、そのドレインをこの電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御ＦＥＴとからなる電流制御素子であるから、電流
制御信号入力端子の信号電位がHighのときは、電流制御
ＦＥＴがＯＮ状態となり、この時の電流制御ＦＥＴのド
レイン- ソース間電圧ＶDSが上記第１抵抗及び第２抵抗
による電圧降下より充分小さくなるようにすると、負荷
ＦＥＴのゲート電位をそのソース電位とドレイン電位の
間の電位差が上記第１抵抗及び第２抵抗により分割され
て決まる電位とすることができ、上記のようにこのゲー
ト回路の消費電流を前述の従来のＤＣＦＬゲート回路よ
り増大させることができる。また、電流制御信号入力端
子の信号電位がLow のときは、電流制御ＦＥＴがＯＦＦ
状態となり、負荷ＦＥＴのゲート電位は上記第１抵抗に
よりそのソース電位と同電位になって、ゲート回路の消
費電流を上記の電流制御ＦＥＴがＯＮ状態の場合より減
少させることができる。従って、ゲート回路の高速動作
が必要な時のみ、電流制御ＦＥＴをＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴをＯ
ＦＦ状態として、消費電流を絞ることができる。以上の
ように、このゲート回路を用いることによって、ＬＳＩ
の消費電力を低減することができる。ただし、負荷ＦＥ
Ｔがエンハンスメント型ＦＥＴである場合は、電流制御
ＦＥＴがＯＮ状態のときの負荷ＦＥＴのゲート- ソース
間電圧が負荷ＦＥＴのしきい値電圧より大きくなるよう
にする。また、電流制御ＦＥＴをＯＦＦ状態にして、負
荷ＦＥＴのゲート電位をそのソース電位と同電位とする
と、エンハンスメント型ＦＥＴである負荷ＦＥＴには電
流が流れなくなり、ゲート回路としての機能を停止す
る。従って、この場合、ゲート回路の動作が必要な時の
み、電流制御ＦＥＴをＯＮ状態として、それ以外では、
電流制御ＦＥＴをＯＦＦ状態として、ゲート回路を休止
させることができ、このゲート回路を一定の時間のみ作
動し、他の時間は停止している部分に用いることによっ
て、ＬＳＩの消費電力を低減することができる。
【００５４】この発明に係るゲート回路（請求項１８）
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、その一端をこの電流制限回路の一端と
する第２の抵抗と、そのドレインをこの電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものであるから、それぞれの電流制御
信号入力端子の信号電位をHighまたはLow とすることに
より、特定の電流制御ＦＥＴのみをＯＮ状態とし、他の
電流制御ＦＥＴをＯＦＦ状態とすることができるため、
負荷ＦＥＴのゲート電位をそのソース電位とドレイン電
位間の電位差が、ＯＮ状態の電流制御ＦＥＴに接続され
た上記第２抵抗の並列接続の合成抵抗と上記第１抵抗に
より分割されて決まる電位とすることができる。ただ
し、ＯＮ状態の電流制御ＦＥＴのＶDSは上記第１抵抗及
び第２抵抗による電圧降下より充分小さくなるようにす
る。従って、ＯＮ状態にする電流制御ＦＥＴの組み合わ
せを変えることにより、負荷ＦＥＴのゲート電位を変え
ることができ、これにより消費電流を調整することがで
きるため、各ゲート回路の消費電流を容易に最適化する
ことができる。また、このゲート回路を用いることによ
り、ＬＳＩの消費電力を低減することができる。
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、その一端をこの電流制限回路の一端と
する第２の抵抗と、そのドレインをこの電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御ＦＥＴとからなる電流制御素子が複数相互に並列
に接続されてなるものであるから、それぞれの電流制御
信号入力端子の信号電位をHighまたはLow とすることに
より、特定の電流制御ＦＥＴのみをＯＮ状態とし、他の
電流制御ＦＥＴをＯＦＦ状態とすることができるため、
負荷ＦＥＴのゲート電位をそのソース電位とドレイン電
位間の電位差が、ＯＮ状態の電流制御ＦＥＴに接続され
た上記第２抵抗の並列接続の合成抵抗と上記第１抵抗に
より分割されて決まる電位とすることができる。ただ
し、ＯＮ状態の電流制御ＦＥＴのＶDSは上記第１抵抗及
び第２抵抗による電圧降下より充分小さくなるようにす
る。従って、ＯＮ状態にする電流制御ＦＥＴの組み合わ
せを変えることにより、負荷ＦＥＴのゲート電位を変え
ることができ、これにより消費電流を調整することがで
きるため、各ゲート回路の消費電流を容易に最適化する
ことができる。また、このゲート回路を用いることによ
り、ＬＳＩの消費電力を低減することができる。
【００５５】この発明に係るゲート回路（請求項１９）
では、上記のゲート回路（請求項１７または１８）にお
いて、上記電流制御素子は、その一端を上記電流制限回
路の一端とする第２の抵抗と、すべてこれに直列に接続
されるとともに、相互に並列に接続され、それぞれのゲ
ートが各電流制御信号入力端子に接続され、そのソース
がすべて上記電流制限回路の他端に接続された複数の上
記電流制御ＦＥＴとからなるから、これら複数の電流制
御ＦＥＴの全てがＯＦＦ状態となる場合のみ、負荷ＦＥ
Ｔのゲート電位がそのソース電位と同電位となり、電流
制御ＦＥＴの少なくとも一つがＯＮ状態となった場合
は、負荷ＦＥＴのゲート電位は、そのソース電位とドレ
イン電位の間の電位差が上記第１抵抗と上記第２抵抗に
より分割されて決まる電位となる。すなわち、上記のゲ
ート回路（請求項１７または１８）に、複数の電流制御
信号に対するＯＲ機能を付加したゲート回路を得ること
ができる。
では、上記のゲート回路（請求項１７または１８）にお
いて、上記電流制御素子は、その一端を上記電流制限回
路の一端とする第２の抵抗と、すべてこれに直列に接続
されるとともに、相互に並列に接続され、それぞれのゲ
ートが各電流制御信号入力端子に接続され、そのソース
がすべて上記電流制限回路の他端に接続された複数の上
記電流制御ＦＥＴとからなるから、これら複数の電流制
御ＦＥＴの全てがＯＦＦ状態となる場合のみ、負荷ＦＥ
Ｔのゲート電位がそのソース電位と同電位となり、電流
制御ＦＥＴの少なくとも一つがＯＮ状態となった場合
は、負荷ＦＥＴのゲート電位は、そのソース電位とドレ
イン電位の間の電位差が上記第１抵抗と上記第２抵抗に
より分割されて決まる電位となる。すなわち、上記のゲ
ート回路（請求項１７または１８）に、複数の電流制御
信号に対するＯＲ機能を付加したゲート回路を得ること
ができる。
【００５６】この発明に係るゲート回路（請求項２０）
では、上記のゲート回路（請求項１７または１８）にお
いて、上記電流制御素子は、その一端を上記電流制限回
路の一端とする第２の抵抗と、そのうちの一つのドレイ
ンを上記電流制限回路の他端とし、そのうちの他の一つ
のソースが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の電流制御ＦＥＴとからなる
から、これら複数の電流制御ＦＥＴの全てがＯＮ状態と
なる場合のみ、負荷ＦＥＴのゲート電位は、そのソース
電位とドレイン電位の間の電位差が上記第１抵抗と上記
第２抵抗により分割されて決まる電位となり、電流制御
ＦＥＴの少なくとも一つがＯＦＦ状態となった場合は、
負荷ＦＥＴのゲート電位がそのソース電位と同電位とな
る。すなわち、上記のゲート回路（請求項１７または１
８）に、複数の電流制御信号に対するＡＮＤ機能を付加
したゲート回路を得ることができる。
では、上記のゲート回路（請求項１７または１８）にお
いて、上記電流制御素子は、その一端を上記電流制限回
路の一端とする第２の抵抗と、そのうちの一つのドレイ
ンを上記電流制限回路の他端とし、そのうちの他の一つ
のソースが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の電流制御ＦＥＴとからなる
から、これら複数の電流制御ＦＥＴの全てがＯＮ状態と
なる場合のみ、負荷ＦＥＴのゲート電位は、そのソース
電位とドレイン電位の間の電位差が上記第１抵抗と上記
第２抵抗により分割されて決まる電位となり、電流制御
ＦＥＴの少なくとも一つがＯＦＦ状態となった場合は、
負荷ＦＥＴのゲート電位がそのソース電位と同電位とな
る。すなわち、上記のゲート回路（請求項１７または１
８）に、複数の電流制御信号に対するＡＮＤ機能を付加
したゲート回路を得ることができる。
【００５７】この発明に係るゲート回路（請求項２１）
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのソースをこの電流制限回路の一端
とし、そのドレインをこの電流制限回路の他端とし、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴからなるから、電流制御ＦＥＴがＯＮ状態では、
電流制御ＦＥＴのドレイン- ソース間電圧ＶDSが充分小
さくなるようにすると、負荷ＦＥＴのゲート電位をその
ドレイン電位と同電位とすることができ、このゲート回
路の消費電流を前述の従来のＤＣＦＬゲート回路より増
大させることができる。また、電流制御ＦＥＴがＯＦＦ
状態では、負荷ＦＥＴのゲート電位は上記第１抵抗によ
りそのソース電位と同電位になり、ゲート回路の消費電
流が上記の電流制御ＦＥＴがＯＮ状態の場合より減少す
る。従って、ゲート回路の高速動作が必要な時のみ、電
流制御ＦＥＴをＯＮ状態として、消費電流を増加させ、
それ以外では、電流制御ＦＥＴをＯＦＦ状態として、消
費電流を絞ることができる。以上のように、このゲート
回路を用いることによって、ＬＳＩの消費電力を低減す
ることができる。また、このゲート回路は、上記のゲー
ト回路（請求項１７）において、第２抵抗を除いた構成
となっているため、この分ＬＳＩのチップ面積を低減で
きる。ただし、負荷ＦＥＴがエンハンスメント型ＦＥＴ
である場合は、電流制御ＦＥＴがＯＮ状態のときの負荷
ＦＥＴのゲート- ソース間電圧が負荷ＦＥＴのしきい値
電圧より大きくなるようにする。また、電流制御ＦＥＴ
をＯＦＦ状態にして、負荷ＦＥＴのゲート電位をそのソ
ース電位と同電位とすると、エンハンスメント型ＦＥＴ
である負荷ＦＥＴには電流が流れなくなり、ゲート回路
としての機能を停止する。従って、この場合、ゲート回
路の動作が必要な時のみ、電流制御ＦＥＴをＯＮ状態と
して、それ以外では、電流制御ＦＥＴをＯＦＦ状態とし
て、ゲート回路を休止させることができ、このゲート回
路を一定の時間のみ作動し、他の時間は停止している部
分に用いることによって、ＬＳＩの消費電力を低減する
ことができる。
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのソースをこの電流制限回路の一端
とし、そのドレインをこの電流制限回路の他端とし、そ
のゲートが電流制御信号入力端子に接続された電流制御
ＦＥＴからなるから、電流制御ＦＥＴがＯＮ状態では、
電流制御ＦＥＴのドレイン- ソース間電圧ＶDSが充分小
さくなるようにすると、負荷ＦＥＴのゲート電位をその
ドレイン電位と同電位とすることができ、このゲート回
路の消費電流を前述の従来のＤＣＦＬゲート回路より増
大させることができる。また、電流制御ＦＥＴがＯＦＦ
状態では、負荷ＦＥＴのゲート電位は上記第１抵抗によ
りそのソース電位と同電位になり、ゲート回路の消費電
流が上記の電流制御ＦＥＴがＯＮ状態の場合より減少す
る。従って、ゲート回路の高速動作が必要な時のみ、電
流制御ＦＥＴをＯＮ状態として、消費電流を増加させ、
それ以外では、電流制御ＦＥＴをＯＦＦ状態として、消
費電流を絞ることができる。以上のように、このゲート
回路を用いることによって、ＬＳＩの消費電力を低減す
ることができる。また、このゲート回路は、上記のゲー
ト回路（請求項１７）において、第２抵抗を除いた構成
となっているため、この分ＬＳＩのチップ面積を低減で
きる。ただし、負荷ＦＥＴがエンハンスメント型ＦＥＴ
である場合は、電流制御ＦＥＴがＯＮ状態のときの負荷
ＦＥＴのゲート- ソース間電圧が負荷ＦＥＴのしきい値
電圧より大きくなるようにする。また、電流制御ＦＥＴ
をＯＦＦ状態にして、負荷ＦＥＴのゲート電位をそのソ
ース電位と同電位とすると、エンハンスメント型ＦＥＴ
である負荷ＦＥＴには電流が流れなくなり、ゲート回路
としての機能を停止する。従って、この場合、ゲート回
路の動作が必要な時のみ、電流制御ＦＥＴをＯＮ状態と
して、それ以外では、電流制御ＦＥＴをＯＦＦ状態とし
て、ゲート回路を休止させることができ、このゲート回
路を一定の時間のみ作動し、他の時間は停止している部
分に用いることによって、ＬＳＩの消費電力を低減する
ことができる。
【００５８】この発明に係るゲート回路（請求項２２）
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのソースをこの電流制限回路の一端
とし、そのドレインをこの電流制限回路の他端とし、そ
のゲートが各電流制御信号入力端子に接続された電流制
御ＦＥＴが複数相互に並列に接続されてなるものである
から、これら複数の電流制御ＦＥＴの全てがＯＦＦ状態
となる場合のみ、負荷ＦＥＴのゲート電位がそのソース
電位と同電位となり、電流制御ＦＥＴの少なくとも一つ
がＯＮ状態となった場合は、電流制御ＦＥＴのドレイン
- ソース間電圧ＶDSが充分小さくなるようにすると、負
荷ＦＥＴのゲート電位はそのソース電位となる。すなわ
ち、上記のゲート回路（請求項２１）に、複数の電流制
御信号に対するＯＲ機能を付加したゲート回路を得るこ
とができる。
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのソースをこの電流制限回路の一端
とし、そのドレインをこの電流制限回路の他端とし、そ
のゲートが各電流制御信号入力端子に接続された電流制
御ＦＥＴが複数相互に並列に接続されてなるものである
から、これら複数の電流制御ＦＥＴの全てがＯＦＦ状態
となる場合のみ、負荷ＦＥＴのゲート電位がそのソース
電位と同電位となり、電流制御ＦＥＴの少なくとも一つ
がＯＮ状態となった場合は、電流制御ＦＥＴのドレイン
- ソース間電圧ＶDSが充分小さくなるようにすると、負
荷ＦＥＴのゲート電位はそのソース電位となる。すなわ
ち、上記のゲート回路（請求項２１）に、複数の電流制
御信号に対するＯＲ機能を付加したゲート回路を得るこ
とができる。
【００５９】この発明に係るゲート回路（請求項２３）
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのうちの一つのソースをこの電流制
限回路の一端とし、そのうちの他の一つのドレインを上
記電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるから、これら複数
の電流制御ＦＥＴの全てがＯＮ状態となる場合のみ、負
荷ＦＥＴのゲート電位はそのドレイン電位となり、電流
制御ＦＥＴの少なくとも一つがＯＦＦ状態となった場合
は、負荷ＦＥＴのゲート電位はそのソース電位と同電位
となる。すなわち、上記のゲート回路（請求項２１）
に、複数の電流制御信号に対するＡＮＤ機能を付加した
ゲート回路を得ることができる。
では、上記のゲート回路（請求項１３）において、上記
電流制限回路は、そのうちの一つのソースをこの電流制
限回路の一端とし、そのうちの他の一つのドレインを上
記電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御ＦＥＴからなるから、これら複数
の電流制御ＦＥＴの全てがＯＮ状態となる場合のみ、負
荷ＦＥＴのゲート電位はそのドレイン電位となり、電流
制御ＦＥＴの少なくとも一つがＯＦＦ状態となった場合
は、負荷ＦＥＴのゲート電位はそのソース電位と同電位
となる。すなわち、上記のゲート回路（請求項２１）
に、複数の電流制御信号に対するＡＮＤ機能を付加した
ゲート回路を得ることができる。
【００６０】この発明に係るゲート回路（請求項２４）
では、上記のゲート回路（請求項１３ないし２３のいず
れか）において、上記負荷ＦＥＴは、ディプレッション
型ＦＥＴであるから、負荷ＦＥＴが流す電流を制御でき
る範囲が広い。このため、ゲート回路の消費電流の最適
化が容易となり、ＬＳＩの消費電力を低減することがで
きる。
では、上記のゲート回路（請求項１３ないし２３のいず
れか）において、上記負荷ＦＥＴは、ディプレッション
型ＦＥＴであるから、負荷ＦＥＴが流す電流を制御でき
る範囲が広い。このため、ゲート回路の消費電流の最適
化が容易となり、ＬＳＩの消費電力を低減することがで
きる。
【００６１】この発明に係るゲート回路（請求項２５）
では、上記のゲート回路（請求項１３ないし２３のいず
れか）において、上記負荷ＦＥＴは、エンハンスメント
型ＦＥＴであるから、負荷ＦＥＴのしきい値電圧をスイ
ッチングＦＥＴと同じにすることができ、これらのＦＥ
Ｔの動作層形成のためのイオン注入を１回で行うことが
でき、このゲート回路を用いたＬＳＩの製造工程を簡素
化することができる。
では、上記のゲート回路（請求項１３ないし２３のいず
れか）において、上記負荷ＦＥＴは、エンハンスメント
型ＦＥＴであるから、負荷ＦＥＴのしきい値電圧をスイ
ッチングＦＥＴと同じにすることができ、これらのＦＥ
Ｔの動作層形成のためのイオン注入を１回で行うことが
でき、このゲート回路を用いたＬＳＩの製造工程を簡素
化することができる。
【００６２】この発明に係るゲート回路（請求項２６）
では、上記のゲート回路（請求項１３ないし２５のいず
れか）において、上記負荷ＦＥＴのソースとゲートの間
にコンデンサが接続されている。一般にスイッチングＦ
ＥＴと負荷ＦＥＴとを備えたゲート回路においては、入
力端子の信号電位がLow からHighに切り換わる場合は、
前述のように出力端子に接続された次段のＦＥＴのゲー
トから配線及びＯＮ状態となったスイッチングＦＥＴを
通ってそのソース（低電位電源端子）に電流が流れるこ
とにより、次段のＦＥＴのＣgs及び配線容量ＣL の放電
が行われ、出力端子の信号電位はHighからLow に変わ
る。この際の放電電流は、ＯＮ状態のスイッチングＦＥ
Ｔが流すことができる電流から、負荷ＦＥＴが流す電流
を差し引いたものである。従って、負荷ＦＥＴが流す電
流が小さい方が、この放電の速度は速くなる。しかし、
上記のゲート回路（請求項１３ないし２５）が上記コン
デンサを備えておらず、かつ負荷ＦＥＴのゲート電位が
そのソース電位（すなわち出力端子の信号電位）とその
ドレイン電位（すなわち高電位電源電位）の間の電位差
が上記第１の抵抗及び第２の抵抗により分割されて決ま
る電位となるか、またはそのドレイン電位に固定される
場合においては、この負荷ＦＥＴのゲート電位は出力端
子の信号電位が低下するとともに下がるか一定である
が、出力端子の信号電位はこの負荷ＦＥＴのゲート電位
の低下量以上に低下するから、負荷ＦＥＴのゲート- ソ
ース間電圧（ソース電位を基準にしたゲート電位）Ｖgs
＞０は増加する。このため、負荷ＦＥＴのドレイン- ソ
ース間を流れる電流は増加し、上記放電電流は減少する
から、この分上記放電の速度は遅くなる。これに対し
て、上記のコンデンサを備えたゲート回路においては、
負荷ＦＥＴのＶgsを変化させるには、上記コンデンサを
充放電しなくてはならないため、このＶgsの変化する速
度が遅くなり、従って負荷ＦＥＴを流れる電流が増加す
る時期を遅らせることができ、上記の放電速度の低下を
抑制することができる。一方、入力端子の信号電位がHi
ghからLow に切り換わる場合は、次段のＦＥＴのゲート
に負荷ＦＥＴ及び配線を通って電流が流れることによ
り、次段のＦＥＴのＣgs及び配線容量ＣL の充電が行わ
れ、出力端子の信号電位はLow からHighに変わる。この
際の充電電流は、負荷ＦＥＴが流す電流であり、これが
大きいほど、上記充電の速度が速くなる。しかし、上記
のゲート回路（請求項１３ないし２５）が上記コンデン
サを備えておらず、かつ負荷ＦＥＴのゲート電位がその
ソース電位と負荷ＦＥＴのドレイン電位の間の電位差が
上記第１の抵抗及び第２の抵抗により分割されて決まる
電位となるか、またはそのドレイン電位に固定されてい
る場合においては、出力端子の信号電位が上昇するとと
もに負荷ＦＥＴのゲート電位はこの信号電位に近づくか
ら、負荷ＦＥＴのゲート- ソース間電圧Ｖgs＞０は減少
する。このため、負荷ＦＥＴのドレイン- ソース間を流
れる電流は減少し、これにより上記の充電電流は減少す
るから、この分上記充電の速度は遅くなる。これに対し
て、上記のコンデンサを備えたゲート回路においては、
このコンデンサの容量により負荷ＦＥＴのＶgsが変化す
る速度が遅くなり、従って負荷ＦＥＴを流れる電流が減
少する時期を遅らせることができるため、上記の充電速
度の低下を抑制することができる。以上のように、上記
のコンデンサを備えたゲート回路（請求項２６）では、
出力端子の信号電位の変化に対して、負荷ＦＥＴのＶgs
の変化を遅延させることにより、動作速度の劣化を抑制
することができる。
では、上記のゲート回路（請求項１３ないし２５のいず
れか）において、上記負荷ＦＥＴのソースとゲートの間
にコンデンサが接続されている。一般にスイッチングＦ
ＥＴと負荷ＦＥＴとを備えたゲート回路においては、入
力端子の信号電位がLow からHighに切り換わる場合は、
前述のように出力端子に接続された次段のＦＥＴのゲー
トから配線及びＯＮ状態となったスイッチングＦＥＴを
通ってそのソース（低電位電源端子）に電流が流れるこ
とにより、次段のＦＥＴのＣgs及び配線容量ＣL の放電
が行われ、出力端子の信号電位はHighからLow に変わ
る。この際の放電電流は、ＯＮ状態のスイッチングＦＥ
Ｔが流すことができる電流から、負荷ＦＥＴが流す電流
を差し引いたものである。従って、負荷ＦＥＴが流す電
流が小さい方が、この放電の速度は速くなる。しかし、
上記のゲート回路（請求項１３ないし２５）が上記コン
デンサを備えておらず、かつ負荷ＦＥＴのゲート電位が
そのソース電位（すなわち出力端子の信号電位）とその
ドレイン電位（すなわち高電位電源電位）の間の電位差
が上記第１の抵抗及び第２の抵抗により分割されて決ま
る電位となるか、またはそのドレイン電位に固定される
場合においては、この負荷ＦＥＴのゲート電位は出力端
子の信号電位が低下するとともに下がるか一定である
が、出力端子の信号電位はこの負荷ＦＥＴのゲート電位
の低下量以上に低下するから、負荷ＦＥＴのゲート- ソ
ース間電圧（ソース電位を基準にしたゲート電位）Ｖgs
＞０は増加する。このため、負荷ＦＥＴのドレイン- ソ
ース間を流れる電流は増加し、上記放電電流は減少する
から、この分上記放電の速度は遅くなる。これに対し
て、上記のコンデンサを備えたゲート回路においては、
負荷ＦＥＴのＶgsを変化させるには、上記コンデンサを
充放電しなくてはならないため、このＶgsの変化する速
度が遅くなり、従って負荷ＦＥＴを流れる電流が増加す
る時期を遅らせることができ、上記の放電速度の低下を
抑制することができる。一方、入力端子の信号電位がHi
ghからLow に切り換わる場合は、次段のＦＥＴのゲート
に負荷ＦＥＴ及び配線を通って電流が流れることによ
り、次段のＦＥＴのＣgs及び配線容量ＣL の充電が行わ
れ、出力端子の信号電位はLow からHighに変わる。この
際の充電電流は、負荷ＦＥＴが流す電流であり、これが
大きいほど、上記充電の速度が速くなる。しかし、上記
のゲート回路（請求項１３ないし２５）が上記コンデン
サを備えておらず、かつ負荷ＦＥＴのゲート電位がその
ソース電位と負荷ＦＥＴのドレイン電位の間の電位差が
上記第１の抵抗及び第２の抵抗により分割されて決まる
電位となるか、またはそのドレイン電位に固定されてい
る場合においては、出力端子の信号電位が上昇するとと
もに負荷ＦＥＴのゲート電位はこの信号電位に近づくか
ら、負荷ＦＥＴのゲート- ソース間電圧Ｖgs＞０は減少
する。このため、負荷ＦＥＴのドレイン- ソース間を流
れる電流は減少し、これにより上記の充電電流は減少す
るから、この分上記充電の速度は遅くなる。これに対し
て、上記のコンデンサを備えたゲート回路においては、
このコンデンサの容量により負荷ＦＥＴのＶgsが変化す
る速度が遅くなり、従って負荷ＦＥＴを流れる電流が減
少する時期を遅らせることができるため、上記の充電速
度の低下を抑制することができる。以上のように、上記
のコンデンサを備えたゲート回路（請求項２６）では、
出力端子の信号電位の変化に対して、負荷ＦＥＴのＶgs
の変化を遅延させることにより、動作速度の劣化を抑制
することができる。
【００６３】この発明に係るディジタルＬＳＩ（請求項
２７）では、ゲートアレイの一部の領域をＲＡＭ等の専
用領域としたエンベディドセルアレイ（埋め込み型セル
アレイ）のゲート回路に上記のゲート回路（請求項１な
いし２６）を用いているから、負荷ＦＥＴのしきい値電
圧を同一の値としても、それぞれゲート回路で要求され
る動作速度，消費電流を実現でき、これによってＬＳＩ
の消費電力を低減でき、かつチップ面積を縮小すること
ができる。
２７）では、ゲートアレイの一部の領域をＲＡＭ等の専
用領域としたエンベディドセルアレイ（埋め込み型セル
アレイ）のゲート回路に上記のゲート回路（請求項１な
いし２６）を用いているから、負荷ＦＥＴのしきい値電
圧を同一の値としても、それぞれゲート回路で要求され
る動作速度，消費電流を実現でき、これによってＬＳＩ
の消費電力を低減でき、かつチップ面積を縮小すること
ができる。
【００６４】
実施例１．この発明の第１の実施例について説明する。
図１は本実施例によるゲート回路を示す回路図である。
図において、１はスイッチングＦＥＴ，２はディプレッ
ション型の負荷ＦＥＴ，５は入力端子，６は出力端子，
７は低電位（ＶSS）電源端子，８は高電位（ＶDD）電源
端子，１１は第１の抵抗（Ｒ1 ），１２は第２の抵抗
（Ｒ2 ），またＧ，Ｄ，ＳはそれぞれＦＥＴのゲート，
ドレイン，ソースである。（以下の図において、ＦＥＴ
のゲート，ドレイン，ソースの配置はまったく同一であ
るから、その記載は省略する。）ここで、ＶDD＞ＶSSで
ある。スイッチングＦＥＴのドレイン- ソース間すなわ
ち出力端子６- ＶSS電源端子７間に第１抵抗１１，第２
抵抗１２が直列に接続され、これら第１抵抗及び第２抵
抗の接続点に負荷ＦＥＴ２のゲートが接続されている。
図１は本実施例によるゲート回路を示す回路図である。
図において、１はスイッチングＦＥＴ，２はディプレッ
ション型の負荷ＦＥＴ，５は入力端子，６は出力端子，
７は低電位（ＶSS）電源端子，８は高電位（ＶDD）電源
端子，１１は第１の抵抗（Ｒ1 ），１２は第２の抵抗
（Ｒ2 ），またＧ，Ｄ，ＳはそれぞれＦＥＴのゲート，
ドレイン，ソースである。（以下の図において、ＦＥＴ
のゲート，ドレイン，ソースの配置はまったく同一であ
るから、その記載は省略する。）ここで、ＶDD＞ＶSSで
ある。スイッチングＦＥＴのドレイン- ソース間すなわ
ち出力端子６- ＶSS電源端子７間に第１抵抗１１，第２
抵抗１２が直列に接続され、これら第１抵抗及び第２抵
抗の接続点に負荷ＦＥＴ２のゲートが接続されている。
【００６５】本実施例１のゲート回路の動作を以下に示
す。入力端子の信号電位（以後、「入力」と略記する）
がHighの場合、スイッチングＦＥＴ１はＯＮ状態とな
り、出力端子の信号電位（以後、「出力」と略記する）
はLow となる。この場合の負荷ＦＥＴ２におけるゲート
- ソース間電圧Ｖgsは、ＶL をローレベル（Low ）電位
とすると、 Ｖgs＝Ｒ1 ×（ＶSS−ＶL ）／（Ｒ1 ＋Ｒ2 ） となり、従来のＤＣＦＬゲート回路のＶgs（＝０Ｖ）よ
りも小さくなり、負荷ＦＥＴのドレイン- ソース間を流
れる電流すなわち消費電流が低減でき、ゲート回路の消
費電力が低減できる。
す。入力端子の信号電位（以後、「入力」と略記する）
がHighの場合、スイッチングＦＥＴ１はＯＮ状態とな
り、出力端子の信号電位（以後、「出力」と略記する）
はLow となる。この場合の負荷ＦＥＴ２におけるゲート
- ソース間電圧Ｖgsは、ＶL をローレベル（Low ）電位
とすると、 Ｖgs＝Ｒ1 ×（ＶSS−ＶL ）／（Ｒ1 ＋Ｒ2 ） となり、従来のＤＣＦＬゲート回路のＶgs（＝０Ｖ）よ
りも小さくなり、負荷ＦＥＴのドレイン- ソース間を流
れる電流すなわち消費電流が低減でき、ゲート回路の消
費電力が低減できる。
【００６６】入力がLow の場合、スイッチングＦＥＴ１
はＯＦＦ状態となり、出力はHighとなる。この場合の負
荷ＦＥＴ２におけるＶgsは、ＶH をハイレベル（High）
電位とすると、 Ｖgs＝Ｒ1 ×（ＶSS−ＶH ）／（Ｒ1 ＋Ｒ2 ） となり、上記の入力がHighの場合と同様に、従来のＤＣ
ＦＬ回路のＶgs（＝０Ｖ）よりも小さくなり、ゲート回
路の消費電力が低減できる。
はＯＦＦ状態となり、出力はHighとなる。この場合の負
荷ＦＥＴ２におけるＶgsは、ＶH をハイレベル（High）
電位とすると、 Ｖgs＝Ｒ1 ×（ＶSS−ＶH ）／（Ｒ1 ＋Ｒ2 ） となり、上記の入力がHighの場合と同様に、従来のＤＣ
ＦＬ回路のＶgs（＝０Ｖ）よりも小さくなり、ゲート回
路の消費電力が低減できる。
【００６７】本実施例１によれば、ディジタルＬＳＩに
おいて、上記のゲート回路を低速動作部に採用すること
によって、高速動作部で最も消費電流の少ないゲート回
路の負荷ＦＥＴのゲート幅をＷgminとして、これにＬＳ
Ｉの全負荷ＦＥＴのしきい値電圧を合わせることができ
る。これにより、ＬＳＩのチップ面積を縮小できるとと
もに、その消費電力を低減することができる。
おいて、上記のゲート回路を低速動作部に採用すること
によって、高速動作部で最も消費電流の少ないゲート回
路の負荷ＦＥＴのゲート幅をＷgminとして、これにＬＳ
Ｉの全負荷ＦＥＴのしきい値電圧を合わせることができ
る。これにより、ＬＳＩのチップ面積を縮小できるとと
もに、その消費電力を低減することができる。
【００６８】実施例２．この発明の第２の実施例につい
て説明する。図２及び図３は本実施例によるゲート回路
を示す回路図である。図において、４はエンハンスメン
ト型の負荷ＦＥＴ，１３は第１抵抗（Ｒ1 ），１４は第
２抵抗（Ｒ2 ）である。なお、図１と同一部分には同一
符号を付して、その説明は省略する。（以下の図におい
ても同様。）負荷ＦＥＴ２または４のドレイン- ソース
間すなわちＶDD電源端子- 出力端子間に第１抵抗１３，
第２抵抗１４が直列に接続され、これら第１抵抗及び第
２抵抗の接続点に負荷ＦＥＴ２または４のゲートが接続
されている。
て説明する。図２及び図３は本実施例によるゲート回路
を示す回路図である。図において、４はエンハンスメン
ト型の負荷ＦＥＴ，１３は第１抵抗（Ｒ1 ），１４は第
２抵抗（Ｒ2 ）である。なお、図１と同一部分には同一
符号を付して、その説明は省略する。（以下の図におい
ても同様。）負荷ＦＥＴ２または４のドレイン- ソース
間すなわちＶDD電源端子- 出力端子間に第１抵抗１３，
第２抵抗１４が直列に接続され、これら第１抵抗及び第
２抵抗の接続点に負荷ＦＥＴ２または４のゲートが接続
されている。
【００６９】本実施例２の図２に示すゲート回路の動作
を以下に示す。入力がHighの場合、スイッチングＦＥＴ
１はＯＮ状態となり、出力はLow となる。この場合の負
荷ＦＥＴ２におけるゲート- ソース間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶL ）／（Ｒ1 ＋Ｒ2 ） となり、従来のＤＣＦＬゲート回路のＶgs（＝０Ｖ）よ
りも大きくなり、負荷ＦＥＴのドレイン- ソース間を流
れる電流すなわち消費電流を増大できる。
を以下に示す。入力がHighの場合、スイッチングＦＥＴ
１はＯＮ状態となり、出力はLow となる。この場合の負
荷ＦＥＴ２におけるゲート- ソース間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶL ）／（Ｒ1 ＋Ｒ2 ） となり、従来のＤＣＦＬゲート回路のＶgs（＝０Ｖ）よ
りも大きくなり、負荷ＦＥＴのドレイン- ソース間を流
れる電流すなわち消費電流を増大できる。
【００７０】入力がLow の場合、スイッチングＦＥＴ１
はＯＦＦ状態となり、出力はHighとなる。この場合の負
荷ＦＥＴ２におけるＶgsは、ＶH をハイレベル（High）
電位とすると、 Ｖgs＝Ｒ1 ×（ＶDD−ＶH ）／（Ｒ1 ＋Ｒ2 ） となり、上記の入力がHighの場合と同様に、従来のＤＣ
ＦＬ回路のＶgs（＝０Ｖ）よりも大きくなり、ゲート回
路の消費電流を増大できる。
はＯＦＦ状態となり、出力はHighとなる。この場合の負
荷ＦＥＴ２におけるＶgsは、ＶH をハイレベル（High）
電位とすると、 Ｖgs＝Ｒ1 ×（ＶDD−ＶH ）／（Ｒ1 ＋Ｒ2 ） となり、上記の入力がHighの場合と同様に、従来のＤＣ
ＦＬ回路のＶgs（＝０Ｖ）よりも大きくなり、ゲート回
路の消費電流を増大できる。
【００７１】本実施例２の図３に示すゲート回路におい
ては、入力がHigh及びLow の場合のＶgsが、エンハンス
メント型負荷ＦＥＴ４のしきい値電圧Ｖte（≧０Ｖ）よ
り大きくなるようにＲ1 ，Ｒ2 を設定すれば、その動作
は上記の図２に示すゲート回路と全く同一である。
ては、入力がHigh及びLow の場合のＶgsが、エンハンス
メント型負荷ＦＥＴ４のしきい値電圧Ｖte（≧０Ｖ）よ
り大きくなるようにＲ1 ，Ｒ2 を設定すれば、その動作
は上記の図２に示すゲート回路と全く同一である。
【００７２】本実施例２によれば、ディジタルＬＳＩに
おいて、低速動作部で最も消費電流の少ないＤＣＦＬゲ
ート回路の負荷ＦＥＴのゲート幅をＷgminとして、これ
にＬＳＩの全負荷ＦＥＴのしきい値電圧を合わせても、
本実施例２の上記ゲート回路を高速動作部に採用するこ
とによって、負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用
いる場合より狭くしても、ゲート回路の消費電流を増大
させることができ、高速動作を可能にすることができ
る。これにより、ＬＳＩのチップ面積を縮小できる。
おいて、低速動作部で最も消費電流の少ないＤＣＦＬゲ
ート回路の負荷ＦＥＴのゲート幅をＷgminとして、これ
にＬＳＩの全負荷ＦＥＴのしきい値電圧を合わせても、
本実施例２の上記ゲート回路を高速動作部に採用するこ
とによって、負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用
いる場合より狭くしても、ゲート回路の消費電流を増大
させることができ、高速動作を可能にすることができ
る。これにより、ＬＳＩのチップ面積を縮小できる。
【００７３】また、本実施例２の図３に示すゲート回路
によれば、負荷ＦＥＴ４にスイッチングＦＥＴ１と同じ
しきい値電圧のエンハンスメント型ＦＥＴを用いること
により、ＬＳＩの製造に際して、負荷ＦＥＴ及びスイッ
チングＦＥＴのチャンネル形成のためのイオン注入を同
一工程で行うことができ、この製造工程を簡素化するこ
とができる。
によれば、負荷ＦＥＴ４にスイッチングＦＥＴ１と同じ
しきい値電圧のエンハンスメント型ＦＥＴを用いること
により、ＬＳＩの製造に際して、負荷ＦＥＴ及びスイッ
チングＦＥＴのチャンネル形成のためのイオン注入を同
一工程で行うことができ、この製造工程を簡素化するこ
とができる。
【００７４】実施例３．この発明の第３の実施例につい
て説明する。図４(a),(b) は本実施例によるゲート回路
を示す回路図である。図において、１００はＬＳＩ製造
工程完了後に電流，レーザカッター等で切断可能なヒュ
ーズ等の切断可能配線，１１１，１１２，１１３，１３
１，１３２，１３３は第１抵抗，１２１，１２２，１２
３，１４１，１４２，１４３は第２抵抗である。図４
(a) のゲート回路は、前述の実施例１に示したゲート回
路において、第１抵抗をそれぞれ切断可能配線１００が
接続された３個の第１抵抗１１１，１１２，１１３が並
列に接続されたものとし、第２抵抗をそれぞれ切断可能
配線１００が接続された３個の第２抵抗１２１，１２
２，１２３が並列に接続されたものとしたものである。
また、図４(b) のゲート回路は、前述の実施例２に示し
たゲート回路において、第１抵抗をそれぞれ切断可能配
線１００が接続された３個の第１抵抗１３１，１３２，
１３３が並列に接続されたものとし、第２抵抗をそれぞ
れ切断可能配線１００が接続された３個の第２抵抗１４
１，１４２，１４３が並列に接続されたものとしたもの
である。
て説明する。図４(a),(b) は本実施例によるゲート回路
を示す回路図である。図において、１００はＬＳＩ製造
工程完了後に電流，レーザカッター等で切断可能なヒュ
ーズ等の切断可能配線，１１１，１１２，１１３，１３
１，１３２，１３３は第１抵抗，１２１，１２２，１２
３，１４１，１４２，１４３は第２抵抗である。図４
(a) のゲート回路は、前述の実施例１に示したゲート回
路において、第１抵抗をそれぞれ切断可能配線１００が
接続された３個の第１抵抗１１１，１１２，１１３が並
列に接続されたものとし、第２抵抗をそれぞれ切断可能
配線１００が接続された３個の第２抵抗１２１，１２
２，１２３が並列に接続されたものとしたものである。
また、図４(b) のゲート回路は、前述の実施例２に示し
たゲート回路において、第１抵抗をそれぞれ切断可能配
線１００が接続された３個の第１抵抗１３１，１３２，
１３３が並列に接続されたものとし、第２抵抗をそれぞ
れ切断可能配線１００が接続された３個の第２抵抗１４
１，１４２，１４３が並列に接続されたものとしたもの
である。
【００７５】本実施例３においては、第１抵抗，第２抵
抗が上記のように構成されているため、ＬＳＩ製造工程
完了後に上記切断可能配線１００の内のいくつかを切断
することにより、切断されずに残った切断可能配線１０
０に接続されている第１抵抗及び第２抵抗の合成抵抗に
より負荷ＦＥＴのＶgsを各ゲート回路ごとに調整するこ
とができ、従って、各ゲート回路ごとに消費電流を最適
化することができる。これにより、ＬＳＩのチップ面積
を縮小できるだけでなく、上記実施例１，２のゲート回
路を用いた場合より消費電力をより一層低減することが
できる。
抗が上記のように構成されているため、ＬＳＩ製造工程
完了後に上記切断可能配線１００の内のいくつかを切断
することにより、切断されずに残った切断可能配線１０
０に接続されている第１抵抗及び第２抵抗の合成抵抗に
より負荷ＦＥＴのＶgsを各ゲート回路ごとに調整するこ
とができ、従って、各ゲート回路ごとに消費電流を最適
化することができる。これにより、ＬＳＩのチップ面積
を縮小できるだけでなく、上記実施例１，２のゲート回
路を用いた場合より消費電力をより一層低減することが
できる。
【００７６】なお、切断可能配線が直列に接続された第
１抵抗及び第２抵抗は、それぞれ任意の数だけ並列に接
続することができる。
１抵抗及び第２抵抗は、それぞれ任意の数だけ並列に接
続することができる。
【００７７】実施例４．この発明の第４の実施例につい
て説明する。図５は本実施例によるゲート回路を示す回
路図である。図において、３は電流制御ＦＥＴ、２０は
電流制御信号入力端子である。このゲート回路は、実施
例１のゲート回路に電流制御ＦＥＴ３を付加したもので
あり、この電流制御ＦＥＴ３のドレイン，ソースは、第
２抵抗１２と直列にこの抵抗のＶSS側に接続されてい
る。
て説明する。図５は本実施例によるゲート回路を示す回
路図である。図において、３は電流制御ＦＥＴ、２０は
電流制御信号入力端子である。このゲート回路は、実施
例１のゲート回路に電流制御ＦＥＴ３を付加したもので
あり、この電流制御ＦＥＴ３のドレイン，ソースは、第
２抵抗１２と直列にこの抵抗のＶSS側に接続されてい
る。
【００７８】本実施例４のゲート回路においては、電流
制御信号入力端子２０の信号電位がHighのときは、電流
制御ＦＥＴ３がＯＮ状態となり、この時の電流制御ＦＥ
Ｔ３のドレイン- ソース間電圧ＶDSが上記第１抵抗及び
第２抵抗による電圧降下より充分小さくなるようにする
と、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、ＶOUT は出力端子の信号電位であり、
ＶH またはＶL のいずれかである。このため、実施例１
に示したゲート回路と同様に、消費電流を前述の従来の
ＤＣＦＬゲート回路より低減できる。また、電流制御信
号入力端子２０の信号電位がLow のときは、電流制御Ｆ
ＥＴ３がＯＦＦ状態となり、負荷ＦＥＴのゲートは第１
抵抗によりそのソースに接続されているため、負荷ＦＥ
Ｔ２のＶgsは、 Ｖgs＝０Ｖ となる。これにより、ゲート回路の消費電流が上記の電
流制御ＦＥＴ３がＯＮ状態の場合より増加するため、ゲ
ート回路の動作速度を速くすることができる。このた
め、ゲート回路の高速動作が必要な時のみ、電流制御Ｆ
ＥＴをＯＦＦ状態として、消費電流を増加させ、それ以
外では、電流制御ＦＥＴをＯＮ状態として、消費電流を
絞ることができる。従って、特定の時間だけ高速動作し
他の時間は低速動作する部分に、このゲート回路を用い
ることによって、ＬＳＩの消費電力を低減することがで
きる。
制御信号入力端子２０の信号電位がHighのときは、電流
制御ＦＥＴ３がＯＮ状態となり、この時の電流制御ＦＥ
Ｔ３のドレイン- ソース間電圧ＶDSが上記第１抵抗及び
第２抵抗による電圧降下より充分小さくなるようにする
と、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、ＶOUT は出力端子の信号電位であり、
ＶH またはＶL のいずれかである。このため、実施例１
に示したゲート回路と同様に、消費電流を前述の従来の
ＤＣＦＬゲート回路より低減できる。また、電流制御信
号入力端子２０の信号電位がLow のときは、電流制御Ｆ
ＥＴ３がＯＦＦ状態となり、負荷ＦＥＴのゲートは第１
抵抗によりそのソースに接続されているため、負荷ＦＥ
Ｔ２のＶgsは、 Ｖgs＝０Ｖ となる。これにより、ゲート回路の消費電流が上記の電
流制御ＦＥＴ３がＯＮ状態の場合より増加するため、ゲ
ート回路の動作速度を速くすることができる。このた
め、ゲート回路の高速動作が必要な時のみ、電流制御Ｆ
ＥＴをＯＦＦ状態として、消費電流を増加させ、それ以
外では、電流制御ＦＥＴをＯＮ状態として、消費電流を
絞ることができる。従って、特定の時間だけ高速動作し
他の時間は低速動作する部分に、このゲート回路を用い
ることによって、ＬＳＩの消費電力を低減することがで
きる。
【００７９】実施例５．この発明の第５の実施例につい
て説明する。図６は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例１のゲート回路
の第２抵抗を電流制御ＦＥＴ３で置き換えたものであ
り、この電流制御ＦＥＴ３のドレインは第１抵抗１１及
び負荷ＦＥＴ２のゲートに接続され、そのソースはＶSS
電源端子７すなわちスイッチングＦＥＴ１のソースに接
続されている。
て説明する。図６は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例１のゲート回路
の第２抵抗を電流制御ＦＥＴ３で置き換えたものであ
り、この電流制御ＦＥＴ３のドレインは第１抵抗１１及
び負荷ＦＥＴ２のゲートに接続され、そのソースはＶSS
電源端子７すなわちスイッチングＦＥＴ１のソースに接
続されている。
【００８０】本実施例５のゲート回路においては、電流
制御信号入力端子２０の信号電位がHighのときは、電流
制御ＦＥＴ３がＯＮ状態となり、この時の電流制御ＦＥ
Ｔ３のドレイン- ソース間電圧ＶDSが上記第１抵抗１１
による電圧降下より充分小さくなるようにすると、負荷
ＦＥＴ２のゲートは電流制御ＦＥＴ３のドレイン- ソー
スを通じてＶSS電源端子に接続され、負荷ＦＥＴ２のＶ
gsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このため、実施例１に示したゲート回路と同様
に、消費電流を前述の従来のＤＣＦＬゲート回路より低
減できる。また、電流制御信号入力端子２０の信号電位
がLow のときは、電流制御ＦＥＴ３がＯＦＦ状態とな
り、実施例４に示したゲート回路の場合と同様に、負荷
ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となり、ゲート回路の消費電流が上記の電流制御ＦＥＴ
３がＯＮ状態の場合より増加するため、ゲート回路の動
作速度を速くすることができる。このため、電流制御Ｆ
ＥＴをゲート回路の高速動作が必要な時のみＯＦＦ状態
として、消費電流を増加させ、それ以外ではＯＮ状態と
して、消費電流を絞ることができる。従って、特定の時
間だけ高速動作し、他の時間は低速動作する部分に、こ
のゲート回路を用いることによって、ＬＳＩの消費電力
を低減することができる。また、このゲート回路は、実
施例４に示したゲート回路において、第２抵抗１２を除
いた構成となっているため、この分だけ実施例４に示し
たゲート回路を用いた場合より、ＬＳＩのチップ面積を
縮小することができる。
制御信号入力端子２０の信号電位がHighのときは、電流
制御ＦＥＴ３がＯＮ状態となり、この時の電流制御ＦＥ
Ｔ３のドレイン- ソース間電圧ＶDSが上記第１抵抗１１
による電圧降下より充分小さくなるようにすると、負荷
ＦＥＴ２のゲートは電流制御ＦＥＴ３のドレイン- ソー
スを通じてＶSS電源端子に接続され、負荷ＦＥＴ２のＶ
gsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このため、実施例１に示したゲート回路と同様
に、消費電流を前述の従来のＤＣＦＬゲート回路より低
減できる。また、電流制御信号入力端子２０の信号電位
がLow のときは、電流制御ＦＥＴ３がＯＦＦ状態とな
り、実施例４に示したゲート回路の場合と同様に、負荷
ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となり、ゲート回路の消費電流が上記の電流制御ＦＥＴ
３がＯＮ状態の場合より増加するため、ゲート回路の動
作速度を速くすることができる。このため、電流制御Ｆ
ＥＴをゲート回路の高速動作が必要な時のみＯＦＦ状態
として、消費電流を増加させ、それ以外ではＯＮ状態と
して、消費電流を絞ることができる。従って、特定の時
間だけ高速動作し、他の時間は低速動作する部分に、こ
のゲート回路を用いることによって、ＬＳＩの消費電力
を低減することができる。また、このゲート回路は、実
施例４に示したゲート回路において、第２抵抗１２を除
いた構成となっているため、この分だけ実施例４に示し
たゲート回路を用いた場合より、ＬＳＩのチップ面積を
縮小することができる。
【００８１】実施例６．この発明の第６の実施例につい
て説明する。図７は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例２のゲート回路
に電流制御ＦＥＴ３を付加したものであり、この電流制
御ＦＥＴ３のドレイン，ソースは、第２抵抗１４と直列
にこの抵抗のＶDD側に接続されている。
て説明する。図７は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例２のゲート回路
に電流制御ＦＥＴ３を付加したものであり、この電流制
御ＦＥＴ３のドレイン，ソースは、第２抵抗１４と直列
にこの抵抗のＶDD側に接続されている。
【００８２】本実施例６のゲート回路においては、電流
制御信号入力端子２０の信号電位がLow のときは、電流
制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴのゲート
は第１抵抗１３によりそのソースに接続されているた
め、負荷ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となる。これは、ＤＣＦＬ回路とまったく同じ状態であ
る。一方、電流制御信号入力端子２０の信号電位がHigh
のときは、電流制御ＦＥＴ３がＯＮ状態となり、この時
のこのＦＥＴのドレイン- ソース間電圧ＶDSが上記第１
抵抗１３及び第２抵抗１４による電圧降下より充分小さ
くなるようにすると、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、ＶOUT はＶH またはＶL のいずれかで
ある。このため、実施例２に示したゲート回路と同様
に、消費電流を電流制御ＦＥＴ３がＯＦＦ状態の場合よ
り増大させることができ、ゲート回路の動作速度を速く
することができる。このため、ゲート回路の高速動作が
必要な時のみ、電流制御ＦＥＴ３をＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴ３を
ＯＦＦ状態として、消費電流を絞ることができる。従っ
て、特定の時間だけ高速動作し、他の時間は低速動作す
る部分に、このゲート回路を用いることによって、ＬＳ
Ｉの消費電力を低減することができる。
制御信号入力端子２０の信号電位がLow のときは、電流
制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴのゲート
は第１抵抗１３によりそのソースに接続されているた
め、負荷ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となる。これは、ＤＣＦＬ回路とまったく同じ状態であ
る。一方、電流制御信号入力端子２０の信号電位がHigh
のときは、電流制御ＦＥＴ３がＯＮ状態となり、この時
のこのＦＥＴのドレイン- ソース間電圧ＶDSが上記第１
抵抗１３及び第２抵抗１４による電圧降下より充分小さ
くなるようにすると、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、ＶOUT はＶH またはＶL のいずれかで
ある。このため、実施例２に示したゲート回路と同様
に、消費電流を電流制御ＦＥＴ３がＯＦＦ状態の場合よ
り増大させることができ、ゲート回路の動作速度を速く
することができる。このため、ゲート回路の高速動作が
必要な時のみ、電流制御ＦＥＴ３をＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴ３を
ＯＦＦ状態として、消費電流を絞ることができる。従っ
て、特定の時間だけ高速動作し、他の時間は低速動作す
る部分に、このゲート回路を用いることによって、ＬＳ
Ｉの消費電力を低減することができる。
【００８３】実施例７．この発明の第７の実施例につい
て説明する。図８は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例２のゲート回路
の第２抵抗を電流制御ＦＥＴ３で置き換えたものであ
り、この電流制御ＦＥＴ３のソースは第１抵抗１３及び
負荷ＦＥＴ２のゲートに接続され、そのドレインはＶDD
電源端子８すなわち負荷ＦＥＴ２のドレインに接続され
ている。
て説明する。図８は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例２のゲート回路
の第２抵抗を電流制御ＦＥＴ３で置き換えたものであ
り、この電流制御ＦＥＴ３のソースは第１抵抗１３及び
負荷ＦＥＴ２のゲートに接続され、そのドレインはＶDD
電源端子８すなわち負荷ＦＥＴ２のドレインに接続され
ている。
【００８４】本実施例７のゲート回路においては、電流
制御信号入力端子２０の信号電位がLow のときは、電流
制御ＦＥＴ３がＯＦＦ状態となり、実施例６に示したゲ
ート回路の場合と同様に、負荷ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となる。一方、電流制御信号入力端子２０の信号電位が
Highのときは、電流制御ＦＥＴ３がＯＮ状態となり、こ
の時のこのＦＥＴのドレイン- ソース間電圧ＶDSが第１
抵抗１３による電圧降下より充分小さくなるようにする
と、負荷ＦＥＴ２のゲートは電流制御ＦＥＴ３のドレイ
ン- ソースを通じてＶDD電源端子に接続され、負荷ＦＥ
Ｔ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このため、実施例６に示したゲート回路と同様
に、消費電流を上記の電流制御ＦＥＴ３がＯＦＦ状態の
場合より増大させることができ、ゲート回路の動作速度
を速くすることができる。このため、電流制御ＦＥＴ３
をゲート回路の高速動作が必要な時のみＯＮ状態とし
て、消費電流を増加させ、それ以外ではＯＦＦ状態とし
て、消費電流を絞ることができる。従って、特定の時間
だけ高速動作し、他の時間は低速動作する部分に、この
ゲート回路を用いることによって、ＬＳＩの消費電力を
低減することができる。また、このゲート回路は、実施
例６に示したゲート回路における第２抵抗１４を除いた
構成となっているため、この分だけ実施例６に示したゲ
ート回路を用いた場合より、ＬＳＩのチップ面積を縮小
することができる。
制御信号入力端子２０の信号電位がLow のときは、電流
制御ＦＥＴ３がＯＦＦ状態となり、実施例６に示したゲ
ート回路の場合と同様に、負荷ＦＥＴ２のＶgsは、 Ｖgs＝０Ｖ となる。一方、電流制御信号入力端子２０の信号電位が
Highのときは、電流制御ＦＥＴ３がＯＮ状態となり、こ
の時のこのＦＥＴのドレイン- ソース間電圧ＶDSが第１
抵抗１３による電圧降下より充分小さくなるようにする
と、負荷ＦＥＴ２のゲートは電流制御ＦＥＴ３のドレイ
ン- ソースを通じてＶDD電源端子に接続され、負荷ＦＥ
Ｔ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このため、実施例６に示したゲート回路と同様
に、消費電流を上記の電流制御ＦＥＴ３がＯＦＦ状態の
場合より増大させることができ、ゲート回路の動作速度
を速くすることができる。このため、電流制御ＦＥＴ３
をゲート回路の高速動作が必要な時のみＯＮ状態とし
て、消費電流を増加させ、それ以外ではＯＦＦ状態とし
て、消費電流を絞ることができる。従って、特定の時間
だけ高速動作し、他の時間は低速動作する部分に、この
ゲート回路を用いることによって、ＬＳＩの消費電力を
低減することができる。また、このゲート回路は、実施
例６に示したゲート回路における第２抵抗１４を除いた
構成となっているため、この分だけ実施例６に示したゲ
ート回路を用いた場合より、ＬＳＩのチップ面積を縮小
することができる。
【００８５】実施例８．この発明の第８の実施例につい
て説明する。図９は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例６で示したゲー
ト回路のディプレッション型の負荷ＦＥＴ２をエンハン
スメント型ＦＥＴ４に置き換えたものである。
て説明する。図９は本実施例によるゲート回路を示す回
路図である。このゲート回路は、実施例６で示したゲー
ト回路のディプレッション型の負荷ＦＥＴ２をエンハン
スメント型ＦＥＴ４に置き換えたものである。
【００８６】本実施例８のゲート回路は、実施例６に示
したゲート回路の負荷ＦＥＴをディプレッション型では
なく、エンハンスメント型ＦＥＴとしたものであり、電
流制御信号入力端子２０の信号電位がLow のときは、電
流制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴ２のＶ
gsは、 Ｖgs＝０Ｖ となるため、負荷ＦＥＴ４のドレイン- ソース間には電
流が流れない。この際、入力端子５の信号電位がLow と
なり、スイッチングＦＥＴ１がＯＦＦ状態となると、出
力端子の信号電位は定まらなくなり、ゲート回路として
の機能を停止する。一方、電流制御信号入力端子２０の
信号電位がHighのときは、電流制御ＦＥＴ３がＯＮ状態
となり、この時のこのＦＥＴのドレイン- ソース間電圧
ＶDSが上記第１抵抗１３及び第２抵抗１４による電圧降
下より充分小さくなるようにすると、負荷ＦＥＴ４のＶ
gsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このとき、Ｖgs＞Ｖte（Ｖteはエンハンスメン
ト型の負荷ＦＥＴ４のしきい値電圧）となるように、Ｒ
1 ，Ｒ2 を設定すると、負荷ＦＥＴ４に電流を流すこと
ができ、ゲート回路を動作させることができる。従っ
て、特定の時間だけ動作し他の時間は動作しない部分
に、このゲート回路を用いることによって、ＬＳＩの消
費電力を低減することができる。
したゲート回路の負荷ＦＥＴをディプレッション型では
なく、エンハンスメント型ＦＥＴとしたものであり、電
流制御信号入力端子２０の信号電位がLow のときは、電
流制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴ２のＶ
gsは、 Ｖgs＝０Ｖ となるため、負荷ＦＥＴ４のドレイン- ソース間には電
流が流れない。この際、入力端子５の信号電位がLow と
なり、スイッチングＦＥＴ１がＯＦＦ状態となると、出
力端子の信号電位は定まらなくなり、ゲート回路として
の機能を停止する。一方、電流制御信号入力端子２０の
信号電位がHighのときは、電流制御ＦＥＴ３がＯＮ状態
となり、この時のこのＦＥＴのドレイン- ソース間電圧
ＶDSが上記第１抵抗１３及び第２抵抗１４による電圧降
下より充分小さくなるようにすると、負荷ＦＥＴ４のＶ
gsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このとき、Ｖgs＞Ｖte（Ｖteはエンハンスメン
ト型の負荷ＦＥＴ４のしきい値電圧）となるように、Ｒ
1 ，Ｒ2 を設定すると、負荷ＦＥＴ４に電流を流すこと
ができ、ゲート回路を動作させることができる。従っ
て、特定の時間だけ動作し他の時間は動作しない部分
に、このゲート回路を用いることによって、ＬＳＩの消
費電力を低減することができる。
【００８７】実施例９．この発明の第９の実施例につい
て説明する。図１０は本実施例によるゲート回路を示す
回路図である。このゲート回路は、実施例７で示したゲ
ート回路のディプレッション型の負荷ＦＥＴ２をエンハ
ンスメント型ＦＥＴ４に置き換えたものである。
て説明する。図１０は本実施例によるゲート回路を示す
回路図である。このゲート回路は、実施例７で示したゲ
ート回路のディプレッション型の負荷ＦＥＴ２をエンハ
ンスメント型ＦＥＴ４に置き換えたものである。
【００８８】本実施例９のゲート回路は、実施例７で示
したゲート回路の負荷ＦＥＴをディプレッション型では
なく、エンハンスメント型ＦＥＴとしたものであり、電
流制御信号入力端子２０の信号電位がLow のときは、電
流制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴ４のＶ
gsは、 Ｖgs＝０Ｖ となるため、負荷ＦＥＴ４のドレイン- ソース間には電
流が流れず、上記の実施例８と同様に、ゲート回路とし
ての機能を停止する。一方、電流制御信号入力端子２０
の信号電位がHighのときは、電流制御ＦＥＴ３がＯＮ状
態となり、この時の電流制御ＦＥＴ３のドレイン- ソー
ス間電圧ＶDSが上記第１抵抗１３による電圧降下より充
分小さくなるようにすると、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このとき、Ｖgs＞Ｖteとなるように、ＶDDを設
定すると、負荷ＦＥＴ４に電流を流すことができ、ゲー
ト回路を動作させることができる。従って、特定の時間
だけ動作し、他の時間は動作しない部分に、このゲート
回路を用いることによって、ＬＳＩの消費電力を低減す
ることができる。また、このゲート回路は、実施例８で
示したゲート回路において、第２抵抗１４を除いた構成
となっているため、この分だけ実施例８のゲート回路を
用いる場合より、ＬＳＩのチップ面積を縮小することが
できる。
したゲート回路の負荷ＦＥＴをディプレッション型では
なく、エンハンスメント型ＦＥＴとしたものであり、電
流制御信号入力端子２０の信号電位がLow のときは、電
流制御ＦＥＴ３がＯＦＦ状態となり、負荷ＦＥＴ４のＶ
gsは、 Ｖgs＝０Ｖ となるため、負荷ＦＥＴ４のドレイン- ソース間には電
流が流れず、上記の実施例８と同様に、ゲート回路とし
ての機能を停止する。一方、電流制御信号入力端子２０
の信号電位がHighのときは、電流制御ＦＥＴ３がＯＮ状
態となり、この時の電流制御ＦＥＴ３のドレイン- ソー
ス間電圧ＶDSが上記第１抵抗１３による電圧降下より充
分小さくなるようにすると、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、ＶOUT は、ＶH またはＶL のいずれか
である。このとき、Ｖgs＞Ｖteとなるように、ＶDDを設
定すると、負荷ＦＥＴ４に電流を流すことができ、ゲー
ト回路を動作させることができる。従って、特定の時間
だけ動作し、他の時間は動作しない部分に、このゲート
回路を用いることによって、ＬＳＩの消費電力を低減す
ることができる。また、このゲート回路は、実施例８で
示したゲート回路において、第２抵抗１４を除いた構成
となっているため、この分だけ実施例８のゲート回路を
用いる場合より、ＬＳＩのチップ面積を縮小することが
できる。
【００８９】実施例１０．この発明の第１０の実施例に
ついて説明する。図１１は本実施例によるゲート回路を
示す回路図である。図において、２１，２２，２３は電
流制御信号入力端子、３１，３２，３３は電流制御ＦＥ
Ｔである。このゲート回路は、実施例４で示したゲート
回路において、第２抵抗と電流制御ＦＥＴが直列に接続
されてなる電流制御素子が、３個並列に接続されたもの
である。
ついて説明する。図１１は本実施例によるゲート回路を
示す回路図である。図において、２１，２２，２３は電
流制御信号入力端子、３１，３２，３３は電流制御ＦＥ
Ｔである。このゲート回路は、実施例４で示したゲート
回路において、第２抵抗と電流制御ＦＥＴが直列に接続
されてなる電流制御素子が、３個並列に接続されたもの
である。
【００９０】本実施例１０のゲート回路においては、例
えば電流制御信号入力端子２１，２３の信号電位をHigh
とし、端子２２の電位をLow とすると、電流制御ＦＥＴ
３１，３３のみがＯＮ状態となり、電流制御ＦＥＴ３２
はＯＦＦ状態となるため、負荷ＦＥＴ２のゲートは第２
抵抗１２１，１２３のみを通じてＶSS電源端子と接続さ
れることとなる。従って、Ｒ2,t を負荷ＦＥＴ２のゲー
トとＶSS電源端子の間の抵抗値とすると、この場合Ｒ2,
t は第２抵抗１２１，１２３の並列接続の合成抵抗であ
り、負荷ＦＥＴ２のゲート- ソース間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2,t ） （≦０） となる。ただし、ＯＮ状態の電流制御ＦＥＴのＶDSは上
記第１抵抗及び第２抵抗による電圧降下より充分小さく
なるようにする。全ての電流制御ＦＥＴをＯＦＦ状態と
した場合は、Ｒ2,t ＝∞となるから、Ｖgs＝０となる。
従って、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、このＲ2,t を変化させ、負荷ＦＥＴ
のＶgsを変えることができる。これにより消費電流を調
整することができるため、各ゲート回路の消費電流を容
易に最適化することができる。また、このゲート回路を
用いることにより、ＬＳＩの消費電力を低減することが
できる。
えば電流制御信号入力端子２１，２３の信号電位をHigh
とし、端子２２の電位をLow とすると、電流制御ＦＥＴ
３１，３３のみがＯＮ状態となり、電流制御ＦＥＴ３２
はＯＦＦ状態となるため、負荷ＦＥＴ２のゲートは第２
抵抗１２１，１２３のみを通じてＶSS電源端子と接続さ
れることとなる。従って、Ｒ2,t を負荷ＦＥＴ２のゲー
トとＶSS電源端子の間の抵抗値とすると、この場合Ｒ2,
t は第２抵抗１２１，１２３の並列接続の合成抵抗であ
り、負荷ＦＥＴ２のゲート- ソース間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2,t ） （≦０） となる。ただし、ＯＮ状態の電流制御ＦＥＴのＶDSは上
記第１抵抗及び第２抵抗による電圧降下より充分小さく
なるようにする。全ての電流制御ＦＥＴをＯＦＦ状態と
した場合は、Ｒ2,t ＝∞となるから、Ｖgs＝０となる。
従って、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、このＲ2,t を変化させ、負荷ＦＥＴ
のＶgsを変えることができる。これにより消費電流を調
整することができるため、各ゲート回路の消費電流を容
易に最適化することができる。また、このゲート回路を
用いることにより、ＬＳＩの消費電力を低減することが
できる。
【００９１】なお、第２抵抗と電流制御ＦＥＴが直列に
接続されてなる電流制御素子が並列に接続される数は、
３個である必要はなく、任意の数でよい。
接続されてなる電流制御素子が並列に接続される数は、
３個である必要はなく、任意の数でよい。
【００９２】実施例１１．この発明の第１１の実施例に
ついて説明する。図１２は本実施例によるゲート回路の
回路図である。図において、２１，２２，２３は電流制
御信号入力端子、３１，３２，３３は電流制御ＦＥＴで
ある。このゲート回路は、実施例５で示したゲート回路
において、第２抵抗と電流制御ＦＥＴが直列に接続され
てなる電流制御素子が、３個並列に接続されたものであ
る。
ついて説明する。図１２は本実施例によるゲート回路の
回路図である。図において、２１，２２，２３は電流制
御信号入力端子、３１，３２，３３は電流制御ＦＥＴで
ある。このゲート回路は、実施例５で示したゲート回路
において、第２抵抗と電流制御ＦＥＴが直列に接続され
てなる電流制御素子が、３個並列に接続されたものであ
る。
【００９３】本実施例１１のゲート回路においては、Ｒ
2,t を負荷ＦＥＴ２のゲートとＶDD電源端子の間の抵抗
値とすると、上記実施例１０と同様にＲ2,t はＯＮ状態
となっている電流制御ＦＥＴに接続された第２抵抗の並
列接続の合成抵抗となり、負荷ＦＥＴ２のゲート- ソー
ス間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2,t ） （≧０） となる。ただし、ＯＮ状態の電流制御ＦＥＴのＶDSは上
記第１抵抗及び第２抵抗による電圧降下より充分小さく
なるようにする。全ての電流制御ＦＥＴをＯＦＦ状態と
した場合は、Ｒ2,t ＝∞となるから、Ｖgs＝０となる。
従って、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、このＲ2,t を変化させ、負荷ＦＥＴ
のＶgsを変えることができる。これにより消費電流を調
整することができるため、各ゲート回路の消費電流を容
易に最適化することができる。また、このゲート回路を
用いることにより、ＬＳＩの消費電力を低減することが
できる。
2,t を負荷ＦＥＴ２のゲートとＶDD電源端子の間の抵抗
値とすると、上記実施例１０と同様にＲ2,t はＯＮ状態
となっている電流制御ＦＥＴに接続された第２抵抗の並
列接続の合成抵抗となり、負荷ＦＥＴ２のゲート- ソー
ス間電圧Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2,t ） （≧０） となる。ただし、ＯＮ状態の電流制御ＦＥＴのＶDSは上
記第１抵抗及び第２抵抗による電圧降下より充分小さく
なるようにする。全ての電流制御ＦＥＴをＯＦＦ状態と
した場合は、Ｒ2,t ＝∞となるから、Ｖgs＝０となる。
従って、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、このＲ2,t を変化させ、負荷ＦＥＴ
のＶgsを変えることができる。これにより消費電流を調
整することができるため、各ゲート回路の消費電流を容
易に最適化することができる。また、このゲート回路を
用いることにより、ＬＳＩの消費電力を低減することが
できる。
【００９４】なお、第２抵抗と電流制御ＦＥＴが直列に
接続されてなる電流制御素子が並列に接続される数は、
３個である必要はなく、任意の数でよい。
接続されてなる電流制御素子が並列に接続される数は、
３個である必要はなく、任意の数でよい。
【００９５】実施例１２．この発明の第１２の実施例に
ついて説明する。図１３は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例４で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
ついて説明する。図１３は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例４で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
【００９６】本実施例１２のゲート回路においては、電
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、第２抵抗１２はＶSS電源端子７に接続される
から、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにする。一方、全ての
電流制御ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０
となる。すなわち、このゲート回路は、実施例４で示し
たゲート回路に、３つの電流制御信号に対するＯＲ機能
を持たせたものである。なお、上記のように並列に接続
される電流制御ＦＥＴの数は、３個である必要はなく、
任意の数としてもよい。
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、第２抵抗１２はＶSS電源端子７に接続される
から、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにする。一方、全ての
電流制御ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０
となる。すなわち、このゲート回路は、実施例４で示し
たゲート回路に、３つの電流制御信号に対するＯＲ機能
を持たせたものである。なお、上記のように並列に接続
される電流制御ＦＥＴの数は、３個である必要はなく、
任意の数としてもよい。
【００９７】また、前述の実施例１０で示したゲート回
路における各電流制御ＦＥＴを本実施例１２に示した並
列に接続された複数の電流制御ＦＥＴで置き換えてもよ
い。
路における各電流制御ＦＥＴを本実施例１２に示した並
列に接続された複数の電流制御ＦＥＴで置き換えてもよ
い。
【００９８】実施例１３．この発明の第１３の実施例に
ついて説明する。図１４は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例６で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、各ゲートはそれぞれ独立した電流制御信号入力
端子２１，２２，２３となっている。
ついて説明する。図１４は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例６で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、各ゲートはそれぞれ独立した電流制御信号入力
端子２１，２２，２３となっている。
【００９９】本実施例１３のゲート回路においては、電
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、第２抵抗はＶDD電源端子８に接続されるか
ら、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにする。一方、全ての
電流制御ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０
となる。すなわち、このゲート回路は、実施例６で示し
たゲート回路に、３つの電流制御信号に対するＯＲ機能
を持たせたものである。なお、上記のように並列に接続
される電流制御ＦＥＴの数は、３個である必要はなく、
任意の数としてもよい。
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、第２抵抗はＶDD電源端子８に接続されるか
ら、負荷ＦＥＴ２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗及び第２抵抗による
電圧降下より充分小さくなるようにする。一方、全ての
電流制御ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０
となる。すなわち、このゲート回路は、実施例６で示し
たゲート回路に、３つの電流制御信号に対するＯＲ機能
を持たせたものである。なお、上記のように並列に接続
される電流制御ＦＥＴの数は、３個である必要はなく、
任意の数としてもよい。
【０１００】また、前述の実施例１１で示したゲート回
路における各電流制御ＦＥＴを本実施例１３に示した並
列に接続された複数の電流制御ＦＥＴで置き換えてもよ
い。
路における各電流制御ＦＥＴを本実施例１３に示した並
列に接続された複数の電流制御ＦＥＴで置き換えてもよ
い。
【０１０１】実施例１４．この発明の第１４の実施例に
ついて説明する。図１５は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例４で示し
たゲート回路において、電流制御ＦＥＴが直列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
ついて説明する。図１５は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例４で示し
たゲート回路において、電流制御ＦＥＴが直列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
【０１０２】本実施例１４のゲート回路においては、全
ての電流制御ＦＥＴがＯＮ状態となった場合のみ、第２
抵抗１２はＶSS電源端子７に接続され、負荷ＦＥＴ２の
Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗及び第２抵抗に
よる電圧降下より充分小さくなるようにする。一方、電
流制御ＦＥＴのうち少なくとも１つがＯＦＦ状態となっ
た場合は、Ｖgs＝０となる。すなわち、このゲート回路
は、前述の実施例４で示したゲート回路に、３つの電流
制御信号に対するＡＮＤ機能を持たせたものである。な
お、上記のように直列に接続される電流制御ＦＥＴの数
は、３個である必要はなく、任意の数としてもよい。
ての電流制御ＦＥＴがＯＮ状態となった場合のみ、第２
抵抗１２はＶSS電源端子７に接続され、負荷ＦＥＴ２の
Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＜０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗及び第２抵抗に
よる電圧降下より充分小さくなるようにする。一方、電
流制御ＦＥＴのうち少なくとも１つがＯＦＦ状態となっ
た場合は、Ｖgs＝０となる。すなわち、このゲート回路
は、前述の実施例４で示したゲート回路に、３つの電流
制御信号に対するＡＮＤ機能を持たせたものである。な
お、上記のように直列に接続される電流制御ＦＥＴの数
は、３個である必要はなく、任意の数としてもよい。
【０１０３】また、前述の実施例１０で示したゲート回
路における各電流制御ＦＥＴを本実施例１４の直列に接
続された複数の電流制御ＦＥＴで置き換えてもよい。
路における各電流制御ＦＥＴを本実施例１４の直列に接
続された複数の電流制御ＦＥＴで置き換えてもよい。
【０１０４】実施例１５．この発明の第１５の実施例に
ついて説明する。図１６は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例６
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、各ゲートはそれぞれ独立した電流制御信
号入力端子２１，２２，２３となっている。
ついて説明する。図１６は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例６
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、各ゲートはそれぞれ独立した電流制御信
号入力端子２１，２２，２３となっている。
【０１０５】本実施例１５のゲート回路においては、全
ての電流制御ＦＥＴがＯＮ状態となる場合のみ、第２抵
抗１４はＶDD電源端子８に接続されるから、負荷ＦＥＴ
２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１３及び第２抵
抗１４による電圧降下より充分小さくなるようにする。
一方、電流制御ＦＥＴのうち少なくとも１つがＯＦＦ状
態となった場合は、Ｖgs＝０となる。すなわち、このゲ
ート回路は、実施例６で示したゲート回路に、３つの電
流制御信号に対するＡＮＤ機能を持たせたものである。
なお、上記のように直列に接続される電流制御ＦＥＴの
数は、３個である必要はなく、任意の数としてもよい。
ての電流制御ＦＥＴがＯＮ状態となる場合のみ、第２抵
抗１４はＶDD電源端子８に接続されるから、負荷ＦＥＴ
２のＶgsは、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） （＞０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１３及び第２抵
抗１４による電圧降下より充分小さくなるようにする。
一方、電流制御ＦＥＴのうち少なくとも１つがＯＦＦ状
態となった場合は、Ｖgs＝０となる。すなわち、このゲ
ート回路は、実施例６で示したゲート回路に、３つの電
流制御信号に対するＡＮＤ機能を持たせたものである。
なお、上記のように直列に接続される電流制御ＦＥＴの
数は、３個である必要はなく、任意の数としてもよい。
【０１０６】また、前述の実施例１１で示したゲート回
路における各電流制御ＦＥＴを本実施例１５の直列に接
続された複数の電流制御ＦＥＴで置き換えてもよい。
路における各電流制御ＦＥＴを本実施例１５の直列に接
続された複数の電流制御ＦＥＴで置き換えてもよい。
【０１０７】実施例１６．この発明の第１６の実施例に
ついて説明する。図１７は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例５で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
ついて説明する。図１７は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例５で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、接続されているのは、互いのソース及びドレイ
ンであり、各ゲートはそれぞれ独立した電流制御信号入
力端子２１，２２，２３となっている。
【０１０８】本実施例１６のゲート回路においては、電
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、負荷ＦＥＴ２のゲートはＶSS電源端子７に接
続されるから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗による電圧降下より
充分小さくなるようにする。一方、全ての電流制御ＦＥ
ＴがＯＦＦ状態となった場合は、Ｖgs＝０となる。すな
わち、このゲート回路は、実施例５で示したゲート回路
に、３つの電流制御信号に対するＯＲ機能を持たせたも
のである。
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、負荷ＦＥＴ２のゲートはＶSS電源端子７に接
続されるから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗による電圧降下より
充分小さくなるようにする。一方、全ての電流制御ＦＥ
ＴがＯＦＦ状態となった場合は、Ｖgs＝０となる。すな
わち、このゲート回路は、実施例５で示したゲート回路
に、３つの電流制御信号に対するＯＲ機能を持たせたも
のである。
【０１０９】実施例１７．この発明の第１７の実施例に
ついて説明する。図１８は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例７で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、各ゲートはそれぞれ独立した電流制御信号入力
端子２１，２２，２３となっている。
ついて説明する。図１８は本実施例によるゲート回路を
示す回路図である。このゲート回路は、実施例７で示し
たゲート回路において、電流制御ＦＥＴが並列に接続さ
れた３個の電流制御ＦＥＴ３１，３２，３３からなるも
のである。ただし、電流制御ＦＥＴ３１，３２，３３に
おいて、各ゲートはそれぞれ独立した電流制御信号入力
端子２１，２２，２３となっている。
【０１１０】本実施例１７のゲート回路においては、電
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、負荷ＦＥＴ２のゲートはＶDD電源端子８に接
続されるから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗１３による電圧降下
より充分小さくなるようにする。一方、全ての電流制御
ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０となる。
すなわち、このゲート回路は、前述の実施例７で示した
ゲート回路に、３つの電流制御信号に対するＯＲ機能を
持たせたものである。
流制御ＦＥＴのうち少なくとも１つのＦＥＴがＯＮ状態
となれば、負荷ＦＥＴ２のゲートはＶDD電源端子８に接
続されるから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、この時の電流制御ＦＥＴ３のドレイン
- ソース間電圧ＶDSは上記第１抵抗１３による電圧降下
より充分小さくなるようにする。一方、全ての電流制御
ＦＥＴがＯＦＦ状態となった場合は、Ｖgs＝０となる。
すなわち、このゲート回路は、前述の実施例７で示した
ゲート回路に、３つの電流制御信号に対するＯＲ機能を
持たせたものである。
【０１１１】実施例１８．この発明の第１８の実施例に
ついて説明する。図１９は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例５
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、接続されているのは、互いのソース及び
ドレインであり、各ゲートはそれぞれ独立した電流制御
信号入力端子２１，２２，２３となっている。
ついて説明する。図１９は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例５
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、接続されているのは、互いのソース及び
ドレインであり、各ゲートはそれぞれ独立した電流制御
信号入力端子２１，２２，２３となっている。
【０１１２】本実施例１８のゲート回路においては、全
ての電流制御ＦＥＴがＯＮ状態となった場合のみ、負荷
ＦＥＴ２のゲートはＶSS電源端子７に接続されるから、
負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１１による電圧
降下より充分小さくなるようにする。一方、電流制御Ｆ
ＥＴのうち少なくとも１つがＯＦＦ状態となった場合
は、Ｖgs＝０となる。すなわち、このゲート回路は、前
述の実施例５で示したゲート回路に、３つの電流制御信
号に対するＡＮＤ機能を持たせたものである。
ての電流制御ＦＥＴがＯＮ状態となった場合のみ、負荷
ＦＥＴ２のゲートはＶSS電源端子７に接続されるから、
負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶSS−ＶOUT （＜０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１１による電圧
降下より充分小さくなるようにする。一方、電流制御Ｆ
ＥＴのうち少なくとも１つがＯＦＦ状態となった場合
は、Ｖgs＝０となる。すなわち、このゲート回路は、前
述の実施例５で示したゲート回路に、３つの電流制御信
号に対するＡＮＤ機能を持たせたものである。
【０１１３】実施例１９．この発明の第１９の実施例に
ついて説明する。図２０は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例７
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、各ゲートはそれぞれ独立した電流制御信
号入力端子２１，２２，２３となっている。
ついて説明する。図２０は本実施例によるゲート回路を
示す回路図である。このゲート回路は、前述の実施例７
で示したゲート回路において、電流制御ＦＥＴが直列に
接続された３個の電流制御ＦＥＴ３１，３２，３３から
なるものである。ただし、電流制御ＦＥＴ３１，３２，
３３において、各ゲートはそれぞれ独立した電流制御信
号入力端子２１，２２，２３となっている。
【０１１４】本実施例１９の図２０に示すゲート回路に
おいては、全ての電流制御ＦＥＴがＯＮ状態となる場合
のみ、負荷ＦＥＴのゲートはＶDD電源端子８に接続され
るから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１３による電圧
降下より充分小さくなるようにする。一方、電流制御Ｆ
ＥＴのうち少なくとも１つがＯＦＦ状態となった場合
は、Ｖgs＝０となる。すなわち、このゲート回路は、前
述の実施例７で示したゲート回路に、３つの電流制御信
号に対するＡＮＤ機能を持たせたものである。
おいては、全ての電流制御ＦＥＴがＯＮ状態となる場合
のみ、負荷ＦＥＴのゲートはＶDD電源端子８に接続され
るから、負荷ＦＥＴ２のＶgsは、 Ｖgs＝ＶDD−ＶOUT （＞０） となる。ただし、この時の電流制御ＦＥＴのドレイン-
ソース間電圧ＶDSの総和は上記第１抵抗１３による電圧
降下より充分小さくなるようにする。一方、電流制御Ｆ
ＥＴのうち少なくとも１つがＯＦＦ状態となった場合
は、Ｖgs＝０となる。すなわち、このゲート回路は、前
述の実施例７で示したゲート回路に、３つの電流制御信
号に対するＡＮＤ機能を持たせたものである。
【０１１５】実施例２０．この発明の第２０の実施例に
ついて説明する。図２１は本実施例によるゲート回路で
ある。図において、５０はコンデンサである。このゲー
ト回路は、前述の実施例１のゲート回路において、スイ
ッチングＦＥＴ１のゲートと負荷ＦＥＴ２のゲートの間
にコンデンサ５０を接続したものである。
ついて説明する。図２１は本実施例によるゲート回路で
ある。図において、５０はコンデンサである。このゲー
ト回路は、前述の実施例１のゲート回路において、スイ
ッチングＦＥＴ１のゲートと負荷ＦＥＴ２のゲートの間
にコンデンサ５０を接続したものである。
【０１１６】次に、本実施例２０のゲート回路の動作に
ついて説明する。前述の実施例１のゲート回路におい
て、入力端子５の信号電位がLow からHighに切り換わる
場合は、スイッチングＦＥＴ１がＯＦＦ状態からＯＮ状
態に変わるが、このとき前述のように出力端子６に接続
された次段のＦＥＴのゲートから配線及びＯＮ状態とな
ったスイッチングＦＥＴ１を通ってそのソースであるＶ
SS電源端子に電流が流れることにより、次段のＦＥＴの
Ｃgs及び配線容量ＣL の放電が行われ、出力端子の信号
電位はHighからLow に変わる。この際の放電電流は、Ｏ
Ｎ状態のスイッチングＦＥＴ１が流すことができる電流
から、負荷ＦＥＴ２が流す電流を差し引いたものであ
る。この放電電流が大きいほど、上記放電の速度が速く
なるが、そのためには負荷ＦＥＴ２が流す電流が小さい
方が有利である。しかし、前述の実施例１のゲート回路
においては、負荷ＦＥＴ２のゲート- ソース間電圧（ソ
ース電位を基準にしたゲート電位）Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） ・・・・・(1) となり、出力端子の信号電位ＶOUT がHigh（ＶH ）から
Low （ＶL ）に低下するとともに、Ｖgs＜０はゼロに近
づく。このため、負荷ＦＥＴのドレイン- ソース間を流
れる電流は増加し、これにより上記の放電電流は減少す
るから、この分上記放電の速度は遅くなる。これに対し
て、本実施例２０のゲート回路においては、負荷ＦＥＴ
２のゲート電位を変化させるには、上記コンデンサ５０
を充放電しなくてはならないため、負荷ＦＥＴ２のゲー
ト電位の変化する速度が遅くなり、従って負荷ＦＥＴ２
を流れる電流が増加する時期を遅らせることができ、上
記の放電速度の低下を抑制することができる。一方、入
力端子の信号電位がHighからLow に切り換わる場合は、
スイッチングＦＥＴがＯＮ状態からＯＦＦ状態に変わる
が、このとき次段のＦＥＴのゲートに負荷ＦＥＴ２及び
配線を通って電流が流れることにより、次段のＦＥＴの
Ｃgs及び配線容量ＣL の充電が行われ、出力端子の信号
電位はLow からHighに変わる。この際の充電電流は、負
荷ＦＥＴ２が流す電流である。この充電電流が大きいほ
ど、上記充電の速度が速くなるが、そのためには負荷Ｆ
ＥＴ２が流す電流が大きい方が有利である。しかし、前
述の実施例１のゲート回路においては、上記の(1) 式か
らわかるように、出力端子６の信号電位ＶOUT がＶL か
らＶH に上昇するとともに、負荷ＦＥＴのＶgs＜０は、
その絶対値が大きくなる。このため、負荷ＦＥＴのドレ
イン- ソース間を流れる電流は減少し、これにより上記
の充電電流は減少するから、この分上記充電の速度は遅
くなる。これに対して、本実施例２０のゲート回路にお
いては、このコンデンサ５０の容量により負荷ＦＥＴの
ゲート電位が変化する速度が遅くなり、従って負荷ＦＥ
Ｔを流れる電流が減少する時期を遅らせることができる
ため、上記の充電速度の低下を抑制することができる。
ついて説明する。前述の実施例１のゲート回路におい
て、入力端子５の信号電位がLow からHighに切り換わる
場合は、スイッチングＦＥＴ１がＯＦＦ状態からＯＮ状
態に変わるが、このとき前述のように出力端子６に接続
された次段のＦＥＴのゲートから配線及びＯＮ状態とな
ったスイッチングＦＥＴ１を通ってそのソースであるＶ
SS電源端子に電流が流れることにより、次段のＦＥＴの
Ｃgs及び配線容量ＣL の放電が行われ、出力端子の信号
電位はHighからLow に変わる。この際の放電電流は、Ｏ
Ｎ状態のスイッチングＦＥＴ１が流すことができる電流
から、負荷ＦＥＴ２が流す電流を差し引いたものであ
る。この放電電流が大きいほど、上記放電の速度が速く
なるが、そのためには負荷ＦＥＴ２が流す電流が小さい
方が有利である。しかし、前述の実施例１のゲート回路
においては、負荷ＦＥＴ２のゲート- ソース間電圧（ソ
ース電位を基準にしたゲート電位）Ｖgsは、 Ｖgs＝Ｒ1 ×（ＶSS−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） ・・・・・(1) となり、出力端子の信号電位ＶOUT がHigh（ＶH ）から
Low （ＶL ）に低下するとともに、Ｖgs＜０はゼロに近
づく。このため、負荷ＦＥＴのドレイン- ソース間を流
れる電流は増加し、これにより上記の放電電流は減少す
るから、この分上記放電の速度は遅くなる。これに対し
て、本実施例２０のゲート回路においては、負荷ＦＥＴ
２のゲート電位を変化させるには、上記コンデンサ５０
を充放電しなくてはならないため、負荷ＦＥＴ２のゲー
ト電位の変化する速度が遅くなり、従って負荷ＦＥＴ２
を流れる電流が増加する時期を遅らせることができ、上
記の放電速度の低下を抑制することができる。一方、入
力端子の信号電位がHighからLow に切り換わる場合は、
スイッチングＦＥＴがＯＮ状態からＯＦＦ状態に変わる
が、このとき次段のＦＥＴのゲートに負荷ＦＥＴ２及び
配線を通って電流が流れることにより、次段のＦＥＴの
Ｃgs及び配線容量ＣL の充電が行われ、出力端子の信号
電位はLow からHighに変わる。この際の充電電流は、負
荷ＦＥＴ２が流す電流である。この充電電流が大きいほ
ど、上記充電の速度が速くなるが、そのためには負荷Ｆ
ＥＴ２が流す電流が大きい方が有利である。しかし、前
述の実施例１のゲート回路においては、上記の(1) 式か
らわかるように、出力端子６の信号電位ＶOUT がＶL か
らＶH に上昇するとともに、負荷ＦＥＴのＶgs＜０は、
その絶対値が大きくなる。このため、負荷ＦＥＴのドレ
イン- ソース間を流れる電流は減少し、これにより上記
の充電電流は減少するから、この分上記充電の速度は遅
くなる。これに対して、本実施例２０のゲート回路にお
いては、このコンデンサ５０の容量により負荷ＦＥＴの
ゲート電位が変化する速度が遅くなり、従って負荷ＦＥ
Ｔを流れる電流が減少する時期を遅らせることができる
ため、上記の充電速度の低下を抑制することができる。
【０１１７】以上のように、本実施例２０のゲート回路
では、負荷ＦＥＴ２のゲート電位の変化すなわちＶgsの
変化を遅延させることにより、動作速度の劣化を抑制す
ることができる。
では、負荷ＦＥＴ２のゲート電位の変化すなわちＶgsの
変化を遅延させることにより、動作速度の劣化を抑制す
ることができる。
【０１１８】なお、実施例３の図４(a) ，実施例４，
５，１０，１２，１４，１６，１８に示したゲート回路
においても、本実施例２０で示したように、スイッチン
グＦＥＴのゲートと負荷ＦＥＴのゲートの間にコンデン
サを設けることにより、動作速度の劣化を抑制すること
ができる。
５，１０，１２，１４，１６，１８に示したゲート回路
においても、本実施例２０で示したように、スイッチン
グＦＥＴのゲートと負荷ＦＥＴのゲートの間にコンデン
サを設けることにより、動作速度の劣化を抑制すること
ができる。
【０１１９】実施例２１．この発明の第２１の実施例に
ついて説明する。図２２は本実施例によるゲート回路で
ある。図において、５０はコンデンサである。このゲー
ト回路は、前述の実施例２のゲート回路において、負荷
ＦＥＴ２のゲートとソースの間にコンデンサ５０を接続
したものである。
ついて説明する。図２２は本実施例によるゲート回路で
ある。図において、５０はコンデンサである。このゲー
ト回路は、前述の実施例２のゲート回路において、負荷
ＦＥＴ２のゲートとソースの間にコンデンサ５０を接続
したものである。
【０１２０】次に、本実施例２０のゲート回路の動作に
ついて説明する。前述の実施例２のゲート回路におい
て、入力端子５の信号電位がLow からHighに切り換わる
場合は、スイッチングＦＥＴ１がＯＦＦ状態からＯＮ状
態に変わり、出力端子６に接続された次段のＦＥＴのゲ
ートから配線及びＯＮ状態のスイッチングＦＥＴ１を通
ってそのソースであるＶSS電源端子に電流が流れること
により、次段のＦＥＴのＣgs及び配線容量ＣL の放電が
行われ、出力端子の信号電位はHighからLow に変わる。
この際の放電電流は、ＯＮ状態のスイッチングＦＥＴ１
が流すことができる電流から、負荷ＦＥＴ２が流す電流
を差し引いたものである。この放電電流が大きいほど、
上記放電の速度が速くなるが、そのためには負荷ＦＥＴ
２が流す電流が小さい方が有利である。しかし、前述の
実施例２のゲート回路においては、負荷ＦＥＴ２のＶgs
は、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） ・・・・・(2) となり、出力端子の信号電位ＶOUT がHigh（ＶH ）から
Low （ＶL ）に低下するとともに、Ｖgs＞０は増加す
る。このため、負荷ＦＥＴのドレイン- ソース間を流れ
る電流は増加し、これにより上記の放電電流は減少する
から、この分上記放電の速度は遅くなる。これに対し
て、本実施例２１のゲート回路においては、負荷ＦＥＴ
２のＶgsを増加させるには、上記コンデンサ５０を充電
しなくてはならないため、負荷ＦＥＴ２のＶgsの増加す
る速度が遅くなり、従って負荷ＦＥＴ２を流れる電流が
増加する時期を遅らせることができ、上記の放電速度の
低下を抑制することができる。一方、入力端子の信号電
位がHighからLow に切り換わる場合は、スイッチングＦ
ＥＴがＯＮ状態からＯＦＦ状態に変わるが、このとき次
段のＦＥＴのゲートに負荷ＦＥＴ２及び配線を通って電
流が流れることにより、次段のＦＥＴのＣgs及び配線容
量ＣL の充電が行われ、出力端子の信号電位はLow から
Highに変わる。この際の充電電流は、負荷ＦＥＴ２が流
す電流である。この充電電流が大きいほど、上記充電の
速度が速くなるが、そのためには負荷ＦＥＴ２が流す電
流が大きい方が有利である。しかし、前述の実施例２の
ゲート回路においては、上記の(2) 式からわかるよう
に、出力端子６の信号電位ＶOUT がＶL からＶH に上昇
するとともに、負荷ＦＥＴのＶgs＞０は、減少する。こ
のため、負荷ＦＥＴのドレイン- ソース間を流れる電流
は減少し、これにより上記の充電電流は減少するから、
この分上記充電の速度は遅くなる。これに対して、本実
施例２１のゲート回路においては、このコンデンサ５０
を放電させなくてはならないため、負荷ＦＥＴのＶgsが
減少する速度が遅くなり、従って負荷ＦＥＴを流れる電
流が減少する時期を遅らせることができ、上記の充電速
度の低下を抑制することができる。
ついて説明する。前述の実施例２のゲート回路におい
て、入力端子５の信号電位がLow からHighに切り換わる
場合は、スイッチングＦＥＴ１がＯＦＦ状態からＯＮ状
態に変わり、出力端子６に接続された次段のＦＥＴのゲ
ートから配線及びＯＮ状態のスイッチングＦＥＴ１を通
ってそのソースであるＶSS電源端子に電流が流れること
により、次段のＦＥＴのＣgs及び配線容量ＣL の放電が
行われ、出力端子の信号電位はHighからLow に変わる。
この際の放電電流は、ＯＮ状態のスイッチングＦＥＴ１
が流すことができる電流から、負荷ＦＥＴ２が流す電流
を差し引いたものである。この放電電流が大きいほど、
上記放電の速度が速くなるが、そのためには負荷ＦＥＴ
２が流す電流が小さい方が有利である。しかし、前述の
実施例２のゲート回路においては、負荷ＦＥＴ２のＶgs
は、 Ｖgs＝Ｒ1 ×（ＶDD−ＶOUT ）／（Ｒ1 ＋Ｒ2 ） ・・・・・(2) となり、出力端子の信号電位ＶOUT がHigh（ＶH ）から
Low （ＶL ）に低下するとともに、Ｖgs＞０は増加す
る。このため、負荷ＦＥＴのドレイン- ソース間を流れ
る電流は増加し、これにより上記の放電電流は減少する
から、この分上記放電の速度は遅くなる。これに対し
て、本実施例２１のゲート回路においては、負荷ＦＥＴ
２のＶgsを増加させるには、上記コンデンサ５０を充電
しなくてはならないため、負荷ＦＥＴ２のＶgsの増加す
る速度が遅くなり、従って負荷ＦＥＴ２を流れる電流が
増加する時期を遅らせることができ、上記の放電速度の
低下を抑制することができる。一方、入力端子の信号電
位がHighからLow に切り換わる場合は、スイッチングＦ
ＥＴがＯＮ状態からＯＦＦ状態に変わるが、このとき次
段のＦＥＴのゲートに負荷ＦＥＴ２及び配線を通って電
流が流れることにより、次段のＦＥＴのＣgs及び配線容
量ＣL の充電が行われ、出力端子の信号電位はLow から
Highに変わる。この際の充電電流は、負荷ＦＥＴ２が流
す電流である。この充電電流が大きいほど、上記充電の
速度が速くなるが、そのためには負荷ＦＥＴ２が流す電
流が大きい方が有利である。しかし、前述の実施例２の
ゲート回路においては、上記の(2) 式からわかるよう
に、出力端子６の信号電位ＶOUT がＶL からＶH に上昇
するとともに、負荷ＦＥＴのＶgs＞０は、減少する。こ
のため、負荷ＦＥＴのドレイン- ソース間を流れる電流
は減少し、これにより上記の充電電流は減少するから、
この分上記充電の速度は遅くなる。これに対して、本実
施例２１のゲート回路においては、このコンデンサ５０
を放電させなくてはならないため、負荷ＦＥＴのＶgsが
減少する速度が遅くなり、従って負荷ＦＥＴを流れる電
流が減少する時期を遅らせることができ、上記の充電速
度の低下を抑制することができる。
【０１２１】以上のように、本実施例２１のゲート回路
では、負荷ＦＥＴ２のＶgsの変化を遅延させることによ
り、動作速度の劣化を抑制することができる。
では、負荷ＦＥＴ２のＶgsの変化を遅延させることによ
り、動作速度の劣化を抑制することができる。
【０１２２】なお、実施例３の図４(b) ，実施例６，
７，８，９，１１，１３，１５，１７，１９で示したゲ
ート回路においても、本実施例２１で示したように、負
荷ＦＥＴのゲートとソースの間にコンデンサを設けるこ
とにより、動作速度の劣化を抑制することができる。
７，８，９，１１，１３，１５，１７，１９で示したゲ
ート回路においても、本実施例２１で示したように、負
荷ＦＥＴのゲートとソースの間にコンデンサを設けるこ
とにより、動作速度の劣化を抑制することができる。
【０１２３】実施例２２．この発明の第２２の実施例に
ついて説明する。図２３は本実施例によるディジタルＬ
ＳＩである。図において、６０はＬＳＩチップ、６１は
ゲートアレイ、６２は専用領域（ＲＡＭ等）である。本
実施例１３のディジタルＬＳＩは、実施例１〜２１のゲ
ート回路を用いたエンベディッドセルアレイ（埋め込み
型セルアレイ）である。エンベディッドセルアレイとは
ゲートアレイの一部にＲＡＭ等の専用領域を設けたＬＳ
Ｉである。
ついて説明する。図２３は本実施例によるディジタルＬ
ＳＩである。図において、６０はＬＳＩチップ、６１は
ゲートアレイ、６２は専用領域（ＲＡＭ等）である。本
実施例１３のディジタルＬＳＩは、実施例１〜２１のゲ
ート回路を用いたエンベディッドセルアレイ（埋め込み
型セルアレイ）である。エンベディッドセルアレイとは
ゲートアレイの一部にＲＡＭ等の専用領域を設けたＬＳ
Ｉである。
【０１２４】本実施例２２においては、エンベディッド
セルアレイに前述の実施例１〜２１のゲート回路を用い
ることによって、負荷ＦＥＴのしきい値電圧を同一とし
ても、消費電力が小さく、かつチップ面積の小さいディ
ジタルＬＳＩを実現することができる。
セルアレイに前述の実施例１〜２１のゲート回路を用い
ることによって、負荷ＦＥＴのしきい値電圧を同一とし
ても、消費電力が小さく、かつチップ面積の小さいディ
ジタルＬＳＩを実現することができる。
【０１２５】
【発明の効果】以上のように、この発明に係るゲート回
路（請求項１）によれば、スイッチングＦＥＴのドレイ
ンにディプレッション型ＦＥＴである負荷ＦＥＴのソー
スが接続されてなり、上記スイッチングＦＥＴのゲート
が入力端子に接続され、このスイッチングＦＥＴのドレ
インが出力端子に接続されたゲート回路において、その
一端が上記負荷ＦＥＴのソースに接続され、その他端が
上記負荷ＦＥＴのゲートに接続された第１の抵抗と、そ
の一端が上記負荷ＦＥＴのゲートに接続され、その他端
が上記スイッチングＦＥＴのソースに接続された電流制
限回路とを備えたので、ゲート回路の消費電流を前述の
従来のＤＣＦＬゲート回路より低減できる。従って、デ
ィジタルＬＳＩの高速動作部のＤＣＦＬゲート回路の負
荷ＦＥＴのゲート幅を最小ゲート幅Ｗgminとし、かつそ
のしきい値電圧をこれに合わせて決めた場合、低速動作
部にこのゲート回路を用いることにより、負荷ＦＥＴの
ゲート幅としきい値電圧が高速動作部のそれと同一であ
っても、その消費電流を低減でき、ＬＳＩのチップ面積
を縮小することができる。
路（請求項１）によれば、スイッチングＦＥＴのドレイ
ンにディプレッション型ＦＥＴである負荷ＦＥＴのソー
スが接続されてなり、上記スイッチングＦＥＴのゲート
が入力端子に接続され、このスイッチングＦＥＴのドレ
インが出力端子に接続されたゲート回路において、その
一端が上記負荷ＦＥＴのソースに接続され、その他端が
上記負荷ＦＥＴのゲートに接続された第１の抵抗と、そ
の一端が上記負荷ＦＥＴのゲートに接続され、その他端
が上記スイッチングＦＥＴのソースに接続された電流制
限回路とを備えたので、ゲート回路の消費電流を前述の
従来のＤＣＦＬゲート回路より低減できる。従って、デ
ィジタルＬＳＩの高速動作部のＤＣＦＬゲート回路の負
荷ＦＥＴのゲート幅を最小ゲート幅Ｗgminとし、かつそ
のしきい値電圧をこれに合わせて決めた場合、低速動作
部にこのゲート回路を用いることにより、負荷ＦＥＴの
ゲート幅としきい値電圧が高速動作部のそれと同一であ
っても、その消費電流を低減でき、ＬＳＩのチップ面積
を縮小することができる。
【０１２６】また、この発明に係るゲート回路（請求項
２）によれば、上記のゲート回路（請求項１）におい
て、上記第１抵抗は、抵抗とその製造工程完了後に切断
可能な配線が直列に接続されてなる切断可能抵抗体が複
数並列に接続されてなるものであるので、上記のように
ＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を縮
小することができるだけでなく、ＬＳＩ製造工程完了後
に上記切断可能な配線の内のいくつかを切断することに
より、第１抵抗の抵抗値を各ゲート回路ごとにそれぞれ
最適化することができ、これにより消費電流をより一層
低減することができる。
２）によれば、上記のゲート回路（請求項１）におい
て、上記第１抵抗は、抵抗とその製造工程完了後に切断
可能な配線が直列に接続されてなる切断可能抵抗体が複
数並列に接続されてなるものであるので、上記のように
ＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を縮
小することができるだけでなく、ＬＳＩ製造工程完了後
に上記切断可能な配線の内のいくつかを切断することに
より、第１抵抗の抵抗値を各ゲート回路ごとにそれぞれ
最適化することができ、これにより消費電流をより一層
低減することができる。
【０１２７】また、この発明に係るゲート回路（請求項
３）によれば、上記のゲート回路（請求項１または２）
において、上記電流制限回路は、その一端を上記電流制
限回路の一端とし、その他端を上記電流制限回路の他端
する第２の抵抗からなるので、このゲート回路の消費電
流を前述の従来のＤＣＦＬゲート回路より低減できる。
このため、ディジタルＬＳＩの高速動作部のＤＣＦＬゲ
ート回路の負荷ＦＥＴのゲート幅を前述の最小ゲート幅
Ｗgminとし、かつそのしきい値電圧をこれに合わせて決
めた場合、低速動作部にこのゲート回路を用いることに
より、ＬＳＩの消費電力を低減できるとともに、そのチ
ップ面積を縮小することができる。
３）によれば、上記のゲート回路（請求項１または２）
において、上記電流制限回路は、その一端を上記電流制
限回路の一端とし、その他端を上記電流制限回路の他端
する第２の抵抗からなるので、このゲート回路の消費電
流を前述の従来のＤＣＦＬゲート回路より低減できる。
このため、ディジタルＬＳＩの高速動作部のＤＣＦＬゲ
ート回路の負荷ＦＥＴのゲート幅を前述の最小ゲート幅
Ｗgminとし、かつそのしきい値電圧をこれに合わせて決
めた場合、低速動作部にこのゲート回路を用いることに
より、ＬＳＩの消費電力を低減できるとともに、そのチ
ップ面積を縮小することができる。
【０１２８】また、この発明に係るゲート回路（請求項
４）によれば、上記のゲート回路（請求項３）におい
て、上記第２抵抗は、抵抗とその製造工程完了後に切断
可能な配線が直列に接続されてなる切断可能抵抗体が複
数並列に接続されてなるものであるので、上記のように
ＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を縮
小することができるだけでなく、ＬＳＩ製造工程完了後
に上記切断可能な配線の内のいくつかを切断することに
より、第１抵抗及び第２抵抗の抵抗値を各ゲート回路ご
とにそれぞれ最適化することができ、これにより消費電
流をより一層低減することができる。
４）によれば、上記のゲート回路（請求項３）におい
て、上記第２抵抗は、抵抗とその製造工程完了後に切断
可能な配線が直列に接続されてなる切断可能抵抗体が複
数並列に接続されてなるものであるので、上記のように
ＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を縮
小することができるだけでなく、ＬＳＩ製造工程完了後
に上記切断可能な配線の内のいくつかを切断することに
より、第１抵抗及び第２抵抗の抵抗値を各ゲート回路ご
とにそれぞれ最適化することができ、これにより消費電
流をより一層低減することができる。
【０１２９】また、この発明に係るゲート回路（請求項
５）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、その一端をこの電流制限回路
の一端とする第２の抵抗と、そのソースをこの電流制限
回路の他端とし、そのドレインが上記第２抵抗の他端に
接続され、そのゲートが電流制御信号入力端子に接続さ
れた電流制御ＦＥＴとからなる電流制御素子であるの
で、電流制御信号入力端子の信号電位がHighのときは、
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より低減できる。また、電流制御信号入力端子の
信号電位がLow のときは、ゲート回路の消費電流が上記
の電流制御ＦＥＴがＯＮ状態の場合より増加するため、
ゲート回路の動作速度を速くすることができる。従っ
て、ゲート回路の高速動作が必要な時のみ、電流制御Ｆ
ＥＴをＯＦＦ状態として、消費電流を増加させ、それ以
外では、電流制御ＦＥＴをＯＮ状態として、消費電流を
絞ることができる。このゲート回路を用いることによっ
て、ＬＳＩの消費電力を低減することができる。
５）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、その一端をこの電流制限回路
の一端とする第２の抵抗と、そのソースをこの電流制限
回路の他端とし、そのドレインが上記第２抵抗の他端に
接続され、そのゲートが電流制御信号入力端子に接続さ
れた電流制御ＦＥＴとからなる電流制御素子であるの
で、電流制御信号入力端子の信号電位がHighのときは、
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より低減できる。また、電流制御信号入力端子の
信号電位がLow のときは、ゲート回路の消費電流が上記
の電流制御ＦＥＴがＯＮ状態の場合より増加するため、
ゲート回路の動作速度を速くすることができる。従っ
て、ゲート回路の高速動作が必要な時のみ、電流制御Ｆ
ＥＴをＯＦＦ状態として、消費電流を増加させ、それ以
外では、電流制御ＦＥＴをＯＮ状態として、消費電流を
絞ることができる。このゲート回路を用いることによっ
て、ＬＳＩの消費電力を低減することができる。
【０１３０】また、この発明に係るゲート回路（請求項
６）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、その一端をこの電流制限回路
の一端とする第２の抵抗と、そのソースをこの電流制限
回路の他端とし、そのドレインが上記第２抵抗の他端に
接続され、そのゲートが各電流制御信号入力端子に接続
されている電流制御ＦＥＴとからなる電流制御素子が複
数相互に並列に接続されてなるものであるので、それぞ
れの電流制御信号入力端子の信号電位をHighまたはLow
として、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、負荷ＦＥＴのゲート電位を変えるこ
とができる。これにより消費電流を調整することができ
るため、各ゲート回路の消費電流を容易に最適化するこ
とができる。また、このゲート回路を用いることによ
り、ＬＳＩの消費電力を低減することができる。
６）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、その一端をこの電流制限回路
の一端とする第２の抵抗と、そのソースをこの電流制限
回路の他端とし、そのドレインが上記第２抵抗の他端に
接続され、そのゲートが各電流制御信号入力端子に接続
されている電流制御ＦＥＴとからなる電流制御素子が複
数相互に並列に接続されてなるものであるので、それぞ
れの電流制御信号入力端子の信号電位をHighまたはLow
として、ＯＮ状態にする電流制御ＦＥＴの組み合わせを
変えることにより、負荷ＦＥＴのゲート電位を変えるこ
とができる。これにより消費電流を調整することができ
るため、各ゲート回路の消費電流を容易に最適化するこ
とができる。また、このゲート回路を用いることによ
り、ＬＳＩの消費電力を低減することができる。
【０１３１】また、この発明に係るゲート回路（請求項
７）によれば、上記のゲート回路（請求項５または６）
において、上記電流制御素子は、その一端を上記電流制
限回路の一端とする第２の抵抗と、すべてこれに直列に
接続されるとともに、相互に並列に接続され、それぞれ
のゲートが各電流制御信号入力端子に接続され、そのソ
ースがすべて上記電流制限回路の他端に接続された複数
の電流制御ＦＥＴとからなるので、上記のゲート回路
（請求項５または６）に、複数の電流制御信号に対する
ＯＲ機能を付加したゲート回路を得ることができる。
７）によれば、上記のゲート回路（請求項５または６）
において、上記電流制御素子は、その一端を上記電流制
限回路の一端とする第２の抵抗と、すべてこれに直列に
接続されるとともに、相互に並列に接続され、それぞれ
のゲートが各電流制御信号入力端子に接続され、そのソ
ースがすべて上記電流制限回路の他端に接続された複数
の電流制御ＦＥＴとからなるので、上記のゲート回路
（請求項５または６）に、複数の電流制御信号に対する
ＯＲ機能を付加したゲート回路を得ることができる。
【０１３２】また、この発明に係るゲート回路（請求項
８）によれば、上記のゲート回路（請求項５または６）
において、上記電流制御素子は、その一端を上記電流制
限回路の一端とする第２の抵抗と、そのうちの一つのソ
ースが上記電流制限回路の他端に接続され、そのうちの
他の一つのドレインが上記第２抵抗の他端に接続され、
すべて相互に直列に接続され、それぞれのゲートが各電
流制御信号入力端子に接続された複数の上記電流制御Ｆ
ＥＴとからなるので、上記のゲート回路（請求項５また
は６）に、複数の電流制御信号に対するＡＮＤ機能を付
加したゲート回路を得ることができる。
８）によれば、上記のゲート回路（請求項５または６）
において、上記電流制御素子は、その一端を上記電流制
限回路の一端とする第２の抵抗と、そのうちの一つのソ
ースが上記電流制限回路の他端に接続され、そのうちの
他の一つのドレインが上記第２抵抗の他端に接続され、
すべて相互に直列に接続され、それぞれのゲートが各電
流制御信号入力端子に接続された複数の上記電流制御Ｆ
ＥＴとからなるので、上記のゲート回路（請求項５また
は６）に、複数の電流制御信号に対するＡＮＤ機能を付
加したゲート回路を得ることができる。
【０１３３】また、この発明に係るゲート回路（請求項
９）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのドレインをこの電流制限
回路の一端とし、そのソースをこの電流制限回路の他端
とし、そのゲートが電流制御信号入力端子に接続された
電流制御ＦＥＴからなるので、電流制御ＦＥＴがＯＮ状
態の場合は、このゲート回路の消費電流を前述の従来の
ＤＣＦＬゲート回路より低減できる。また、電流制御Ｆ
ＥＴがＯＦＦ状態の場合は、ゲート回路の消費電流が上
記の電流制御ＦＥＴがＯＮ状態の場合より増加するた
め、ゲート回路の動作速度を速くすることができる。従
って、ゲート回路の高速動作が必要な時のみ、電流制御
ＦＥＴをＯＦＦ状態として、消費電流を増加させ、それ
以外では、電流制御ＦＥＴをＯＮ状態として、消費電流
を絞ることができる。このゲート回路を用いることによ
って、ＬＳＩの消費電力を低減することができる。ま
た、このゲート回路は、上記のゲート回路（請求項５）
において、第２抵抗を除いた構成となっているため、こ
の分ＬＳＩのチップ面積を低減できる。
９）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのドレインをこの電流制限
回路の一端とし、そのソースをこの電流制限回路の他端
とし、そのゲートが電流制御信号入力端子に接続された
電流制御ＦＥＴからなるので、電流制御ＦＥＴがＯＮ状
態の場合は、このゲート回路の消費電流を前述の従来の
ＤＣＦＬゲート回路より低減できる。また、電流制御Ｆ
ＥＴがＯＦＦ状態の場合は、ゲート回路の消費電流が上
記の電流制御ＦＥＴがＯＮ状態の場合より増加するた
め、ゲート回路の動作速度を速くすることができる。従
って、ゲート回路の高速動作が必要な時のみ、電流制御
ＦＥＴをＯＦＦ状態として、消費電流を増加させ、それ
以外では、電流制御ＦＥＴをＯＮ状態として、消費電流
を絞ることができる。このゲート回路を用いることによ
って、ＬＳＩの消費電力を低減することができる。ま
た、このゲート回路は、上記のゲート回路（請求項５）
において、第２抵抗を除いた構成となっているため、こ
の分ＬＳＩのチップ面積を低減できる。
【０１３４】また、この発明に係るゲート回路（請求項
１０）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのドレインをこの電流制限
回路の一端とし、そのソースをこの電流制限回路の他端
とし、そのゲートが各電流制御信号入力端子に接続され
た電流制御ＦＥＴが複数相互に並列に接続されてなるも
のであるので、上記のゲート回路（請求項９）に、複数
の電流制御信号に対するＯＲ機能を付加したゲート回路
を得ることができる。
１０）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのドレインをこの電流制限
回路の一端とし、そのソースをこの電流制限回路の他端
とし、そのゲートが各電流制御信号入力端子に接続され
た電流制御ＦＥＴが複数相互に並列に接続されてなるも
のであるので、上記のゲート回路（請求項９）に、複数
の電流制御信号に対するＯＲ機能を付加したゲート回路
を得ることができる。
【０１３５】また、この発明に係るゲート回路（請求項
１１）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのうちの一つのドレインを
この電流制限回路の一端とし、そのうちの他の一つのソ
ースをこの電流制限回路の他端とし、すべて相互に直列
に接続され、それぞれのゲートが各電流制御信号入力端
子に接続された複数の電流制御ＦＥＴからなるので、上
記のゲート回路（請求項９）に、複数の電流制御信号に
対するＡＮＤ機能を付加したゲート回路を得ることがで
きる。
１１）によれば、上記のゲート回路（請求項１）におい
て、上記電流制限回路は、そのうちの一つのドレインを
この電流制限回路の一端とし、そのうちの他の一つのソ
ースをこの電流制限回路の他端とし、すべて相互に直列
に接続され、それぞれのゲートが各電流制御信号入力端
子に接続された複数の電流制御ＦＥＴからなるので、上
記のゲート回路（請求項９）に、複数の電流制御信号に
対するＡＮＤ機能を付加したゲート回路を得ることがで
きる。
【０１３６】また、この発明に係るゲート回路（請求項
１２）によれば、上記のゲート回路（請求項１ないし１
１のいずれか）において、その一端が上記スイッチング
ＦＥＴのゲートに接続され、その他端が上記負荷ＦＥＴ
のゲートに接続されたコンデンサを備えたので、出力端
子の信号電位の変化に対して、負荷ＦＥＴのゲート電位
の変化を遅延させることにより、動作速度の劣化を抑制
することができる。
１２）によれば、上記のゲート回路（請求項１ないし１
１のいずれか）において、その一端が上記スイッチング
ＦＥＴのゲートに接続され、その他端が上記負荷ＦＥＴ
のゲートに接続されたコンデンサを備えたので、出力端
子の信号電位の変化に対して、負荷ＦＥＴのゲート電位
の変化を遅延させることにより、動作速度の劣化を抑制
することができる。
【０１３７】また、この発明に係るゲート回路（請求項
１３）によれば、スイッチングＦＥＴのドレインに負荷
ＦＥＴのソースが接続されてなり、上記スイッチングＦ
ＥＴのゲートが入力端子に接続され、このスイッチング
ＦＥＴのドレインが出力端子に接続されたゲート回路に
おいて、その一端が上記負荷ＦＥＴのソースに接続さ
れ、その他端が上記負荷ＦＥＴのゲートに接続された第
１の抵抗と、その一端が上記負荷ＦＥＴのゲートに接続
され、その他端が上記負荷ＦＥＴのドレインに接続され
た電流制限回路とを備えたので、ゲート回路の消費電流
を前述の従来のＤＣＦＬゲート回路より増大させること
ができる。従って、ディジタルＬＳＩの低速動作部のＤ
ＣＦＬゲート回路の負荷ＦＥＴのゲート幅を最小ゲート
幅Ｗgminとし、かつそのしきい値電圧をこれに合わせて
決めた場合、高速動作部にこのゲート回路を用いること
により、負荷ＦＥＴのゲート幅としきい値電圧が低速動
作部のそれと同一であっても、その消費電流を増加させ
ることができる。また、高速動作部の負荷ＦＥＴのゲー
ト幅をＤＣＦＬ回路を用いた場合より狭くできるため、
ＬＳＩのチップ面積を縮小することができる。
１３）によれば、スイッチングＦＥＴのドレインに負荷
ＦＥＴのソースが接続されてなり、上記スイッチングＦ
ＥＴのゲートが入力端子に接続され、このスイッチング
ＦＥＴのドレインが出力端子に接続されたゲート回路に
おいて、その一端が上記負荷ＦＥＴのソースに接続さ
れ、その他端が上記負荷ＦＥＴのゲートに接続された第
１の抵抗と、その一端が上記負荷ＦＥＴのゲートに接続
され、その他端が上記負荷ＦＥＴのドレインに接続され
た電流制限回路とを備えたので、ゲート回路の消費電流
を前述の従来のＤＣＦＬゲート回路より増大させること
ができる。従って、ディジタルＬＳＩの低速動作部のＤ
ＣＦＬゲート回路の負荷ＦＥＴのゲート幅を最小ゲート
幅Ｗgminとし、かつそのしきい値電圧をこれに合わせて
決めた場合、高速動作部にこのゲート回路を用いること
により、負荷ＦＥＴのゲート幅としきい値電圧が低速動
作部のそれと同一であっても、その消費電流を増加させ
ることができる。また、高速動作部の負荷ＦＥＴのゲー
ト幅をＤＣＦＬ回路を用いた場合より狭くできるため、
ＬＳＩのチップ面積を縮小することができる。
【０１３８】また、この発明に係るゲート回路（請求項
１４）によれば、上記のゲート回路（請求項１３）にお
いて、上記第１抵抗は、抵抗とその製造工程完了後に切
断可能な配線が直列に接続されてなる切断可能抵抗体が
複数並列に接続されてなるものであるので、上記のよう
にＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を
縮小することができるだけでなく、ＬＳＩ製造工程完了
後に上記切断可能な配線の内のいくつかを切断すること
により、第１抵抗の抵抗値を各ゲート回路ごとにそれぞ
れ最適化することができ、これにより消費電流をより一
層低減することができる。
１４）によれば、上記のゲート回路（請求項１３）にお
いて、上記第１抵抗は、抵抗とその製造工程完了後に切
断可能な配線が直列に接続されてなる切断可能抵抗体が
複数並列に接続されてなるものであるので、上記のよう
にＬＳＩの消費電流を低減でき、ＬＳＩのチップ面積を
縮小することができるだけでなく、ＬＳＩ製造工程完了
後に上記切断可能な配線の内のいくつかを切断すること
により、第１抵抗の抵抗値を各ゲート回路ごとにそれぞ
れ最適化することができ、これにより消費電流をより一
層低減することができる。
【０１３９】また、この発明に係るゲート回路（請求項
１５）によれば、上記のゲート回路（請求項１３または
１４）において、上記電流制限回路は、その一端が上記
電流制限回路の上記一端であり、その他端が上記電流制
限回路の上記他端である第２の抵抗からなるので、この
ゲート回路の消費電流を前述の従来のＤＣＦＬゲート回
路より増大させることができる。従って、ディジタルＬ
ＳＩの低速動作部のＤＣＦＬゲート回路の負荷ＦＥＴの
ゲート幅を前述の最小ゲート幅Ｗgminとし、かつそのし
きい値電圧をこれに合わせて決めた場合、高速動作部に
このゲート回路を用いることにより、負荷ＦＥＴのゲー
ト幅としきい値電圧が低速動作部のそれと同一であって
も、その消費電流を増大させることができる。また、高
速動作部の負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用い
た場合より狭くできるため、ＬＳＩのチップ面積を縮小
することができる。
１５）によれば、上記のゲート回路（請求項１３または
１４）において、上記電流制限回路は、その一端が上記
電流制限回路の上記一端であり、その他端が上記電流制
限回路の上記他端である第２の抵抗からなるので、この
ゲート回路の消費電流を前述の従来のＤＣＦＬゲート回
路より増大させることができる。従って、ディジタルＬ
ＳＩの低速動作部のＤＣＦＬゲート回路の負荷ＦＥＴの
ゲート幅を前述の最小ゲート幅Ｗgminとし、かつそのし
きい値電圧をこれに合わせて決めた場合、高速動作部に
このゲート回路を用いることにより、負荷ＦＥＴのゲー
ト幅としきい値電圧が低速動作部のそれと同一であって
も、その消費電流を増大させることができる。また、高
速動作部の負荷ＦＥＴのゲート幅をＤＣＦＬ回路を用い
た場合より狭くできるため、ＬＳＩのチップ面積を縮小
することができる。
【０１４０】また、この発明に係るゲート回路（請求項
１６）によれば、上記のゲート回路（請求項１５）にお
いて、上記第２抵抗は、抵抗とその製造工程完了後に切
断可能な配線が直列に接続されてなる切断可能抵抗体が
複数並列に接続されてなるものであるので、上記のよう
にＬＳＩのチップ面積を縮小することができるだけでな
く、ＬＳＩ製造工程完了後に上記切断可能な配線の内の
いくつかを切断することにより、第１抵抗及び第２抵抗
の抵抗値を各ゲート回路ごとにそれぞれ最適化すること
ができ、これにより消費電流をより一層低減することが
できる。
１６）によれば、上記のゲート回路（請求項１５）にお
いて、上記第２抵抗は、抵抗とその製造工程完了後に切
断可能な配線が直列に接続されてなる切断可能抵抗体が
複数並列に接続されてなるものであるので、上記のよう
にＬＳＩのチップ面積を縮小することができるだけでな
く、ＬＳＩ製造工程完了後に上記切断可能な配線の内の
いくつかを切断することにより、第１抵抗及び第２抵抗
の抵抗値を各ゲート回路ごとにそれぞれ最適化すること
ができ、これにより消費電流をより一層低減することが
できる。
【０１４１】また、この発明に係るゲート回路（請求項
１７）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、その一端をこの電流制限回
路の一端とする第２の抵抗と、そのドレインをこの電流
制限回路の他端とし、そのソースが上記第２抵抗の他端
に接続され、そのゲートが電流制御信号入力端子に接続
された電流制御ＦＥＴとからなる電流制御素子であるの
で、電流制御信号入力端子の信号電位がHighのときは、
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より増大させることができる。また、電流制御信
号入力端子の信号電位がLow のときは、ゲート回路の消
費電流を上記の電流制御ＦＥＴがＯＮ状態の場合より減
少させることができる。従って、ゲート回路の高速動作
が必要な時のみ、電流制御ＦＥＴをＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴをＯ
ＦＦ状態として、消費電流を絞ることができる。ただ
し、負荷ＦＥＴがエンハンスメント型ＦＥＴの場合は、
電流制御ＦＥＴをＯＦＦ状態にすると、ゲート回路とし
ての機能を停止するため、ゲート回路の動作が必要な時
のみ、電流制御ＦＥＴをＯＮ状態として、それ以外で
は、電流制御ＦＥＴをＯＦＦ状態として、ゲート回路を
休止させることができる。以上のように、このゲート回
路を用いることによって、ＬＳＩの消費電力を低減する
ことができる。
１７）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、その一端をこの電流制限回
路の一端とする第２の抵抗と、そのドレインをこの電流
制限回路の他端とし、そのソースが上記第２抵抗の他端
に接続され、そのゲートが電流制御信号入力端子に接続
された電流制御ＦＥＴとからなる電流制御素子であるの
で、電流制御信号入力端子の信号電位がHighのときは、
このゲート回路の消費電流を前述の従来のＤＣＦＬゲー
ト回路より増大させることができる。また、電流制御信
号入力端子の信号電位がLow のときは、ゲート回路の消
費電流を上記の電流制御ＦＥＴがＯＮ状態の場合より減
少させることができる。従って、ゲート回路の高速動作
が必要な時のみ、電流制御ＦＥＴをＯＮ状態として、消
費電流を増加させ、それ以外では、電流制御ＦＥＴをＯ
ＦＦ状態として、消費電流を絞ることができる。ただ
し、負荷ＦＥＴがエンハンスメント型ＦＥＴの場合は、
電流制御ＦＥＴをＯＦＦ状態にすると、ゲート回路とし
ての機能を停止するため、ゲート回路の動作が必要な時
のみ、電流制御ＦＥＴをＯＮ状態として、それ以外で
は、電流制御ＦＥＴをＯＦＦ状態として、ゲート回路を
休止させることができる。以上のように、このゲート回
路を用いることによって、ＬＳＩの消費電力を低減する
ことができる。
【０１４２】また、この発明に係るゲート回路（請求項
１８）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、その一端をこの電流制限回
路の一端とする第２の抵抗と、そのドレインをこの電流
制限回路の他端とし、そのソースが上記第２抵抗の他端
に接続され、そのゲートが電流制御信号入力端子に接続
された電流制御ＦＥＴとからなる電流制御素子が複数相
互に並列に接続されてなるものであるので、それぞれの
電流制御信号入力端子の信号電位をHighまたはLow とし
て、ＯＮ状態にする電流制御ＦＥＴの組み合わせを変え
ることにより、負荷ＦＥＴのゲート電位を変えることが
できる。これにより消費電流を調整することができるた
め、各ゲート回路の消費電流を容易に最適化することが
できる。また、このゲート回路を用いることにより、Ｌ
ＳＩの消費電力を低減することができる。
１８）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、その一端をこの電流制限回
路の一端とする第２の抵抗と、そのドレインをこの電流
制限回路の他端とし、そのソースが上記第２抵抗の他端
に接続され、そのゲートが電流制御信号入力端子に接続
された電流制御ＦＥＴとからなる電流制御素子が複数相
互に並列に接続されてなるものであるので、それぞれの
電流制御信号入力端子の信号電位をHighまたはLow とし
て、ＯＮ状態にする電流制御ＦＥＴの組み合わせを変え
ることにより、負荷ＦＥＴのゲート電位を変えることが
できる。これにより消費電流を調整することができるた
め、各ゲート回路の消費電流を容易に最適化することが
できる。また、このゲート回路を用いることにより、Ｌ
ＳＩの消費電力を低減することができる。
【０１４３】また、この発明に係るゲート回路（請求項
１９）によれば、上記のゲート回路（請求項１７または
１８）において、上記電流制御素子は、その一端を上記
電流制限回路の一端とする第２の抵抗と、すべてこれに
直列に接続されるとともに、相互に並列に接続され、そ
れぞれのゲートが各電流制御信号入力端子に接続され、
そのソースがすべて上記電流制限回路の他端に接続され
た複数の上記電流制御ＦＥＴとからなるので、上記のゲ
ート回路（請求項１７または１８）に、複数の電流制御
信号に対するＯＲ機能を付加したゲート回路を得ること
ができる。
１９）によれば、上記のゲート回路（請求項１７または
１８）において、上記電流制御素子は、その一端を上記
電流制限回路の一端とする第２の抵抗と、すべてこれに
直列に接続されるとともに、相互に並列に接続され、そ
れぞれのゲートが各電流制御信号入力端子に接続され、
そのソースがすべて上記電流制限回路の他端に接続され
た複数の上記電流制御ＦＥＴとからなるので、上記のゲ
ート回路（請求項１７または１８）に、複数の電流制御
信号に対するＯＲ機能を付加したゲート回路を得ること
ができる。
【０１４４】また、この発明に係るゲート回路（請求項
２０）によれば、上記のゲート回路（請求項１７または
１８）において、上記電流制御素子は、その一端を上記
電流制限回路の一端とする第２の抵抗と、そのうちの一
つのドレインを上記電流制限回路の他端とし、そのうち
の他の一つのソースが上記第２抵抗の他端に接続され、
すべて相互に直列に接続され、それぞれのゲートが各電
流制御信号入力端子に接続された複数の電流制御ＦＥＴ
とからなるので、上記のゲート回路（請求項１７または
１８）に、複数の電流制御信号に対するＡＮＤ機能を付
加したゲート回路を得ることができる。
２０）によれば、上記のゲート回路（請求項１７または
１８）において、上記電流制御素子は、その一端を上記
電流制限回路の一端とする第２の抵抗と、そのうちの一
つのドレインを上記電流制限回路の他端とし、そのうち
の他の一つのソースが上記第２抵抗の他端に接続され、
すべて相互に直列に接続され、それぞれのゲートが各電
流制御信号入力端子に接続された複数の電流制御ＦＥＴ
とからなるので、上記のゲート回路（請求項１７または
１８）に、複数の電流制御信号に対するＡＮＤ機能を付
加したゲート回路を得ることができる。
【０１４５】また、この発明に係るゲート回路（請求項
２１）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのソースをこの電流制限
回路の一端とし、そのドレインをこの電流制限回路の他
端とし、そのゲートが電流制御信号入力端子に接続され
た電流制御ＦＥＴからなるので、電流制御ＦＥＴがＯＮ
状態の場合は、このゲート回路の消費電流を前述の従来
のＤＣＦＬゲート回路より増大させることができる。ま
た、電流制御ＦＥＴがＯＦＦ状態の場合は、ゲート回路
の消費電流が上記の電流制御ＦＥＴがＯＮ状態の場合よ
り減少する。従って、ゲート回路の高速動作が必要な時
のみ、電流制御ＦＥＴをＯＮ状態として、消費電流を増
加させ、それ以外では、電流制御ＦＥＴをＯＦＦ状態と
して、消費電流を絞ることができる。ただし、負荷ＦＥ
Ｔがエンハンスメント型ＦＥＴの場合は、電流制御ＦＥ
ＴをＯＦＦ状態にすると、ゲート回路としての機能を停
止するため、ゲート回路の動作が必要な時のみ、電流制
御ＦＥＴをＯＮ状態として、それ以外では、電流制御Ｆ
ＥＴをＯＦＦ状態として、ゲート回路を休止させること
ができる。以上のように、このゲート回路を用いること
によって、ＬＳＩの消費電力を低減することができる。
また、このゲート回路は、上記のゲート回路（請求項１
７）において、第２抵抗を除いた構成となっているた
め、この分ＬＳＩのチップ面積を低減できる。
２１）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのソースをこの電流制限
回路の一端とし、そのドレインをこの電流制限回路の他
端とし、そのゲートが電流制御信号入力端子に接続され
た電流制御ＦＥＴからなるので、電流制御ＦＥＴがＯＮ
状態の場合は、このゲート回路の消費電流を前述の従来
のＤＣＦＬゲート回路より増大させることができる。ま
た、電流制御ＦＥＴがＯＦＦ状態の場合は、ゲート回路
の消費電流が上記の電流制御ＦＥＴがＯＮ状態の場合よ
り減少する。従って、ゲート回路の高速動作が必要な時
のみ、電流制御ＦＥＴをＯＮ状態として、消費電流を増
加させ、それ以外では、電流制御ＦＥＴをＯＦＦ状態と
して、消費電流を絞ることができる。ただし、負荷ＦＥ
Ｔがエンハンスメント型ＦＥＴの場合は、電流制御ＦＥ
ＴをＯＦＦ状態にすると、ゲート回路としての機能を停
止するため、ゲート回路の動作が必要な時のみ、電流制
御ＦＥＴをＯＮ状態として、それ以外では、電流制御Ｆ
ＥＴをＯＦＦ状態として、ゲート回路を休止させること
ができる。以上のように、このゲート回路を用いること
によって、ＬＳＩの消費電力を低減することができる。
また、このゲート回路は、上記のゲート回路（請求項１
７）において、第２抵抗を除いた構成となっているた
め、この分ＬＳＩのチップ面積を低減できる。
【０１４６】また、この発明に係るゲート回路（請求項
２２）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのソースをこの電流制限
回路の一端とし、そのドレインをこの電流制限回路の他
端とし、そのゲートが各電流制御信号入力端子に接続さ
れた電流制御ＦＥＴが複数相互に並列に接続されてなる
ものであるので、上記のゲート回路（請求項２１）に、
複数の電流制御信号に対するＯＲ機能を付加したゲート
回路を得ることができる。
２２）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのソースをこの電流制限
回路の一端とし、そのドレインをこの電流制限回路の他
端とし、そのゲートが各電流制御信号入力端子に接続さ
れた電流制御ＦＥＴが複数相互に並列に接続されてなる
ものであるので、上記のゲート回路（請求項２１）に、
複数の電流制御信号に対するＯＲ機能を付加したゲート
回路を得ることができる。
【０１４７】また、この発明に係るゲート回路（請求項
２３）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのうちの一つのソースを
この電流制限回路の一端とし、そのうちの他の一つのド
レインを上記電流制限回路の他端とし、すべて相互に直
列に接続され、それぞれのゲートが各電流制御信号入力
端子に接続された複数の電流制御ＦＥＴからなるので、
上記のゲート回路（請求項２１）に、複数の電流制御信
号に対するＡＮＤ機能を付加したゲート回路を得ること
ができる。
２３）によれば、上記のゲート回路（請求項１３）にお
いて、上記電流制限回路は、そのうちの一つのソースを
この電流制限回路の一端とし、そのうちの他の一つのド
レインを上記電流制限回路の他端とし、すべて相互に直
列に接続され、それぞれのゲートが各電流制御信号入力
端子に接続された複数の電流制御ＦＥＴからなるので、
上記のゲート回路（請求項２１）に、複数の電流制御信
号に対するＡＮＤ機能を付加したゲート回路を得ること
ができる。
【０１４８】また、この発明に係るゲート回路（請求項
２４）によれば、上記のゲート回路（請求項１３ないし
２３のいずれか）において、上記負荷ＦＥＴは、ディプ
レッション型ＦＥＴであるので、負荷ＦＥＴが流す電流
を制御できる範囲が広い。このため、ゲート回路の消費
電流の最適化が容易となり、ＬＳＩの消費電力を低減す
ることができる。
２４）によれば、上記のゲート回路（請求項１３ないし
２３のいずれか）において、上記負荷ＦＥＴは、ディプ
レッション型ＦＥＴであるので、負荷ＦＥＴが流す電流
を制御できる範囲が広い。このため、ゲート回路の消費
電流の最適化が容易となり、ＬＳＩの消費電力を低減す
ることができる。
【０１４９】また、この発明に係るゲート回路（請求項
２５）によれば、上記のゲート回路（請求項１３ないし
２３のいずれか）において、上記負荷ＦＥＴは、エンハ
ンスメント型ＦＥＴであるので、負荷ＦＥＴのしきい値
電圧をスイッチングＦＥＴと同じにすることができ、こ
れらのＦＥＴの動作層形成のためのイオン注入を１回で
行うことができ、ＬＳＩの製造工程を簡素化することが
できる。
２５）によれば、上記のゲート回路（請求項１３ないし
２３のいずれか）において、上記負荷ＦＥＴは、エンハ
ンスメント型ＦＥＴであるので、負荷ＦＥＴのしきい値
電圧をスイッチングＦＥＴと同じにすることができ、こ
れらのＦＥＴの動作層形成のためのイオン注入を１回で
行うことができ、ＬＳＩの製造工程を簡素化することが
できる。
【０１５０】また、この発明に係るゲート回路（請求項
２６）によれば、上記のゲート回路（請求項１３ないし
２５のいずれか）において、上記負荷ＦＥＴのソースと
ゲートの間にコンデンサが接続されているので、出力端
子の信号電位の変化に対して、負荷ＦＥＴのＶgsの変化
を遅延させることにより、動作速度の劣化を抑制するこ
とができる。
２６）によれば、上記のゲート回路（請求項１３ないし
２５のいずれか）において、上記負荷ＦＥＴのソースと
ゲートの間にコンデンサが接続されているので、出力端
子の信号電位の変化に対して、負荷ＦＥＴのＶgsの変化
を遅延させることにより、動作速度の劣化を抑制するこ
とができる。
【０１５１】また、この発明に係るディジタルＬＳＩ
（請求項２７）によれば、ゲートアレイの一部の領域を
ＲＡＭ等の専用領域としたエンベディドセルアレイのゲ
ート回路に上記のゲート回路（請求項１ないし２６）を
用いているので、ＬＳＩの消費電力を低減でき、かつチ
ップ面積を縮小することができる。
（請求項２７）によれば、ゲートアレイの一部の領域を
ＲＡＭ等の専用領域としたエンベディドセルアレイのゲ
ート回路に上記のゲート回路（請求項１ないし２６）を
用いているので、ＬＳＩの消費電力を低減でき、かつチ
ップ面積を縮小することができる。
【図１】 この発明の第１の実施例によるゲート回路の
回路図である。
回路図である。
【図２】 この発明の第２の実施例によるゲート回路の
回路図である。
回路図である。
【図３】 この発明の第２の実施例による他のゲート回
路の回路図である。
路の回路図である。
【図４】 この発明の第３の実施例によるゲート回路の
回路図である。
回路図である。
【図５】 この発明の第４の実施例によるゲート回路の
回路図である。
回路図である。
【図６】 この発明の第５の実施例によるゲート回路の
回路図である。
回路図である。
【図７】 この発明の第６の実施例によるゲート回路の
回路図である。
回路図である。
【図８】 この発明の第７の実施例によるゲート回路の
回路図である。
回路図である。
【図９】 この発明の第８の実施例によるゲート回路の
回路図である。
回路図である。
【図１０】 この発明の第９の実施例によるゲート回路
の回路図である。
の回路図である。
【図１１】 この発明の第１０の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１２】 この発明の第１１の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１３】 この発明の第１２の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１４】 この発明の第１３の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１５】 この発明の第１４の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１６】 この発明の第１５の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１７】 この発明の第１６の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１８】 この発明の第１７の実施例によるゲート回
路の回路図である。
路の回路図である。
【図１９】 この発明の第１８の実施例によるゲート回
路の回路図である。
路の回路図である。
【図２０】 この発明の第１９の実施例によるゲート回
路の回路図である。
路の回路図である。
【図２１】 この発明の第２０の実施例によるゲート回
路の回路図である。
路の回路図である。
【図２２】 この発明の第２１の実施例によるゲート回
路の回路図である。
路の回路図である。
【図２３】 この発明の第２２の実施例によるディジタ
ルＬＳＩチップを示す図である。
ルＬＳＩチップを示す図である。
【図２４】 従来のＤＣＦＬインバータ回路の回路図で
ある。
ある。
【図２５】 従来のＤＣＦＬインバータ回路の動作を説
明する図である。
明する図である。
【図２６】 従来のディジタルＬＳＩチップを示す図で
ある。
ある。
１ スイッチングＦＥＴ，２ ディプレッション型の負
荷ＦＥＴ，３，３１，３２，３３ 電流制御ＦＥＴ，４
エンハンスメント型の負荷ＦＥＴ，５ 入力端子，６
出力端子，７ 低電位（ＶSS）電源端子，８ 高電位
（ＶDD）電源端子，１１ 第１の抵抗（Ｒ1 ），１２
第２の抵抗（Ｒ2 ），１３ 第１抵抗（Ｒ1 ），１４
第２抵抗（Ｒ2 ），２０，２１，２２，２３ 電流制御
信号入力端子，５０ コンデンサ，６０ ＬＳＩチッ
プ，６１ ゲートアレイ，６２ 専用領域（ＲＡＭ
等），７０ 出力端子に接続されている次段のスイッチ
ングＦＥＴ，８０ スイッチングＦＥＴのＯＮ状態の特
性，８１ スイッチングＦＥＴのＯＦＦ状態の特性，８
２ 負荷ＦＥＴの特性，８３ 次段のスイッチングＦＥ
Ｔのゲート- ソース間のダイオード特性，９１ 高速動
作部（高消費電力部），９２ 低速動作部（低消費電力
部），１００ 切断可能配線，１１１，１１２，１１
３，１３１，１３２，１３３ 第１の抵抗，１２１，１
２２，１２３，１４１，１４２，１４３ 第２の抵抗，
Ｇ ＦＥＴのゲート，Ｄ ＦＥＴのドレイン，Ｓ ＦＥ
Ｔのソース。
荷ＦＥＴ，３，３１，３２，３３ 電流制御ＦＥＴ，４
エンハンスメント型の負荷ＦＥＴ，５ 入力端子，６
出力端子，７ 低電位（ＶSS）電源端子，８ 高電位
（ＶDD）電源端子，１１ 第１の抵抗（Ｒ1 ），１２
第２の抵抗（Ｒ2 ），１３ 第１抵抗（Ｒ1 ），１４
第２抵抗（Ｒ2 ），２０，２１，２２，２３ 電流制御
信号入力端子，５０ コンデンサ，６０ ＬＳＩチッ
プ，６１ ゲートアレイ，６２ 専用領域（ＲＡＭ
等），７０ 出力端子に接続されている次段のスイッチ
ングＦＥＴ，８０ スイッチングＦＥＴのＯＮ状態の特
性，８１ スイッチングＦＥＴのＯＦＦ状態の特性，８
２ 負荷ＦＥＴの特性，８３ 次段のスイッチングＦＥ
Ｔのゲート- ソース間のダイオード特性，９１ 高速動
作部（高消費電力部），９２ 低速動作部（低消費電力
部），１００ 切断可能配線，１１１，１１２，１１
３，１３１，１３２，１３３ 第１の抵抗，１２１，１
２２，１２３，１４１，１４２，１４３ 第２の抵抗，
Ｇ ＦＥＴのゲート，Ｄ ＦＥＴのドレイン，Ｓ ＦＥ
Ｔのソース。
Claims (27)
- 【請求項１】 スイッチングトランジスタのドレインに
ディプレッション型電界効果トランジスタである負荷ト
ランジスタのソースが接続されてなり、上記スイッチン
グトランジスタのゲートが入力端子に接続され、該スイ
ッチングトランジスタのドレインが出力端子に接続され
たゲート回路において、 その一端が上記負荷トランジスタのソースに接続され、
その他端が上記負荷トランジスタのゲートに接続された
第１の抵抗と、 その一端が上記負荷トランジスタのゲートに接続され、
その他端が上記スイッチングトランジスタのソースに接
続された電流制限回路とを備えたことを特徴とするゲー
ト回路。 - 【請求項２】 請求項１に記載のゲート回路において、 上記第１抵抗は、抵抗とその製造工程完了後に切断可能
な配線が直列に接続されてなる切断可能抵抗体が複数並
列に接続されてなるものであることを特徴とするゲート
回路。 - 【請求項３】 請求項１または２に記載のゲート回路に
おいて、 上記電流制限回路は、その一端を上記電流制限回路の一
端とし、その他端を上記電流制限回路の他端とする第２
の抵抗からなることを特徴とするゲート回路。 - 【請求項４】 請求項３に記載のゲート回路において、 上記第２抵抗は、抵抗とその製造工程完了後に切断可能
な配線が直列に接続されてなる切断可能抵抗体が複数並
列に接続されてなるものであることを特徴とするゲート
回路。 - 【請求項５】 請求項１に記載のゲート回路において、 上記電流制限回路は、その一端を該電流制限回路の一端
とする第２の抵抗と、そのソースを該電流制限回路の他
端とし、そのドレインが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御トランジスタとからなる電流制御素子であること
を特徴とするゲート回路。 - 【請求項６】 請求項１に記載のゲート回路において、 上記電流制限回路は、その一端を該電流制限回路の一端
とする第２の抵抗と、そのソースを該電流制限回路の他
端とし、そのドレインが上記第２抵抗の他端に接続さ
れ、そのゲートが各電流制御信号入力端子に接続されて
いる電流制御トランジスタとからなる電流制御素子が複
数相互に並列に接続されてなることを特徴とするゲート
回路。 - 【請求項７】 請求項５または６に記載のゲート回路に
おいて、 上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の電流制御
トランジスタとからなることを特徴とするゲート回路。 - 【請求項８】 請求項５または６に記載のゲート回路に
おいて、 上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのソースが上記
電流制限回路の他端に接続され、そのうちの他の一つの
ドレインが上記第２抵抗の他端に接続され、すべて相互
に直列に接続され、それぞれのゲートが各電流制御信号
入力端子に接続された複数の上記電流制御トランジスタ
とからなることを特徴とするゲート回路。 - 【請求項９】 請求項１に記載のゲート回路において、 上記電流制限回路は、そのドレインを該電流制限回路の
一端とし、そのソースを該電流制限回路の他端とし、そ
のゲートが電流制御信号入力端子に接続された電流制御
トランジスタからなることを特徴とするゲート回路。 - 【請求項１０】 請求項１に記載のゲート回路におい
て、 上記電流制限回路は、そのドレインを該電流制限回路の
一端とし、そのソースを該電流制限回路の他端とし、そ
のゲートが各電流制御信号入力端子に接続された電流制
御トランジスタが複数相互に並列に接続されてなること
を特徴とするゲート回路。 - 【請求項１１】 請求項１に記載のゲート回路におい
て、 上記電流制限回路は、そのうちの一つのドレインを該電
流制限回路の一端とし、そのうちの他の一つのソースを
該電流制限回路の他端とし、すべて相互に直列に接続さ
れ、それぞれのゲートが各電流制御信号入力端子に接続
された複数の電流制御トランジスタからなることを特徴
とするゲート回路。 - 【請求項１２】 請求項１ないし１１のいずれかに記載
のゲート回路において、 その一端が上記スイッチングトランジスタのゲートに接
続され、その他端が上記負荷トランジスタのゲートに接
続されたコンデンサを備えたことを特徴とするゲート回
路。 - 【請求項１３】 スイッチングトランジスタのドレイン
に負荷トランジスタのソースが接続されてなり、上記ス
イッチングトランジスタのゲートが入力端子に接続さ
れ、該スイッチングトランジスタのドレインが出力端子
に接続されたゲート回路において、 その一端が上記負荷トランジスタのソースに接続され、
その他端が上記負荷トランジスタのゲートに接続された
第１の抵抗と、 その一端が上記負荷トランジスタのゲートに接続され、
その他端が上記負荷トランジスタのドレインに接続され
た電流制限回路とを備えたことを特徴とするゲート回
路。 - 【請求項１４】 請求項１３に記載のゲート回路におい
て、 上記第１抵抗は、抵抗とその製造工程完了後に切断可能
な配線が直列に接続されてなる切断可能抵抗体が複数並
列に接続されてなるものであることを特徴とするゲート
回路。 - 【請求項１５】 請求項１３または１４に記載のゲート
回路において、 上記電流制限回路は、その一端が該電流制限回路の一端
であり、その他端が該電流制限回路の他端である第２の
抵抗からなることを特徴とするゲート回路。 - 【請求項１６】 請求項１５に記載のゲート回路におい
て、 上記第２抵抗は、抵抗とその製造工程完了後に切断可能
な配線が直列に接続されてなる切断可能抵抗体が複数並
列に接続されてなるものであることを特徴とするゲート
回路。 - 【請求項１７】 請求項１３に記載のゲート回路におい
て、 上記電流制限回路は、その一端を該電流制限回路の一端
とする第２の抵抗と、そのドレインを該電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御トランジスタとからなる電流制御素子であること
を特徴とするゲート回路。 - 【請求項１８】 請求項１３に記載のゲート回路におい
て、 上記電流制限回路は、その一端を該電流制限回路の一端
とする第２の抵抗と、そのドレインを該電流制限回路の
他端とし、そのソースが上記第２抵抗の他端に接続さ
れ、そのゲートが電流制御信号入力端子に接続された電
流制御トランジスタとからなる電流制御素子が複数相互
に並列に接続されてなることを特徴とするゲート回路。 - 【請求項１９】 請求項１７または１８に記載のゲート
回路において、 上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、すべてこれに直列に接続される
とともに、相互に並列に接続され、それぞれのゲートが
各電流制御信号入力端子に接続され、そのソースがすべ
て上記電流制限回路の他端に接続された複数の上記電流
制御トランジスタとからなることを特徴とするゲート回
路。 - 【請求項２０】 請求項１７または１８に記載のゲート
回路において、 上記電流制御素子は、その一端を上記電流制限回路の一
端とする第２の抵抗と、そのうちの一つのドレインを上
記電流制限回路の他端とし、そのうちの他の一つのソー
スが上記第２抵抗の他端に接続され、すべて相互に直列
に接続され、それぞれのゲートが各電流制御信号入力端
子に接続された複数の電流制御トランジスタとからなる
ことを特徴とするゲート回路。 - 【請求項２１】 請求項１３に記載のゲート回路におい
て、 上記電流制限回路は、そのソースを該電流制限回路の一
端とし、そのドレインを該電流制限回路の他端とし、そ
のゲートが電流制御信号入力端子に接続された電流制御
トランジスタからなることを特徴とするゲート回路。 - 【請求項２２】 請求項１３に記載のゲート回路におい
て、 上記電流制限回路は、そのソースを該電流制限回路の一
端とし、そのドレインを該電流制限回路の他端とし、そ
のゲートが各電流制御信号入力端子に接続された電流制
御トランジスタが複数相互に並列に接続されてなること
を特徴とするゲート回路。 - 【請求項２３】 請求項１３に記載のゲート回路におい
て、 上記電流制限回路は、そのうちの一つのソースを該電流
制限回路の一端とし、そのうちの他の一つのドレインを
上記電流制限回路の他端とし、すべて相互に直列に接続
され、それぞれのゲートが各電流制御信号入力端子に接
続された複数の電流制御トランジスタからなることを特
徴とするゲート回路。 - 【請求項２４】 請求項１３ないし２３のいずれかに記
載のゲート回路において、 上記負荷トランジスタは、ディプレッション型電界効果
トランジスタであることを特徴とするゲート回路。 - 【請求項２５】 請求項１３ないし２３のいずれかに記
載のゲート回路において、 上記負荷トランジスタは、エンハンスメント型電界効果
トランジスタであることを特徴とするゲート回路。 - 【請求項２６】 請求項１３ないし２５のいずれかに記
載のゲート回路において、 その一端が上記負荷トランジスタのソースに接続され、
その他端が上記負荷トランジスタのゲートに接続された
コンデンサを備えたことを特徴とするゲート回路。 - 【請求項２７】 請求項１ないし２６のいずれかに記載
のゲート回路を備えた埋め込み型セルアレイであること
を特徴とするディジタル集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069273A JPH08265127A (ja) | 1995-03-28 | 1995-03-28 | ゲート回路，及びディジタル集積回路 |
| US08/590,526 US5656956A (en) | 1995-03-28 | 1996-01-24 | Logic gate circuit and digital integrated circuit |
| EP96103992A EP0735683A3 (en) | 1995-03-28 | 1996-03-13 | Logic gate circuit and digital integrated circuit |
| KR1019960008399A KR960036330A (ko) | 1995-03-28 | 1996-03-26 | 논리 게이트 회로 및 디지털 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069273A JPH08265127A (ja) | 1995-03-28 | 1995-03-28 | ゲート回路，及びディジタル集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265127A true JPH08265127A (ja) | 1996-10-11 |
Family
ID=13397905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069273A Pending JPH08265127A (ja) | 1995-03-28 | 1995-03-28 | ゲート回路，及びディジタル集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5656956A (ja) |
| EP (1) | EP0735683A3 (ja) |
| JP (1) | JPH08265127A (ja) |
| KR (1) | KR960036330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098590A (ja) * | 2008-10-17 | 2010-04-30 | Kawasaki Microelectronics Inc | 差動出力バッファ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
| US6730953B2 (en) * | 2002-09-13 | 2004-05-04 | Mia-Com, Inc. | Apparatus, methods and articles of manufacture for a low control voltage switch |
| US7859234B2 (en) * | 2006-04-07 | 2010-12-28 | System General Corp. | Switch circuit to control on/off of a high voltage source |
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