JPH08265135A - 低電力高性能データ処理回路およびその構成方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電力消費および高性能の二重の要求を満た
しうる、低電力消費および高シリコン面積効率の、高性
能ＣＭＯＳデータ処理回路の提供。 【解決手段】 ＣＭＯＳ回路の非速度クリティカルパス
内に低電力回路素子を導入し、一方該回路の速度クリテ
ィカルパス内に高性能回路素子を用いることにより、低
電力消費の高性能動作が可能なＣＭＯＳデータ処理回路
を提供する。該データ処理回路は、第１および第２信号
パスを含み、該第１信号パスが速度クリティカルパスで
ある。該第１信号パスは、所定の論理演算を行う従来技
術による第１論理ゲート（図２２）を含み、前記第２信
号パスは、前記所定の論理演算を、前記第１論理ゲート
よりも低速かつ少ない電力消費で行う本発明による第２
論理ゲート（図２３）を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはＣＭＯ
Ｓ回路設計に関し、特にＣＭＯＳ回路の性能を劣化させ
ることなく全電力消費を減少させるＣＭＯＳ回路設計技
術に関する。

【０００２】

【従来の技術】ポータブル電子装置はそれぞれの年に２
桁の百分率で成長を続けているが、電池技術は次の５年
間において３０％だけ改善されるように計画されている
のみなので、この技術ギャップを埋めるために低電力設
計の解決が強く要求される。この問題は、マイクロプロ
セッサのオンチップクロック周波数が、スーパーポータ
ブルＰＣ、パーソナルディジタルアシスタント（ＰＤ
Ａ）、およびパーソナル通信サービス（ＰＣＳ）のよう
なアプリケーションの、絶えず増大する計算およびスル
ープット要求に適応するために、連続的に増大しつつあ
る事実によってさらに悪化せしめられる。従って、低電
力プロセッサの設計は、高性能プロセッサの設計と同様
にますます重要になりつつある。高性能および低電力消
費のプロセッサへ向かうこの傾向はまた、最終的にはポ
ータブル装置のほかにデスクトップ装置のためにもな
る。そのわけは、それが、経済的な装置パッケージング
を有する、シリコンレベルにおいての、より大きい集積
を可能ならしめるからである。

【０００３】データ処理装置のスループットの決定にお
いて重要な、１つの代表的な部品は加算器回路である。
そのわけは、加算器回路は、実行装置、不動小数点演算
装置、およびメモリアドレス生成装置において用いられ
るからである。さまざまなＣＭＯＳ回路の様式が、エネ
ルギー効率のよい、高性能の加算器を設計するのに用い
られうる。通常の静的ＣＭＯＳは、多くのプロセッサ設
計において選択された技術である。その代わりとして、
静的通過ゲートが低電力アプリケーション用として提案
された。クロック式動的加算器もまた、低電力マイクロ
プロセッサにおいて賢明に用いられてきた。

【０００４】

【発明が解決しようとする課題】上述の低電力消費およ
び高性能の二重の要求に鑑み、低電力消費および高シリ
コン面積効率の高性能ＣＭＯＳ回路の提供が所望され
る。

【０００５】

【課題を解決するための手段】本発明は、ＣＭＯＳ回路
の非速度クリティカルパス内に低電力回路素子を導入
し、一方該回路の速度クリティカルパス内に高性能回路
素子を用いることにより、低電力消費の高性能動作が可
能なＣＭＯＳ回路を提供する。

【０００６】

【発明の実施の形態】本発明の低電力ＣＭＯＳ回路設計
技術は、ここではＣＭＯＳ加算器回路に関して開示され
る。しかし、以下の説明から明らかになるように、ここ
に開示される設計技術は一般のＣＭＯＳ回路に対して適
用可能である。

【０００７】従来の桁上げ先見（ＣＬＡ）加算器におい
ては、伝播関数が、入力桁上げ値を個々の加算器セルを
経て伝播させることによって該セルからの桁上げ出力た
らしめるか否かを決定する。該加算器セルが、該加算器
セルによって互いに加算されるべきビットａおよびｂを
有するものと仮定すると、その場合該加算器セルの伝播
関数は、ａをｂと排他的ＯＲ演算することにより得られ
る。もしａとｂとの排他的ＯＲ演算が１の結果を生ずれ
ば、前記加算器セルの桁上げ入力が伝播せしめられて該
セルからの桁上げ出力となる。もしａとｂとの排他的Ｏ
Ｒ演算が０の結果を生ずれば、前記加算器セルの桁上げ
入力は、その桁上げ出力へ伝播せしめられない。従っ
て、排他的ＯＲゲートは、桁上げ先見加算器の設計にお
いて重要であり、本発明はここでは、桁上げ先見加算器
回路の伝播関数を発生する排他的ＯＲゲートの設計に関
して説明される。

【０００８】図１８は、従来技術による全静的排他的Ｏ
Ｒゲートを示し、そこでは記号ａおよびｂは、加算器セ
ルにより加算されるべきデータビットを表し、記号ａｎ
およびｂｎはそれぞれデータビットａおよびｂの逆を表
し、記号ｐは伝播関数、すなわちビットａとビットｂと
の排他的ＯＲを表す。図１８の全静的具体化は、通常の
実際的なＣＭＯＳ設計である。そのわけは、それが含む
設計上の危険が最小であるからである。しかし、直列に
接続されたｎＭＯＳトランジスタおよび直列に接続され
たｐＭＯＳトランジスタは、容量性負荷を駆動する適度
の伝導電流を得るために、それらの幅が増大せしめられ
ることを要求する傾向がある。これは、結果としてかな
りの面積オーバヘッドを不利に生じ、それはまた高ゲー
ト入力キャパシタンス、従って高電力消費を生ぜしめ
る。

【０００９】図１９は、排他的ＯＲゲートの、従来の相
補形通過ゲート論理（ＣＰＬ）による具体化を示す。図
１９の構造は、図１８の全静的ゲートの半数のみのトラ
ンジスタを用いて伝播信号ｐを発生する。ＣＰＬにおい
ては、２重レール信号ｐおよびｐｎ（ｐの逆）は、それ
ぞれの回路ブロックを経ての伝播遅延を最小化するため
に通常同時に発生せしめられる。しかし、図１９のイン
バータの両入力が、図示されているｎＭＯＳトランジス
タにより高論理レベルへ駆動されている時は、Ｖ_dd＝供
給電圧、Ｖ_t ＝駆動ｎＭＯＳトランジスタのスレショル
ド電圧、とすると、それらは実際にＶ_dd−Ｖ_t にあり、
これはインバータ内のｐＭＯＳＦＥＴの不完全なターン
オフを起こさせる。これは不利なことに、図１９のイン
バータを通る高レベルの静的短絡電流を生ぜしめる。

【００１０】図２０は、図１９のインバータに関連する
不利な静的短絡電流を最小化する構造を示す。さらに詳
述すると、図２０においては、それぞれのインバータの
両端間に、弱いｐＭＯＳ帰還トランジスタ２００が備え
られていて、インバータの入力ノードを完全なＶ_ddまで
引き上げる。従って、図２０の構造は、図１９のインバ
ータに関連する静的短絡電流問題を回避する。

【００１１】図２１は、伝播信号ｐと、その逆ｐｎとの
双方を与えるが、図２０の２重レール構造よりも３つ少
ないトランジスタを用いる、排他的ＯＲゲートのＣＰＬ
による具体化を示す。図２１の排他的ＯＲゲートは、イ
ンバータ１１に関連する追加の遅延のために、図２０の
排他的ＯＲゲートよりも低速になるが、それはまた少な
いトランジスタを用いているために電力消費が少ない。
すなわち、図２０の設計は図２１に比し高性能設計であ
るが、図２１は図２０に比し低電力設計である。図２１
の低電力構造は、例えば、加算器回路の非速度クリティ
カルパス内において有利に用いられうる。

【００１２】図２４は、０．６ミクロン、２レベル金属
ＣＭＯＳ技術による３２ビット桁上げ先見加算器に対す
る本発明の効果を示す。図２４のＣＰＬと記された列
は、図１９に示されている従来技術の２重レールＣＰＬ
の方法を用いて得られる結果を含み、図２４の、ｐＭＯ
Ｓ♯１を有するＣＰＬと記された列は、図２０に示され
ている２重レール、帰還トランジスタの方法を用いて得
られる結果を示し、図２４の、ｐＭＯＳ♯２を有するＣ
ＰＬと記された列は、図２０の設計ではあるが、隣接す
るｐＭＯＳ♯１の列におけるよりも強い帰還ｐＭＯＳト
ランジスタを有する設計を用いて得られる結果を示し、
図２４の、低電力ＣＰＬと記された列は、加算器の速度
クリティカルパス内には（弱い帰還ｐＭＯＳトランジス
タを有する）図２０の高性能構造を用い、一方非速度ク
リティカルパス内には図２１の低電力構造を用いて得ら
れる結果を示す（図２７参照）。

【００１３】図２４に示されているように、弱い帰還ト
ランジスタ（ｐＭＯＳ♯１）を有する図２０の構造は、
１０％の性能劣化と１％の面積オーバヘッドとを代償と
して、図１９の従来のＣＰＬ構造における電力消費の４
８％の電力消費を有する。強い帰還トランジスタ（ｐＭ
ＯＳ♯２）は、公称速度ペナルティを伴って電力をさら
に減少させる。しかし、強い帰還トランジスタの使用に
より実現される追加の電力減少は顕著なものではない。
図２０の高性能構造が速度クリティカルパス内に用いら
れ、図２１の低電力構造が非速度クリティカルパス内に
用いられている、図２４の低電力ＣＰＬ構造（図２７参
照）は、ｐＭＯＳ♯２を有するＣＰＬの列から３１％の
追加の電力削減を行う。低電力ＣＰＬ技術はまた、電力
節約のほかに面積を６３％節約し、かつｐＭＯＳ♯１を
有するＣＰＬおよびｐＭＯＳ♯２を有するＣＰＬの双方
の列に比し性能を増強する。

【００１４】ここで図２２を参照すると、そこに示され
ている従来の２重通過ゲート論理（ＤＰＬ）排他的ＯＲ
ゲートの具体化は、図１８の全静的具体化の直列サイジ
ング問題および高ゲートキャパシタンス問題を回避して
いる。図２２のＤＰＬ構成はまた、図１９のＣＰＬ設計
に関連するＶ_dd−Ｖ_t 低下問題をも回避する。そのわけ
は、ＤＰＬ設計がｐＭＯＳおよびｎＭＯＳ通過ゲートの
双方を含むからである。

【００１５】図２３は、図２２の従来技術の構造よりも
４つトランジスタが少ない低電力ＤＰＬ排他的ＯＲゲー
トを示す。図２３の設計は、インバータＩ２により導入
される追加の遅延のために、図２２の２重レール設計よ
りも低速になるが、それは少ないトランジスタを用いて
いるので、図２２の設計よりも低電力消費となる。すな
わち、図２２の設計は図２３に比し高性能設計となる
が、図２３の設計は図２２に比し低電力設計である。

【００１６】図２５を参照すると、そこにＤＰＬと記さ
れている列は、０．６ミクロンＣＭＯＳ技術による３２
ビット桁上げ先見加算器を表し、その場合該加算器は、
図２２の従来技術の２重レール技術を用いて設計されて
いる。図２５の低電力ＤＰＬと記されている列は、本発
明が適用された同じＣＭＯＳ加算器回路を表し、その場
合、図２３の低電力設計が非速度クリティカルパス内に
用いられ、図２２の高性能構造が該加算器回路の速度ク
リティカルパス内に用いられている（図２７参照）。図
２５は、従来のＤＰＬ設計に比し、本発明の前記低電力
ＤＰＬ設計が、７％の速度改善および５８％の集積回路
面積削減を伴う４６％の電力削減を与えることを示して
いる。

【００１７】低電力ゲート設計は、非クリティカルパス
内において高性能ゲート設計の代わりに、該非クリティ
カルパスの遅延がクリティカルパスの遅延に望ましくな
く接近しない程度にのみ、用いられるべきであることは
明らかである。

【００１８】図２６は、図１８の従来技術の全静的設計
を、図２４の低電力ＣＰＬの列および図２５の低電力Ｄ
ＰＬの列と比較する。低電力ＤＰＬ設計は、主としてＤ
ＰＬの出力の容量性負荷を充電および放電する２つの別
個の電流パスのために、他の２つの設計よりも高速であ
る。低電力ＤＰＬ設計のエネルギー効率は、図２６に示
されている他の２つの設計よりも、４２−４７％高い。
低電力ＤＰＬ設計は、全静的設計よりも実質的に小さい
シリコン面積を使用するが、低電力ＣＰＬ設計と比較す
ると１０％のオーバヘッドを有する。

【００１９】図２４から図２６までの低電力ＣＰＬおよ
び低電力ＤＰＬの列に示されている結果は、上述の技術
を用い、かつ図１から図１７までに関連して以下に説明
される短絡電力最適化技術を用いて得られた。例えば、
低電力ＤＰＬに対する図２５の結果は、図２２の設計を
速度クリティカルパス内に用い、図２３の設計を非速度
クリティカルパス内に用い、その後該非速度クリティカ
ルパスに対して、図１から図１７までに関連して以下に
説明される短絡電力最適化技術を適用することによって
得られた。

【００２０】本発明は、マイクロプロセッサ回路などに
おける動的スイッチング電力消費が、クロック周波数の
増大と共に増大することを認める。ＣＭＯＳ技術は、そ
の導入時から、極度に低い静的電力消費を有する１技術
として出現した。典型的なＣＭＯＳゲートにおいては、
電力消費の大部分は、１論理状態から他の論理状態への
該ゲートのスイッチングに関連する動的電力消費であ
る。ＣＭＯＳゲートの動的電力消費は、２つの成分、す
なわち、ＣＭＯＳゲートの出力における全負荷キャパシ
タンスの充電および放電による容量性電力消費と、該Ｃ
ＭＯＳゲートを経て電源から接地へ至るスルー（ｔｈｒ
ｏｕｇｈ）すなわち短絡電流の流れに起因する短絡電力
と、を含む。

【００２１】図１は、代表的なＣＭＯＳインバータを示
す。図１および図２に示されているように、図１のＣＭ
ＯＳインバータがその論理状態間でスイッチする時、ｐ
ＭＯＳＦＥＴおよびｎＭＯＳＦＥＴの双方が伝導する期
間が存在し、従って電源から接地への直流パスを作り、
短絡電流Ｉ_SCの流れを可能ならしめ、それによって短絡
電力消費を生じる。特に、前記インバータの入力電圧が
ｎＭＯＳＦＥＴのスイッチングスレショルド電圧Ｖ_tnに
到達する時点から、該入力電圧がｐＭＯＳＦＥＴのスレ
ショルド電圧Ｖ_tpに到達する時点までは、ｎＭＯＳＦＥ
ＴおよびｐＭＯＳＦＥＴの双方が導電的となり、従って
短絡電流Ｉ_SCの流れを可能にする。

【００２２】ＣＭＯＳゲートの全動的電力消費は、ＣＭ
ＯＳゲートの出力における負荷キャパシタンス、ＣＭＯ
Ｓゲートの強度、ＣＭＯＳゲートのスイッチング速度、
などのようないくつかの因子に依存する。どのような低
電力の解決法も、電力消費を最小化するための、１つま
たはそれ以上のこれらの因子の最適化を含む。

【００２３】本発明は、低電力ＣＭＯＳ回路設計技術を
提供し、該技術においては、与えられたＣＭＯＳゲート
のゲート強度は、その入力スルー（ｓｌｅｗ）およびそ
の出力負荷条件を考慮することにより選択される。該技
術は、回路のスループットを犠牲にすることなく全体的
な電力消費を減少させるために、ＣＭＯＳ回路内の非速
度クリティカルパスに対して適用されうる。

【００２４】再び図１のＣＭＯＳインバータおよび図２
の短絡電流波形Ｉ_SCを参照する時、図３の曲線は、さま
ざまな入力スルー値に対する短絡電流波形Ｉ_SCを表し、
該入力スルーはＣＭＯＳゲートへの入力のエッジ遷移時
間である。図３に示されているように、短絡電流の波形
は、入力スルーが増大するのに伴って時間的に幅広くな
り、従って高入力スルーにより高短絡電力消費を生じ
る。

【００２５】図４は、本発明を説明するためにここで用
いられる代表的なインバータに含まれる、ｐＭＯＳＦＥ
ＴおよびｎＭＯＳＦＥＴのチャネル幅およびチャネル長
パラメータを示す。これらのインバータは、図４にＩＶ
１１０、ＩＶ１２０、ＩＶ１３０、およびＩＶ１４０と
して示されている。図４に示されている全てのインバー
タは、テキサス・インスツルメンツ（Ｔｅｘａｓ Ｉｎ
ｓｔｒｕｍｅｎｔｓ）の０．６ミクロンＣＭＯＳプロセ
スによって製造される。インバータＩＶ１１０は、最低
駆動強度ゲート、すなわち、最小幾何構造ゲートであ
り、ＩＶ１２０、ＩＶ１３０、およびＩＶ１４０は、駆
動強度が比例的に増大したものを表す。

【００２６】図５は、図４のさまざまなゲートの無負荷
短絡電力消費に対する入力スルーの影響を示す。この短
絡電力消費Ｐ_SCは、入力スルーの増加に伴って増加す
る。次に、負荷状態下にあるゲートの場合を考えると、
与えられた技術において、与えられた駆動ゲートのファ
ンアウトは、標準負荷、例えばその技術における単一の
最小幾何構造（最低駆動強度）インバータにより与えら
れる負荷、によって定められうる。インバータＩＶ１１
０は、ここでは、ファンアウトを指定するための標準負
荷として定められる。

【００２７】図６は、ＩＶ１１０インバータの短絡電力
が、該インバータにより駆動される（標準負荷によって
測定された）ファンアウトが増加するのに伴って減少す
ることを示している。例えば、もしインバータＩＶ１１
０が、０．５ｎｓのスルー時間を有する入力信号により
駆動されれば、インバータＩＶ１１０の短絡電力は、Ｉ
Ｖ１１０が２標準負荷を駆動しつつある時約２μＷとな
り、ＩＶ１１０が８標準負荷を駆動しつつある時約１μ
Ｗとなる。

【００２８】与えられたゲートのファンアウトが増加す
る時、その負荷キャパシタンスはそれに応じて増加し、
そのゲートの出力の立上り時間および立下り時間を増大
させる。図７は、ＩＶ１１０インバータゲートの出力の
立上り時間に対するファンアウトおよび入力信号スルー
の影響を示す。出力立上り時間（または出力スルー）の
最悪の場合は、積重ねｐチャネルトランジスタが用いら
れるＮＯＲ形構造において起こりやすい。

【００２９】図８は、図６および図７において考察され
た状況を示し、そこではドライバインバータＤが、１つ
またはそれ以上の負荷インバータＬを含む負荷を駆動し
ている。説明を容易にするために、上述のように、それ
ぞれの負荷インバータＬは、ここでは、負荷またはファ
ンアウトが標準負荷の整数倍であることを特徴としうる
ように、ＩＶ１１０であるように仮定される。図８のド
ライバゲートＤにより消費される動的電力の従来の解析
においては、図８の負荷ゲートＬは、図９に示されてい
るように等価の負荷キャパシタンスＣ_L により置換され
る。

【００３０】図８の負荷ゲートＬが、ドライバゲートＤ
の出力におけるそれらの等価キャパシタンスＣ_L により
置換される図９の従来の方法を用いると、ドライバゲー
トＤにより消費される短絡電力は図６に示されているよ
うになる。しかし、ドライバゲートＤの出力スルーは、
負荷が増加するのに伴って増加するので（図７参照）、
本発明は、図３および図７から、図８のそれぞれの負荷
ゲートＬにおける短絡電力も、負荷ゲートＬの数が増加
するのに伴って増加することを認識する。

【００３１】図１０は、ドライバゲートＤがＩＶ１１０
インバータであると仮定して、ドライバゲートＤのファ
ンアウト（負荷ゲートの数）が増加する時の、全負荷ゲ
ートＬにおいて消費される全短絡電力の変化を示す。負
荷ゲートＬにおける短絡電力の変化は、図６に示されて
いるドライバゲートＤのそれとは反対である。図１０
の、２標準負荷のファンアウトに対する３．０ｎｓスル
ーの線に注目すると、負荷ゲートの全短絡電力は１０μ
Ｗより小さい。しかし、図１０において、６標準負荷の
ファンアウトに対しては、該負荷ゲートの全短絡電力は
４０μＷを超える。図６からのドライバゲートＤの短絡
電力と、図１０からの負荷ゲートＬの短絡電力とは、図
１１において互いに加算されて、再びドライバゲートＤ
および負荷ゲートＬが全てＩＶ１１０インバータである
と仮定した時の、ファンアウトと、ドライバゲートＤお
よび負荷ゲートＬにおいて消費される全短絡電力と、の
間の関係を示す。

【００３２】図３、図７、図１０、および図１１の以上
の説明に鑑み、本発明は、ＣＭＯＳ回路設計のための低
電力解決法は、駆動ゲートＤをその出力における等価キ
ャパシタンスＣ_L と共に考慮する図９の従来技術の方法
と異なり、好ましくは駆動ゲートＤをその負荷ゲートＬ
と共に考慮すべきであることを認識する。

【００３３】図１２は、出力ファンアウトが変化せしめ
られ、かつ入力スルーが０．５ｎｓである時の、ドライ
バゲートＤのさまざまなゲート強度における図８の構造
の全短絡電力消費の動態を示す。図１２における諸曲線
の交差に注意すべきである。重負荷条件におけるドライ
バゲートＤのさまざまな強度における結果は、軽負荷条
件におけるそれと反対である。すなわち、低ファンアウ
ト条件下で最低全短絡電力を与えるドライバ強度は、高
ファンアウト条件下では最高全短絡電力を与える。例え
ば、（４標準負荷より小さい）低ファンアウトに対して
は、ＩＶ１１０ドライバを用いての全短絡電力は、ＩＶ
１４０ドライバを用いての全短絡電力より小さい。その
わけは、ＩＶ１４０ドライバは、ＩＶ１１０ドライバに
比してのその高駆動強度により、より多くの短絡電力を
消費するからである。ファンアウトが４標準負荷を超え
て増加するとき、ＩＶ１１０ドライバの出力スルーはか
なり劣化する（再び図７参照）が、より強いＩＶ１４０
駆動ゲートはＩＶ１１０駆動ゲートよりも低い出力スル
ーを有する。ＩＶ１４０駆動ゲートの低い出力スルー
は、ＩＶ１１０が用いられる時と比較して、負荷ゲート
Ｌ内に低い短絡電力消費を与える。図１２が示している
ように、図８における負荷が４標準負荷を超えて増加す
る時、ＩＶ１４０ドライバの小さい出力スルーによって
達成される負荷ゲート内の減少した短絡電力は、ＩＶ１
４０駆動ゲート自体内の増加した短絡電力を相殺する以
上のものとなる。このようにして、４標準負荷を超える
ファンアウトに対しては、ＩＶ１４０ドライバはＩＶ１
１０よりも低い全短絡電力消費を与える。

【００３４】前述のように、ＩＶ１４０のような強い駆
動ゲートは、ＩＶ１１０のような弱い駆動ゲートよりも
高い短絡電流、従って高い短絡電力消費を有する。図３
に示されているように、ＩＶ１１０に比し、ＩＶ１４０
に関連する入力スルーレートは長く、高短絡電流の持続
時間も長い。図１２の諸曲線がドライバゲートの入力に
おける０．５ｎｓの入力スルーによって得られたことに
注意すると、図１２の交差点は、入力スルーが変化する
時変化するはずである。例えば、もし入力スルーが０．
５ｎｓではなく２ｎｓであれば、増加したスルーによる
ドライバＩＶ１４０における短絡電力の増加は、増加し
たスルーによるドライバゲートＩＶ１１０における短絡
電力の増加よりも大きくなるはずであり、従って、図１
２においてＩＶ１１０／ＩＶ１４０交差点をもっと右へ
移動させることになる。

【００３５】図１３Ａは、１００ＭＨｚのスイッチング
速度を仮定する時、さまざまなドライバゲート強度にお
いて、図８の構造の全容量性電力消費（Ｐ_CAP ）が、図
８のファンアウトによりどのように変化するかを示す。
図１３Ａの全容量性電力消費は、ファンアウトとドライ
バゲート強度とに比例する。

【００３６】図１３Ｂは、１００ＭＨｚのスイッチング
速度およびＩＶ１１０ドライバゲートを仮定した時の、
図８の構造におけるファンアウトと全動的電力消費との
間の関係を示す。従って、図１３Ｂは要するに、図１１
と、図１３ＡのＩＶ１１０曲線により表される容量性電
力消費と、の和を表す。図１３Ｃおよび図１３Ｄは、１
００ＭＨｚのスイッチング速度を仮定した時の、０．５
ｎｓ（図１３Ｃ）および１ｎｓ（図１３Ｄ）のスルーに
おけるさまざまなドライバゲート強度に対する、図８の
構造におけるファンアウトと全動的電力消費との関係を
示す。図１３Ｃおよび図１３Ｄの全動的電力消費の諸曲
線の交差領域は、図１３Ｃおよび図１３Ｄの全動的電力
消費の諸曲線の容量性電力消費成分（Ｐ_CAP ）のため
に、図１２の全短絡電力消費の諸曲線の交差領域に比し
右へ偏移している。

【００３７】図１４は、ＩＶ１４０ドライバを用いて得
られる全電力消費を、ＩＶ１１０ドライバを用いて得ら
れる全電力消費と比較する。さらに詳述すると、図１４
は、ＩＶ１４０ドライバを用いての全電力消費の、ＩＶ
１１０ドライバを用いての全電力消費に対する比を、さ
まざまな入力スルーおよび出力ファンアウト条件下にお
いてプロットしたものである。図１５は同様にして、Ｉ
Ｖ１２０ドライバおよびＩＶ１１０ドライバを用いて得
られる全電力消費を比較する。図１４および図１５を用
いると、与えられた入力スルーおよびファンアウト条件
下において、最低の全電力消費を生じる駆動ゲートが決
定されうる。例えば、図１４は、０．５ｎｓの入力スル
ーおよび２標準負荷のファンアウトにおいて、ＩＶ１４
０のＩＶ１１０に対する電力消費の比がほぼ１．４であ
ることを示し、従って図８の構造においてＩＶ１１０が
最低電力消費を生じるはずであることを示す。しかし、
同じ入力スルーであるが５標準負荷のファンアウトにお
いては、図１４の比は１より小さく、ＩＶ１４０ドライ
バが最低電力消費を生じることを示す。同様にして、図
１５には、３ｎｓの入力スルーおよび２標準負荷のファ
ンアウトにおいてはＩＶ１１０が最低電力消費を生じる
こと、一方３ｎｓの入力スルーおよび７標準負荷のファ
ンアウトにおいては、電力消費を最小化するためにＩＶ
１１０よりもＩＶ１２０が好ましいことが示されてい
る。

【００３８】いかなる与えられた技術においても、入力
スルーおよび出力ファンアウトに基づく適切な駆動強度
の表が、図１４および図１５に示されているようにし
て、ライブラリ内のそれぞれのセルに対し展開されう
る。これらの表は、その後、駆動ゲート強度の適切な選
択により、電力消費を減少させるために、どのような自
動化された最適化ツールによっても用いられうる。それ
ぞれのセルに対する駆動ゲート強度の利用可能な選択の
幅が大きいほど、電力減少に関する結果はより良いもの
となる。

【００３９】図１４および図１５に示されているものの
ようなデータは、与えられたＣＭＯＳ回路設計の全ての
非速度クリティカルパス内の駆動ゲート強度を選択する
ために用いられうる。該駆動ゲート強度は、図１４およ
び図１５に示されているようなデータにより、駆動ゲー
トが遭遇するであろう出力負荷および入力スルー条件の
関数として選択される。駆動ゲートの選択は、通常は、
ＣＭＯＳ回路の出力段から入力へ向かって後向きに行わ
れる。そのわけは、主要な出力負荷は一般に、ＣＭＯＳ
回路が用いられるシステム環境によって命令されるから
である。しかし、以下の説明から明らかになるように、
該選択はまた、入力段から前向きにも進行しうる。

【００４０】図１６は、ＣＭＯＳ回路モジュール内にお
けるいくつかの代表的な信号パスを１００に示してい
る。信号パス１００は、入力１０１および１０２によっ
て駆動され、複数の出力を１０３に発生する。入力１０
１および１０２は、通常は図１６の信号パスの上流にあ
る回路モジュールから受取られ、出力１０３は、図１６
の信号パスの下流にあるもう１つの回路モジュールの入
力を駆動する。図１６の信号パスは、ＣＭＯＳゲートＧ
１からＧ１５までを含み、全てが、例としての目的上、
非速度クリティカルパスであるものと仮定される。この
代表的な信号パスのゲートＧ１からＧ１５までは、本発
明により以下のように解析される。

【００４１】信号１０１および１０２の入力スルーは、
図１６の上流の回路モジュールの既知の出力スルーであ
り、出力１０３のそれぞれによって駆動される負荷は、
出力１０３により駆動される回路モジュールの既知の入
力によって定められる。最初に、ゲートＧ１からＧ１５
までのそれぞれは、所望機能のために利用可能な最小幾
何構造（従って最小駆動強度）ゲートであるものと仮定
する。例えば、もしゲートＧ１１がインバータであれ
ば、ゲートＧ１１は、上述のＩＶ１１０のような、利用
可能な最小幾何構造インバータであるものと仮定する。
同様にして、もしゲートＧ１２がＮＡＮＤゲートであれ
ば、ゲートＧ１２は、利用可能な最小幾何構造ＮＡＮＤ
ゲートであるものと仮定する。それぞれのゲートの幾何
構造および駆動強度が仮定されたので、それぞれのゲー
トの入力によって示される（既知の標準負荷の倍数とし
ての）負荷もまた既知となる。それぞれのゲートによっ
て示される負荷が既知であるため、また信号１０１およ
び１０２の入力スルーも既知であるため、ゲートＧ１か
らＧ１３までのそれぞれにおける入力スルーは、図７に
示されているような曲線を用いて容易に決定される。例
えば、もしＧ１５の入力における信号１０１の入力スル
ーが０．５ｎｓであり、かつもしゲートＧ１からＧ１３
までのそれぞれが１標準負荷を示せば、図７は、ゲート
Ｇ１からＧ１３までの入力スルーでもあるゲートＧ１５
の出力の立上り時間が約０．７５ｎｓであることを示
す。この技術の反復適用は、図１６のそれぞれのゲート
における入力スルーの決定を可能にする。

【００４２】ゲートＧ１からＧ１３までの入力スルーが
決定されると、図１４および図１５に関連して上述され
た技術が、ゲートＧ１からＧ１３までに対する適切な駆
動強度を決定するために適用されうる。さらに詳述する
と、ゲートＧ１からＧ１０までのそれぞれに対し、該ゲ
ートの適切な駆動強度が、その入力スルーと、該それぞ
れのゲートの出力に対して与えられる負荷と、を考慮す
ることにより決定される。この例においては、それぞれ
のゲートＧ１からＧ１０までの出力に与えられる負荷
は、図１６の構造により駆動される下流の回路モジュー
ルの設計から知られる。ゲートＧ１からＧ１０までのそ
れぞれに対する駆動強度が決定された後、ゲートＧ１１
の駆動強度が、その入力スルーおよびゲートＧ１からＧ
３までにより与えられる負荷に基づいて決定され、ゲー
トＧ１２の駆動強度が、その入力スルーおよびゲートＧ
４およびＧ５により与えられる負荷に基づいて決定さ
れ、ゲートＧ１３の駆動強度が、その入力スルーおよび
ゲートＧ６およびＧ７により与えられる負荷に基づいて
決定され、ゲートＧ１４の駆動強度が、その入力スルー
およびゲートＧ８からＧ１０までにより与えられる負荷
に基づいて決定される。ゲートＧ１１からＧ１３までの
駆動強度が決定され終わると、次にゲートＧ１５の駆動
強度が、その入力スルーおよびゲートＧ１１からＧ１３
までにより与えられる負荷に基づいて決定されうる。

【００４３】以上の説明から、最初の最小幾何構造（低
駆動強度）ゲートの仮定は単なる便宜上の仮定に過ぎ
ず、本発明の技術の適用を開始するためにはそれぞれの
ゲートにある駆動強度を与えなければならないが、上述
の最小幾何構造ゲートの仮定は本発明が必要とするもの
ではないことに注意すべきである。例えば、ゲートＧ１
からＧ１５までの最初の駆動強度は、代わりに、図１６
の構造の性能を最適化するように選択されうる。

【００４４】低電力最適化プロシージャを終了させるた
めの判定基準としても用いられうる、１つの主要な制約
は、ドライバゲートの選択のプロセス中に、前記技術が
適用される全ての非速度クリティカルパスの遅延を監視
して、選択されたドライバゲートを用いて得られた該遅
延が、適用可能な設計制約を超えない、すなわち、モジ
ュールの速度クリティカルパスの遅延を超えないことを
保証する。このようにして、ＣＭＯＳ回路の電力消費
は、その性能を劣化させることなく減少せしめられう
る。図１４および図１５のデータは、表または数学方程
式の形式、および図１４および図１５に与えられたグラ
フ形式により利用されうることに注意すべきである。

【００４５】図１７は、本発明の上述の特徴を取り込ん
だ、代表的なＣＭＯＳ回路設計技術を示す。図１７のス
テップ２００においては、回路の最初のゲートが選択さ
れ、ゲート（０）と表される。ゲート（０）は、全てが
前述の最小幾何構造ゲートでありうる。しかし、ゲート
（０）は、ＣＭＯＳ回路の所望の機能性を与えなくては
ならないことは明らかである。この関連において、ある
場合には、最小幾何構造ゲートが、必要な負荷を駆動す
るのに不適当な駆動強度を有しうることに注意すべきで
ある。そのような場合には、その特定のゲートは、例え
ば、必要な負荷を適切に駆動しうる最小駆動強度ゲート
でありうる。もちろん、かつ上述のように、ゲート
（０）は、必ずしも最小駆動強度ゲートである必要はな
い。例えば、ゲート（０）は、代わりに、ＣＭＯＳ回路
の性能を最適化するように選択されうる。

【００４６】ステップ２００において最初のゲートであ
るゲート（０）が選択された後、ゲート（０）に関連す
る全電力消費がステップ２０１において決定され、ＴＰ
（０）と表される。

【００４７】ステップ２０１において最初の全電力ＴＰ
（０）が決定された後、ステップ２０２においてカウン
タ変数ｎが１にセットされる。その後、ステップ２０３
において、図１４および図１５に関連して上述された技
術を用い、ＣＭＯＳ回路のゲート（０）が適切であるよ
うに置換される。ステップ２０３においては、１つまた
はそれ以上の最初のゲート（０）が置換されるので、ス
テップ２０３において、またステップ２０３の後、ＣＭ
ＯＳ回路の諸ゲートはゲート（ｎ）と表される。すなわ
ち、ステップ２０３の（ｎ＝１を有する）最初の実行の
後、ＣＭＯＳ回路の諸ゲートはゲート（１）と表され
る。ステップ２０３においてゲート（０）が、ゲート
（１）に到達するのに必要なように置換された後、ステ
ップ２０４においてゲート（１）により消費される全電
力が決定され、ＴＰ（１）と表される。ステップ２０４
においてはまた、ゲート（１）により定められるＣＭＯ
Ｓ回路の非速度クリティカルパスの遅延マージンが決定
され、ＤＭ（１）と表される。与えられた非速度クリテ
ィカルパスの遅延マージンは、その非速度クリティカル
パスの遅延と、ＣＭＯＳ回路の速度クリティカルパスの
遅延と、の間の差である。例えば、もし速度クリティカ
ルパスの遅延が１０ｎｓであり、与えられた非速度クリ
ティカルパスの遅延が７ｎｓであれば、その与えられた
非速度クリティカルパスに関連する遅延マージンは１０
−７＝３ｎｓである。ステップ２０４の後、ステップ２
０５は、ＴＰ（１）がＴＰ（０）より小さいか否かを決
定する。もしｎｏであれば、ステップ２０８においてゲ
ート（０）が設計のために選択される。もしステップ２
０５においてｙｅｓであれば、ステップ２０６は、ＤＭ
（１）によって表される全ての遅延マージンが、所定の
スレショルド遅延マージン値よりも大きいか否かを決定
する。もしステップ２０６においてｎｏであれば、ステ
ップ２０８においてゲート（０）が設計のために選択さ
れる。

【００４８】もしステップ２０６においてｙｅｓであれ
ば、ステップ２０７は、カウンタ変数ｎを１から２へ増
加させる。その後、ステップ２０３において、図１４お
よび図１５に関連して上述された技術がゲート（１）に
適用され、それによってゲート（２）が決定される。そ
の後、ステップ２０４において新しく決定されたゲート
（２）に関連する全電力および遅延マージンが決定され
る。次に、ステップ２０５は、ステップ２０５は、ゲー
ト（２）に関連する全電力がゲート（１）に関連する全
電力より小さいか否かを決定する。もしｎｏであれば、
ステップ２０８においてゲート（１）が設計のために選
択される。もしステップ２０５においてｙｅｓであれ
ば、ステップ２０６は、ゲート（２）に関連する全ての
遅延マージンが、所定のスレショルド値よりも大きいか
否かを決定する。もしステップ２０６においてｎｏであ
れば、ステップ２０８においてゲート（１）が設計のた
めに選択される。もしステップ２０６においてｙｅｓで
あれば、ステップ２０７においてカウンタ変数ｎが２か
ら３へ増加せしめられ、プロセスは再びステップ２０３
へ復帰してゲート（３）を発生せしめる。

【００４９】ステップ２０３から２０７までは、ステッ
プ２０５またはステップ２０６がｎｏの結果を生じるま
で、順次実行され、かつ繰返されて、該結果が生じた時
はプロセスは停止され、ステップ２０８においてゲート
（ｎ−１）が設計のために選択される。上述のように、
図１４および図１５の技術は、非速度クリティカルパス
に対してのみ適用され、速度クリティカルパスに対して
は適用されない。

【００５０】駆動ゲート強度を選択するための上述の技
術は、回路面積をも減少せしめうる。任意の他の回路最
適化方法によるのと同様に、上述の選択技術によって実
現される結果もまた原回路の構造または特性に依存す
る。高い百分率の非速度クリティカルパスを有する回路
は、低い百分率を有するものより良い結果を実現する。
集積回路面積の減少は、回路の負荷条件に依存する。例
えば、軽負荷条件は、低駆動強度を有する駆動ゲートの
方へ傾く傾向があり、それは高駆動強度ゲートよりも小
さいシリコン面積を占有する。

【００５１】上述の駆動ゲート置換技術は、２８％の電
力減少および４１％の集積回路面積減少の結果を有する
ＣＭＯＳ３２ビット桁上げ先見加算器回路によって具体
化された。

【００５２】本発明は、駆動ゲートを、手動的または自
動的に、より高いまたはより低い駆動強度ゲートによっ
て置換することにより、論理装置における動的電力消費
の減少を可能ならしめる。これは、広範囲に動作するＳ
ＰＩＣＥ形回路シミュレーションを用いることなく、タ
イミング性能および面積オーバヘッドに対する電力消費
のトレードオフを与える。本発明は、クリティカルパス
の性能を犠牲にすることなく、動的電力消費を減少せし
め、またシリコン面積を減少せしめるのに役立つ。本発
明の技術は、どのような電力最適化または合成ツール内
にも容易に取り込まれうる。以上においては本発明の代
表的実施例を説明したが、これは本発明の範囲を限定す
るものではなく、それはさまざまな実施例によって実施
されうる。

【００５３】以上の説明に関して更に以下の項を開示す
る。 （１）データ処理回路において、第１および第２信号パ
スであって、該第１信号パスが前記データ処理回路の速
度クリティカルパスである、該第１および第２信号パス
を含み、該第１信号パスが、所定の論理演算を行う第１
論理ゲートを含み、前記第２信号パスが、前記所定の論
理演算を、前記第１論理ゲートよりも低速かつ少ない電
力消費で行う第２論理ゲートを含む、データ処理回路。

【００５４】（２）第１および第２信号パスを有するデ
ータ処理回路であって、該第１信号パスが該データ処理
回路の速度クリティカルパスである、前記データ処理回
路の構成方法において、前記第１信号パス内に、所定の
論理演算を行う第１論理ゲートを配設するステップと、
前記第２信号パス内に、前記所定の論理演算を、前記第
１論理ゲートよりも低速かつ少ない電力消費で行う第２
論理ゲートを配設するステップと、を含むデータ処理回
路の構成方法。

【００５５】（３）データ処理回路は、第１および第２
信号パスを含み、該第１信号パスは速度クリティカルパ
スである。該第１信号パスは、所定の論理演算を行う第
１論理ゲート（図２２）を含み、前記第２信号パスは、
前記所定の論理演算を、前記第１論理ゲートよりも低速
かつ少ない電力消費で行う第２論理ゲート（図２３）を
含む。

【図面の簡単な説明】

【図１】従来のＣＭＯＳインバータを示す図。

【図２】図１のＣＭＯＳインバータにおける短絡電流を
示すタイミング図。

【図３】ＣＭＯＳインバータの短絡電流に対する入力ス
ルーの影響のグラフ表示。

【図４】本発明の説明に用いられるいくつかの異なるＣ
ＭＯＳインバータの幾何学的形態を示すチャート。

【図５】異なる駆動強度の無負荷ＣＭＯＳインバータに
おける、短絡電力の変化対入力スルーのグラフ表示。

【図６】さまざまな入力スルーにおける、ＣＭＯＳイン
バータの短絡電力消費の変化対該ＣＭＯＳインバータの
ファンアウトのグラフ表示。

【図７】さまざまな負荷における、ＣＭＯＳインバータ
の出力立上り時間の変化対入力スルーのグラフ表示。

【図８】ＣＭＯＳインバータのローディングの１例を示
す図。

【図９】図８の駆動インバータの電力消費を解析する目
的で、図８の負荷回路が従来どのようにモデル化されて
いるかを示す図。

【図１０】図８のゲートの全てにおいて消費される全短
絡電力が、負荷ゲートの数によってどのように変化する
かのグラフ表示。

【図１１】図８の全ゲートの全短絡電力消費が、負荷ゲ
ートの数によってどのように変化するかのグラフ表示。

【図１２】さまざまなドライバゲートの場合、図８の全
ゲートの全短絡電力消費が、図８のファンアウトによっ
てどのように変化するかのグラフ表示。

【図１３】Ａは、さまざまなドライバゲートの場合、図
８の構造の全容量性電力消費が、図８のファンアウトに
よってどのように変化するかのグラフ表示。Ｂは、図８
の構造の全動的電力消費が、図８の負荷によってどのよ
うに変化するかのグラフ表示。ＣおよびＤは、さまざま
なドライバゲートおよびスルーの場合、図８の構造の動
的電力消費が、図８のファンアウトによってどのように
変化するかのグラフ表示。

【図１４】図８の第１ドライバインバータを用いる時の
全電力消費の、図８の第２ドライバインバータを用いる
時の全電力消費に対する比が、図８のファンアウトによ
ってどのように変化するかのグラフ表示。

【図１５】図示されている電力比が異なるドライバイン
バータ対を用いて得られている点以外は、図１４と同様
のグラフ表示。

【図１６】本発明を適用されうる代表的なＣＭＯＳ回路
を示す図。

【図１７】本発明の代表的な設計方法を示すフローチャ
ート。

【図１８】従来の加算器回路に用いられる排他的ＯＲゲ
ートの概略図。

【図１９】従来の加算器回路に用いられる排他的ＯＲゲ
ートの概略図。

【図２０】本発明による高性能低電力排他的ＯＲゲート
の概略図。

【図２１】本発明による低電力排他的ＯＲゲートの概略
図。

【図２２】従来の加算器回路に用いられるもう１つの排
他的ＯＲゲートの概略図。

【図２３】本発明によるもう１つの低電力排他的ＯＲゲ
ートの概略図。

【図２４】従来の加算器回路と、本発明による低電力加
算器回路との間の、電力消費、性能、エネルギー消費、
およびシリコン面積に関する比較の表。

【図２５】従来の加算器回路と、本発明による低電力加
算器回路との間の、電力消費、性能、エネルギー消費、
およびシリコン面積に関する比較の表。

【図２６】従来の加算器回路と、本発明による低電力加
算器回路との間の、電力消費、性能、エネルギー消費、
およびシリコン面積に関する比較の表。

【図２７】図２４から図２６までの低電力ＣＰＬおよび
低電力ＤＰＬを得るために用いられる設計技術を示す
図。

【符号の説明】

Ｉ２ インバータ ａ データビット ｂ データビット ｐ ａとｂとの排他的論理和 ａｎ ａの逆 ｂｎ ｂの逆 ｐｎ ｐの逆

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ処理回路において、 第１および第２信号パスであって、該第１信号パスが前
   記データ処理回路の速度クリティカルパスである、該第
   １および第２信号パスを含み、 該第１信号パスが、所定の論理演算を行う第１論理ゲー
   トを含み、 前記第２信号パスが、前記所定の論理演算を、前記第１
   論理ゲートよりも低速かつ少ない電力消費で行う第２論
   理ゲートを含む、データ処理回路。
2. 【請求項２】 第１および第２信号パスを有するデータ
   処理回路であって、該第１信号パスが該データ処理回路
   の速度クリティカルパスである、前記データ処理回路の
   構成方法において、 前記第１信号パス内に、所定の論理演算を行う第１論理
   ゲートを配設するステップと、 前記第２信号パス内に、前記所定の論理演算を、前記第
   １論理ゲートよりも低速かつ少ない電力消費で行う第２
   論理ゲートを配設するステップと、を含むデータ処理回
   路の構成方法。