JP2000332121A - Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 - Google Patents
Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系Info
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Abstract
(57)【要約】
【課題】 電力消費量を低減し、従来技術の制約および
／または欠点を克服することができる構造的および機能
的特徴を有する、電気回路を作成するプロセスを見いだ
す。 【解決手段】 一次供給電圧（Ｖｄｄ）と第１（１４、
１６、１８）および第２（１２）回路ブロックとを有す
る電気回路（１０）の電力消費量を低減する方法。本方
法は、第１の回路ブロックについて、第１の回路ブロッ
クの第１のクリティカルパスの動作時間を決定する過程
と、第２の回路ブロックについて、第２の回路ブロック
の第２のクリティカルパスの動作時間を決定する過程と
を含む。本方法は、これらの動作時間から、第１のクリ
ティカルパスの動作時間が第２のクリティカルパスの動
作時間よりも速いということを決定する。次に本方法
は、第１のクリティカルパスの動作時間が第２のクリテ
ィカルパスの動作時間よりも速いという決定に応答し
て、第１の回路ブロックについての一次供給電圧よりも
低い第１の供給電圧を作り出す。
／または欠点を克服することができる構造的および機能
的特徴を有する、電気回路を作成するプロセスを見いだ
す。 【解決手段】 一次供給電圧（Ｖｄｄ）と第１（１４、
１６、１８）および第２（１２）回路ブロックとを有す
る電気回路（１０）の電力消費量を低減する方法。本方
法は、第１の回路ブロックについて、第１の回路ブロッ
クの第１のクリティカルパスの動作時間を決定する過程
と、第２の回路ブロックについて、第２の回路ブロック
の第２のクリティカルパスの動作時間を決定する過程と
を含む。本方法は、これらの動作時間から、第１のクリ
ティカルパスの動作時間が第２のクリティカルパスの動
作時間よりも速いということを決定する。次に本方法
は、第１のクリティカルパスの動作時間が第２のクリテ
ィカルパスの動作時間よりも速いという決定に応答し
て、第１の回路ブロックについての一次供給電圧よりも
低い第１の供給電圧を作り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、超大規模集積（Ｖ
ＬＳＩ）回路設計に関し、より詳細には、複数の供給電
圧レベルを用いて電力消費量を低減する設計方法に関す
る。本発明はまた、電力消費量を低減した電気回路にも
関する。
ＬＳＩ）回路設計に関し、より詳細には、複数の供給電
圧レベルを用いて電力消費量を低減する設計方法に関す
る。本発明はまた、電力消費量を低減した電気回路にも
関する。
【０００２】
【従来の技術】低電力設計の推進の背後にある要因の１
つは、現在の電源にて高速かつ低電力で複雑な機能を果
たすことが要求されるパーソナルコンピュータおよび通
信装置の種類が成長している、ということである。他の
推進要因は、電力消費量が多すぎることが、単一のチッ
プ上により多くのトランジスタを集積することに対する
制約要因となってしまった、ということである。電力消
費量を劇的に低減しない限り、結果として生じる熱によ
って、ＶＬＳＩ回路およびシステムの実現可能な集積化
（ｐａｃｋｉｎｇ）および性能が制約されてしまう。
つは、現在の電源にて高速かつ低電力で複雑な機能を果
たすことが要求されるパーソナルコンピュータおよび通
信装置の種類が成長している、ということである。他の
推進要因は、電力消費量が多すぎることが、単一のチッ
プ上により多くのトランジスタを集積することに対する
制約要因となってしまった、ということである。電力消
費量を劇的に低減しない限り、結果として生じる熱によ
って、ＶＬＳＩ回路およびシステムの実現可能な集積化
（ｐａｃｋｉｎｇ）および性能が制約されてしまう。
【０００３】最近提案された電力消費量を低減する方法
の１つは、多数（マルチプル）供給電圧を用いる、とい
うものである。Ｃｈａｎｇ，Ｊ．Ｍ．ａｎｄ Ｐｅｄｒ
ａｍ，Ｍ．，"Ｅｎｅｒｇｙ Ｍｉｎｉｍｉｚａｔｉｏ
ｎ Ｕｓｉｎｇ Ｍｕｌｔｉｐｌｅ Ｓｕｐｐｌｙ Ｖ
ｏｌｔａｇｅｓ，" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ（ＶＬＳＩ） Ｓｙｓｔｅｍｓ，Ｖ
ｏｌ．５，Ｎｏ．４，Ｄｅｃｅｍｂｅｒ １９９７
（「Ｃｈａｎｇ」）の著者らは、所定の１組のタイミン
グすなわちスループット（パイプライン化したデータパ
スに対する）の制約に応じながら電力消費量を最小限に
するために、データフロー図（ＤＦＧ）におけるそれぞ
れの動作を固定した１組の互いに異なる供給電圧のうち
の１つに割り当てるスケジューリング技術を説明してい
る。この技術は、ＤＦＧの高レベルな記述からスタート
し、その出力は、電力−タイミングのトレード・オフ曲
線を得るように予め特徴づけられた１組のレジスタ転送
レベル（ＲＴＬ）またはデータパス演算器（加算器、乗
算器等）上への、最適化したＤＦＧの写像（マッピン
グ）である。その意味で、この方法は確かに、行動統合
アルゴリズム（ｂｅｈａｖｉｏｒａｌ ｓｙｎｔｈｅｓ
ｉｓ ａｌｇｏｒｉｔｈｍｓ）の種類に属しており、従
って、利用可能なルーティング資源にかなりのペナルテ
ィーを課してどのようにチップ上に多数（マルチプル）
供給電圧レール（ｒａｉｌｓ）を設けるかという重要な
問題には、取り組んでいない。
の１つは、多数（マルチプル）供給電圧を用いる、とい
うものである。Ｃｈａｎｇ，Ｊ．Ｍ．ａｎｄ Ｐｅｄｒ
ａｍ，Ｍ．，"Ｅｎｅｒｇｙ Ｍｉｎｉｍｉｚａｔｉｏ
ｎ Ｕｓｉｎｇ Ｍｕｌｔｉｐｌｅ Ｓｕｐｐｌｙ Ｖ
ｏｌｔａｇｅｓ，" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏ
ｎｓ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ（ＶＬＳＩ） Ｓｙｓｔｅｍｓ，Ｖ
ｏｌ．５，Ｎｏ．４，Ｄｅｃｅｍｂｅｒ １９９７
（「Ｃｈａｎｇ」）の著者らは、所定の１組のタイミン
グすなわちスループット（パイプライン化したデータパ
スに対する）の制約に応じながら電力消費量を最小限に
するために、データフロー図（ＤＦＧ）におけるそれぞ
れの動作を固定した１組の互いに異なる供給電圧のうち
の１つに割り当てるスケジューリング技術を説明してい
る。この技術は、ＤＦＧの高レベルな記述からスタート
し、その出力は、電力−タイミングのトレード・オフ曲
線を得るように予め特徴づけられた１組のレジスタ転送
レベル（ＲＴＬ）またはデータパス演算器（加算器、乗
算器等）上への、最適化したＤＦＧの写像（マッピン
グ）である。その意味で、この方法は確かに、行動統合
アルゴリズム（ｂｅｈａｖｉｏｒａｌ ｓｙｎｔｈｅｓ
ｉｓ ａｌｇｏｒｉｔｈｍｓ）の種類に属しており、従
って、利用可能なルーティング資源にかなりのペナルテ
ィーを課してどのようにチップ上に多数（マルチプル）
供給電圧レール（ｒａｉｌｓ）を設けるかという重要な
問題には、取り組んでいない。
【０００４】第２の方法は、Ｋｕｒｏｄａ，Ｔ．ｅｔ
ａｌ．，"Ｖａｒｉａｂｌｅ Ｓｕｐｐｌｙ−Ｖｏｌｔ
ａｇｅ Ｓｃｈｅｍｅ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ
Ｈｉｇｈ−Ｓｐｅｅｄ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｄ
ｅｓｉｇｎ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３
３，Ｎｏ．３，Ｍａｒｃｈ １９９８（「Ｋｕｒｏｄ
ａ」）において説明されている。Ｋｕｒｏｄａにおける
方法は、設計のクリティカルパスのモデル（実際には２
つの異なる、それぞれ３％速いおよび遅いクリティカル
パスの複製）を生成することをベースにしている。次
に、内蔵されたテストデータの組(suite）が、クリティ
カルパスモデルを通じて、システムのメインクロックで
クロック制御されたレジスタ対同士の間で転送され、出
力が、直接接続した１対のレジスタの出力と比較され
る。その結果は、カウンタに、そして結局は、実際のチ
ップ用の供給電圧を発生する電圧調整器に給電するのに
用いられる。局部フィードバックループを用いて、供給
電圧がその最適（最低）値ＶDD *に落ち着くように適合
的に調整されるが、１つの供給電圧のみが用いられる。
その結果、システムの大部分にはなお、１クロックサイ
クル内で完全に動作するのに必要なよりも過剰の供給電
圧が供給される可能性がある。
ａｌ．，"Ｖａｒｉａｂｌｅ Ｓｕｐｐｌｙ−Ｖｏｌｔ
ａｇｅ Ｓｃｈｅｍｅ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ
Ｈｉｇｈ−Ｓｐｅｅｄ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｄ
ｅｓｉｇｎ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３
３，Ｎｏ．３，Ｍａｒｃｈ １９９８（「Ｋｕｒｏｄ
ａ」）において説明されている。Ｋｕｒｏｄａにおける
方法は、設計のクリティカルパスのモデル（実際には２
つの異なる、それぞれ３％速いおよび遅いクリティカル
パスの複製）を生成することをベースにしている。次
に、内蔵されたテストデータの組(suite）が、クリティ
カルパスモデルを通じて、システムのメインクロックで
クロック制御されたレジスタ対同士の間で転送され、出
力が、直接接続した１対のレジスタの出力と比較され
る。その結果は、カウンタに、そして結局は、実際のチ
ップ用の供給電圧を発生する電圧調整器に給電するのに
用いられる。局部フィードバックループを用いて、供給
電圧がその最適（最低）値ＶDD *に落ち着くように適合
的に調整されるが、１つの供給電圧のみが用いられる。
その結果、システムの大部分にはなお、１クロックサイ
クル内で完全に動作するのに必要なよりも過剰の供給電
圧が供給される可能性がある。
【０００５】第３の方法は、Ｕｓａｍｉ，Ｋ ｅｔ ａ
ｌ．，"Ａｕｔｏｍａｔｅｄ Ｌｏｗ−Ｐｏｗｅｒ Ｔ
ｅｃｈｎｉｑｕｅ Ｅｘｐｌｏｉｔｉｎｇ Ｍｕｌｔｉ
ｐｌｅ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅｓ Ａｐｐｌｉ
ｅｄ ｔｏ ａ ＭｅｄｉａＰｒｏｃｅｓｓｏｒ，"Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３３，Ｎｏ．３，Ｍａ
ｒｃｈ １９９８（「Ｕｓａｍｉ」）において説明され
ている。Ｕｓａｍｉにおける技術は、ＲＴＬブロックの
統合、配置、およびルーティングに、多数（マルチプ
ル）供給電圧体系を適用している。Ｕｓａｍｉの著者ら
は、ＶDD HおよびＶDD Lという２つの異なるレベルの供給
電圧がチップ上で利用可能であると仮定している。この
技術の写像（マッピング）過程において、１つのブロッ
クのそれぞれのセルには、これら２つの異なる供給電圧
レベルのうちのどちらかが供給され、それによって、
（Ｖ DD Lが供給されたセルからＶDD Hが供給されたセルに
変換するのに必要な）レベルシフタ数が最小限になる。
Ｃｈａｎｇと同様に、本方法も、設計プロセスのフロン
トエンドに適合しており、従って、タイミングおよびセ
ルが消費する電力を簡略化し過ぎたモデルを用いなけれ
ばならない。また、同じ階層ブロック内のセルを異なる
供給電圧に割り当てることができるので、余分な供給レ
ールを分配するのに必要なその他のトラック（ｔｒａｃ
ｋｓ）のために、ルーティング資源は厳しいペナルティ
ーを課される。更に、異なる供給電圧が２つのみ（ＶDD
HおよびＶDD L）しか考慮されない。
ｌ．，"Ａｕｔｏｍａｔｅｄ Ｌｏｗ−Ｐｏｗｅｒ Ｔ
ｅｃｈｎｉｑｕｅ Ｅｘｐｌｏｉｔｉｎｇ Ｍｕｌｔｉ
ｐｌｅ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅｓ Ａｐｐｌｉ
ｅｄ ｔｏ ａ ＭｅｄｉａＰｒｏｃｅｓｓｏｒ，"Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３３，Ｎｏ．３，Ｍａ
ｒｃｈ １９９８（「Ｕｓａｍｉ」）において説明され
ている。Ｕｓａｍｉにおける技術は、ＲＴＬブロックの
統合、配置、およびルーティングに、多数（マルチプ
ル）供給電圧体系を適用している。Ｕｓａｍｉの著者ら
は、ＶDD HおよびＶDD Lという２つの異なるレベルの供給
電圧がチップ上で利用可能であると仮定している。この
技術の写像（マッピング）過程において、１つのブロッ
クのそれぞれのセルには、これら２つの異なる供給電圧
レベルのうちのどちらかが供給され、それによって、
（Ｖ DD Lが供給されたセルからＶDD Hが供給されたセルに
変換するのに必要な）レベルシフタ数が最小限になる。
Ｃｈａｎｇと同様に、本方法も、設計プロセスのフロン
トエンドに適合しており、従って、タイミングおよびセ
ルが消費する電力を簡略化し過ぎたモデルを用いなけれ
ばならない。また、同じ階層ブロック内のセルを異なる
供給電圧に割り当てることができるので、余分な供給レ
ールを分配するのに必要なその他のトラック（ｔｒａｃ
ｋｓ）のために、ルーティング資源は厳しいペナルティ
ーを課される。更に、異なる供給電圧が２つのみ（ＶDD
HおよびＶDD L）しか考慮されない。
【０００６】
【発明が解決しようとする課題】本発明の技術的課題
は、電力消費量を低減し、従来技術に関して前述した制
約および／または欠点を克服することができる構造的お
よび機能的特徴を有する、電気回路を作成するプロセス
を見いだすことである。
は、電力消費量を低減し、従来技術に関して前述した制
約および／または欠点を克服することができる構造的お
よび機能的特徴を有する、電気回路を作成するプロセス
を見いだすことである。
【０００７】
【課題を解決するための手段】本発明の解決思想は、電
気回路を一時的に分析して、その一時的な分析に基づい
てその電気回路の複数の回路ブロックに複数の供給電圧
を供給する、というものである。
気回路を一時的に分析して、その一時的な分析に基づい
てその電気回路の複数の回路ブロックに複数の供給電圧
を供給する、というものである。
【０００８】この技術的課題は、添付の特許請求の範囲
の請求項１ないし請求項８において特徴として述べた部
分において規定された、前述したタイプのプロセスによ
って解決される。この技術的課題はまた、添付の特許請
求の範囲の請求項９において特徴として述べた部分にお
いて規定された、前述したタイプの電気回路によって解
決される。
の請求項１ないし請求項８において特徴として述べた部
分において規定された、前述したタイプのプロセスによ
って解決される。この技術的課題はまた、添付の特許請
求の範囲の請求項９において特徴として述べた部分にお
いて規定された、前述したタイプの電気回路によって解
決される。
【０００９】本発明の実施形態は、一次供給電圧と第１
および第２の回路ブロックとを有する電気回路の電力消
費量を低減する方法に向けられている。
および第２の回路ブロックとを有する電気回路の電力消
費量を低減する方法に向けられている。
【００１０】本方法は、第１の回路ブロックに対して、
第１の回路ブロックの第１のクリティカルパスの動作時
間を決定する過程と、第２の回路ブロックに対して、第
２の回路ブロックの第２のクリティカルパスの動作時間
を決定する過程とを含む。本方法は、これらの動作時間
から、第１のクリティカルパスの動作時間が第２のクリ
ティカルパスの動作時間よりも速いということを決定す
る。次に本方法は、第１のクリティカルパスの動作時間
が第２のクリティカルパスの動作時間よりも速いという
決定に応答して、第１の回路ブロックについての一次供
給電圧よりも低い第１の供給電圧を作り出す。
第１の回路ブロックの第１のクリティカルパスの動作時
間を決定する過程と、第２の回路ブロックに対して、第
２の回路ブロックの第２のクリティカルパスの動作時間
を決定する過程とを含む。本方法は、これらの動作時間
から、第１のクリティカルパスの動作時間が第２のクリ
ティカルパスの動作時間よりも速いということを決定す
る。次に本方法は、第１のクリティカルパスの動作時間
が第２のクリティカルパスの動作時間よりも速いという
決定に応答して、第１の回路ブロックについての一次供
給電圧よりも低い第１の供給電圧を作り出す。
【００１１】本発明の実施形態はまた、一次供給電圧を
供給され、第１のクリティカルパスを有する第１の回路
ブロックと、一次供給電圧を供給される第２のクリティ
カルパスを有する第２の回路ブロックとを含む、電気回
路にも向けられている。電気回路はまた、一次供給電圧
に接続された入力と第１の回路ブロックに接続された出
力とを有する電圧調整器も含み、この電圧調整器は、一
次供給電圧よりも低いレベルであり且つ第１の回路ブロ
ックを駆動するレベルの第１の供給電圧を、その出力に
おいて一次供給電圧から作成し、第２のクリティカルパ
スが動作する速度と略等しい速度で第１のクリティカル
パスが動作するように構成されている。
供給され、第１のクリティカルパスを有する第１の回路
ブロックと、一次供給電圧を供給される第２のクリティ
カルパスを有する第２の回路ブロックとを含む、電気回
路にも向けられている。電気回路はまた、一次供給電圧
に接続された入力と第１の回路ブロックに接続された出
力とを有する電圧調整器も含み、この電圧調整器は、一
次供給電圧よりも低いレベルであり且つ第１の回路ブロ
ックを駆動するレベルの第１の供給電圧を、その出力に
おいて一次供給電圧から作成し、第２のクリティカルパ
スが動作する速度と略等しい速度で第１のクリティカル
パスが動作するように構成されている。
【００１２】
【発明の実施の形態】本発明の１実施形態は、電気回路
における電力消費量を低減する方法、およびその方法の
結果生じる電気回路に向けられている。これは、１つの
電気回路を更に分割できるそれぞれの別個の回路ブロッ
クが、仕様書から要求されるよりも速い速度を生成する
ことが非常に多い、という事実をベースにしている。そ
の結果、仕様書から違えることなく、多くの個々の回路
ブロックの速度を低減することができる。それぞれの別
個の回路ブロックの速度は、そのブロックに印加される
供給電圧を下げることによって低減でき、それによっ
て、そのブロックが、そして回路全体が消費する電力量
が低減する。
における電力消費量を低減する方法、およびその方法の
結果生じる電気回路に向けられている。これは、１つの
電気回路を更に分割できるそれぞれの別個の回路ブロッ
クが、仕様書から要求されるよりも速い速度を生成する
ことが非常に多い、という事実をベースにしている。そ
の結果、仕様書から違えることなく、多くの個々の回路
ブロックの速度を低減することができる。それぞれの別
個の回路ブロックの速度は、そのブロックに印加される
供給電圧を下げることによって低減でき、それによっ
て、そのブロックが、そして回路全体が消費する電力量
が低減する。
【００１３】本発明の詳細を説明する前に、以下の説明
において用いる表現のうちの１つである、回路ブロック
の「クリティカルパス」というものを、いくらか詳細に
説明しておくことが有用であろう。一般的に、回路ブロ
ックの「クリティカルパス」とは、回路ブロックの速度
を限定する単一のパス、すなわち、信号がその回路ブロ
ックを横切るのに最も時間がかかる信号パスのことであ
る。例えば、図１は、例示的論理回路ブロックについて
のクリティカルパスを示す。図示のように、クリティカ
ルパスは、ＦＦ＿Ａから２つのＯＲゲートおよび２つの
排他的ＯＲゲートを通ってＦＦ＿Ｂに至るパスである。
この回路ブロックを通る他の信号パスで、４つの論理ゲ
ートを通るものはなく、従って、この論理回路ブロック
を通って信号を伝えるのに、図示のクリティカルパスほ
ど長い時間がかかる信号パスは他になさそうである。別
の信号パスの論理ゲートが図示のクリティカルパスの論
理ゲートよりも遅く設計されていると仮定すると、代わ
りにその信号パスが、クリティカル信号パスとなる。
において用いる表現のうちの１つである、回路ブロック
の「クリティカルパス」というものを、いくらか詳細に
説明しておくことが有用であろう。一般的に、回路ブロ
ックの「クリティカルパス」とは、回路ブロックの速度
を限定する単一のパス、すなわち、信号がその回路ブロ
ックを横切るのに最も時間がかかる信号パスのことであ
る。例えば、図１は、例示的論理回路ブロックについて
のクリティカルパスを示す。図示のように、クリティカ
ルパスは、ＦＦ＿Ａから２つのＯＲゲートおよび２つの
排他的ＯＲゲートを通ってＦＦ＿Ｂに至るパスである。
この回路ブロックを通る他の信号パスで、４つの論理ゲ
ートを通るものはなく、従って、この論理回路ブロック
を通って信号を伝えるのに、図示のクリティカルパスほ
ど長い時間がかかる信号パスは他になさそうである。別
の信号パスの論理ゲートが図示のクリティカルパスの論
理ゲートよりも遅く設計されていると仮定すると、代わ
りにその信号パスが、クリティカル信号パスとなる。
【００１４】本発明の１実施形態の方法は、図２にブロ
ック図の形で示す例示的電気回路１０に関して最もよく
理解することができるかもしれない。電気回路１０は単
に例示的なものであり、本方法は数多くの他の電気回路
に適用することができる、ということが理解されよう。
ック図の形で示す例示的電気回路１０に関して最もよく
理解することができるかもしれない。電気回路１０は単
に例示的なものであり、本方法は数多くの他の電気回路
に適用することができる、ということが理解されよう。
【００１５】電気回路１０は、非常に大量のデータ分析
を伴う音声認識等の場面で用いられる公知の統計的体系
である、ビタビ復号に用いられる。電気回路１０は、電
気回路１０にデータを入力しそこからデータを出力する
入出力（Ｉ／Ｏ）ブロック１２、非常に高速アクセスで
きるようにデータを記憶しておくメモリキャシュ１４、
これもまたデータを記憶する主メモリ装置（ＲＡＭ）１
６、およびビタビ復号器１８を含む。ビタビ復号器１８
は、Ｉ／Ｏブロック１２によって入力されキャシュ１４
またはＲＡＭ１６内に記憶されたデータにビタビ復号を
行う、処理装置（図示せず）を含む。本発明を理解し実
施するのに、電気回路１０の動作の詳細は不要である、
ということが理解されよう。
を伴う音声認識等の場面で用いられる公知の統計的体系
である、ビタビ復号に用いられる。電気回路１０は、電
気回路１０にデータを入力しそこからデータを出力する
入出力（Ｉ／Ｏ）ブロック１２、非常に高速アクセスで
きるようにデータを記憶しておくメモリキャシュ１４、
これもまたデータを記憶する主メモリ装置（ＲＡＭ）１
６、およびビタビ復号器１８を含む。ビタビ復号器１８
は、Ｉ／Ｏブロック１２によって入力されキャシュ１４
またはＲＡＭ１６内に記憶されたデータにビタビ復号を
行う、処理装置（図示せず）を含む。本発明を理解し実
施するのに、電気回路１０の動作の詳細は不要である、
ということが理解されよう。
【００１６】電気回路１０全体は、本発明の電力節約
（ｃｏｎｓｅｒｖａｔｉｏｎ）技術と関係なく、通常の
設計手順に従って、予め設けた製品仕様書を満たすよう
に設計される。次に電気回路１０に関して一時的な（ｔ
ｅｍｐｏｒａｌ）分析が行われ、回路ブロック１２−１
８のそれぞれのクリティカルパスに対して動作時間を決
定する。このような一時的な分析は、従来技術の静態タ
イミング分析や、Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．からのＰ
ｒｉｍｅｔｉｍｅ（登録商標）およびＤｅｓｉｇｎｔｉ
ｍｅ（登録商標）等の市販の回路分析ツールを用いても
よい。
（ｃｏｎｓｅｒｖａｔｉｏｎ）技術と関係なく、通常の
設計手順に従って、予め設けた製品仕様書を満たすよう
に設計される。次に電気回路１０に関して一時的な（ｔ
ｅｍｐｏｒａｌ）分析が行われ、回路ブロック１２−１
８のそれぞれのクリティカルパスに対して動作時間を決
定する。このような一時的な分析は、従来技術の静態タ
イミング分析や、Ｓｙｎｏｐｓｙｓ，Ｉｎｃ．からのＰ
ｒｉｍｅｔｉｍｅ（登録商標）およびＤｅｓｉｇｎｔｉ
ｍｅ（登録商標）等の市販の回路分析ツールを用いても
よい。
【００１７】一時的分析の結果、生のタイミングデータ
および／または図３に示すようなタイミング図が得られ
るかもしれない。図３のタイミング図は、１クロック
（ＣＬＫ）期間、および、Ｉ／Ｏブロック１２（ｐ
１）、キャシュ１４（ｐ２）、ＲＡＭ１６（ｐ３）、お
よびビタビブロック１８（ｐ４）についての相対的動作
時間を示す。図３から分かるように、図２の回路ブロッ
ク１２−１８のクリティカルパスについての最長動作時
間は、Ｉ／Ｏブロック１２（ｐ１）についてのものであ
る。その結果、Ｉ／Ｏブロック１２のクリティカルパス
は、電気回路が仕様書の速度制約内で動作するかどうか
を決めるクリティカルパスであるため、電気回路１０の
主要（ｐｒｉｎｃｉｐａｌ）クリティカルパスと呼ばれ
る。
および／または図３に示すようなタイミング図が得られ
るかもしれない。図３のタイミング図は、１クロック
（ＣＬＫ）期間、および、Ｉ／Ｏブロック１２（ｐ
１）、キャシュ１４（ｐ２）、ＲＡＭ１６（ｐ３）、お
よびビタビブロック１８（ｐ４）についての相対的動作
時間を示す。図３から分かるように、図２の回路ブロッ
ク１２−１８のクリティカルパスについての最長動作時
間は、Ｉ／Ｏブロック１２（ｐ１）についてのものであ
る。その結果、Ｉ／Ｏブロック１２のクリティカルパス
は、電気回路が仕様書の速度制約内で動作するかどうか
を決めるクリティカルパスであるため、電気回路１０の
主要（ｐｒｉｎｃｉｐａｌ）クリティカルパスと呼ばれ
る。
【００１８】スラックタイミングが正である状態で主要
クリティカルパスを含む回路ブロックが動作している限
りにおいては、電気回路１０は、仕様書の速度制約内で
動作する。電気回路１０の主要クリティカルパスを含む
Ｉ／Ｏブロック１２は、スラックタイミングがＴ−ｔｐ
１である。但し、Ｔはクロック（ＣＬＫ）期間であり、
ｔｐ１は主要クリティカルパスの動作時間である。Ｔ−
ｔｐ１＞０である場合には、マージン（余裕）がある。
すなわち、すべてのブロックが要求されているよりも速
い速度で機能している。Ｔ−ｔｐ１＜０である場合に
は、マージンがない。すなわち、回路は仕様書を満たし
ていないので、再設計すべきである。
クリティカルパスを含む回路ブロックが動作している限
りにおいては、電気回路１０は、仕様書の速度制約内で
動作する。電気回路１０の主要クリティカルパスを含む
Ｉ／Ｏブロック１２は、スラックタイミングがＴ−ｔｐ
１である。但し、Ｔはクロック（ＣＬＫ）期間であり、
ｔｐ１は主要クリティカルパスの動作時間である。Ｔ−
ｔｐ１＞０である場合には、マージン（余裕）がある。
すなわち、すべてのブロックが要求されているよりも速
い速度で機能している。Ｔ−ｔｐ１＜０である場合に
は、マージンがない。すなわち、回路は仕様書を満たし
ていないので、再設計すべきである。
【００１９】電気回路１０に関して行われた一時的分析
をベースにして、そのクリティカルパスが主要クリティ
カルパスよりも速く動作する回路ブロックの供給電圧を
低減することによって、電気回路を調整する。更に、主
要クリティカルパスを含む回路ブロックのスラックタイ
ミングが正である、すなわち、その回路ブロックについ
てマージンがある場合には、その回路ブロックの供給電
圧もまた低減してもよい。または、その電気回路につい
てのクロック期間を、他の電気回路がそのクロック期間
に依存しない限りにおいて、主要クリティカルパスの速
度まで低減してもよい。
をベースにして、そのクリティカルパスが主要クリティ
カルパスよりも速く動作する回路ブロックの供給電圧を
低減することによって、電気回路を調整する。更に、主
要クリティカルパスを含む回路ブロックのスラックタイ
ミングが正である、すなわち、その回路ブロックについ
てマージンがある場合には、その回路ブロックの供給電
圧もまた低減してもよい。または、その電気回路につい
てのクロック期間を、他の電気回路がそのクロック期間
に依存しない限りにおいて、主要クリティカルパスの速
度まで低減してもよい。
【００２０】電気回路１０において、主要クリティカル
パスはＩ／Ｏブロック１２内にあるため、１実施形態に
おいては、キャシュ１４、ＲＡＭ１６、およびビタビブ
ロック１８に対する供給電圧は低減され、Ｉ／Ｏブロッ
ク１２に対する供給電圧は不変のままである。本発明の
１実施形態によれば、図４に示すように、キャシュ電圧
調整器２０、ＲＡＭ電圧調整器２２、およびビタビ電圧
調整器２４を電気回路１０に付け加えて、電気回路１０
Ａを形成する。電圧調整器２０−２４のそれぞれは、主
要供給電圧Ｖｄｄに接続され、Ｖｄｄよりも低い調整電
圧を生成する。特に、キャシュ電圧調整器２０、ＲＡＭ
電圧調整器２２、およびビタビ電圧調整器２４は、それ
ぞれＶｄｄ１、Ｖｄｄ２、およびＶｄｄ３の調整供給電
圧を作成する。Ｉ／Ｏブロック１２に、主要供給電圧Ｖ
ｄｄと等しいまたはそれよりも低い調整供給電圧を供給
するために、Ｉ／Ｏ電圧調整器もまた用いてもよい。
パスはＩ／Ｏブロック１２内にあるため、１実施形態に
おいては、キャシュ１４、ＲＡＭ１６、およびビタビブ
ロック１８に対する供給電圧は低減され、Ｉ／Ｏブロッ
ク１２に対する供給電圧は不変のままである。本発明の
１実施形態によれば、図４に示すように、キャシュ電圧
調整器２０、ＲＡＭ電圧調整器２２、およびビタビ電圧
調整器２４を電気回路１０に付け加えて、電気回路１０
Ａを形成する。電圧調整器２０−２４のそれぞれは、主
要供給電圧Ｖｄｄに接続され、Ｖｄｄよりも低い調整電
圧を生成する。特に、キャシュ電圧調整器２０、ＲＡＭ
電圧調整器２２、およびビタビ電圧調整器２４は、それ
ぞれＶｄｄ１、Ｖｄｄ２、およびＶｄｄ３の調整供給電
圧を作成する。Ｉ／Ｏブロック１２に、主要供給電圧Ｖ
ｄｄと等しいまたはそれよりも低い調整供給電圧を供給
するために、Ｉ／Ｏ電圧調整器もまた用いてもよい。
【００２１】１実施形態において、供給電圧Ｖｄｄ１、
Ｖｄｄ２、およびＶｄｄ３は十分低いレベルに設定され
ていて、それぞれの回路ブロック１４、１６、１８のク
リティカルパスが、主要クリティカルパスの速度と略等
しい速度にまで遅くなるようになっている。図３のタイ
ミング図から分かるように、ＲＡＭ１６のクリティカル
パス（ｐ３）が最も速く、その次にキャシュ１４のクリ
ティカルパス（ｐ２）、そしてビタビブロック１８のク
リティカルパス（ｐ４）と続く。その結果、回路ブロッ
ク１４−１８の動作時間をＩ／Ｏブロック１２の動作時
間と等しくするために、ＲＡＭ１６に対する供給電圧Ｖ
ｄｄ２が最低レベルに設定され、キャシュ１４に対する
供給電圧Ｖｄｄ１、ビタビブロック１８に対する供給電
圧Ｖｄｄ３、の順に大きくなっていく。もちろん、すべ
ての回路ブロックのクリティカルパスの動作時間を主要
クリティカルパスの動作時間と等しくする必要はない
が、このように等しくすると、電気回路１０全体の速度
を低減することなく、電力が最大限に節約される。
Ｖｄｄ２、およびＶｄｄ３は十分低いレベルに設定され
ていて、それぞれの回路ブロック１４、１６、１８のク
リティカルパスが、主要クリティカルパスの速度と略等
しい速度にまで遅くなるようになっている。図３のタイ
ミング図から分かるように、ＲＡＭ１６のクリティカル
パス（ｐ３）が最も速く、その次にキャシュ１４のクリ
ティカルパス（ｐ２）、そしてビタビブロック１８のク
リティカルパス（ｐ４）と続く。その結果、回路ブロッ
ク１４−１８の動作時間をＩ／Ｏブロック１２の動作時
間と等しくするために、ＲＡＭ１６に対する供給電圧Ｖ
ｄｄ２が最低レベルに設定され、キャシュ１４に対する
供給電圧Ｖｄｄ１、ビタビブロック１８に対する供給電
圧Ｖｄｄ３、の順に大きくなっていく。もちろん、すべ
ての回路ブロックのクリティカルパスの動作時間を主要
クリティカルパスの動作時間と等しくする必要はない
が、このように等しくすると、電気回路１０全体の速度
を低減することなく、電力が最大限に節約される。
【００２２】調整供給電圧Ｖｄｄ１、Ｖｄｄ２、および
Ｖｄｄ３に対する最良値を決定し、それらの調整供給電
圧を供給する適当な電圧調整器２０−２４を作成するこ
とは簡単なことである、ということが理解されよう。そ
れぞれの回路ブロックについての供給電圧は、用いてい
る市販の回路分析ツールがその回路ブロックのクリティ
カルパスについての動作時間が主要クリティカルパスの
動作時間に達したということを示すまで、単に手動で低
減すればよい（可変電源を用いて）。それぞれの供給電
圧値の決定後、可変電源を多数の公知のおよび／または
市販の電圧調整器のうちのいずれかと交換して、図４に
示す電気回路１０Ａの電圧調整器２０−２４を実施する
ことができる。
Ｖｄｄ３に対する最良値を決定し、それらの調整供給電
圧を供給する適当な電圧調整器２０−２４を作成するこ
とは簡単なことである、ということが理解されよう。そ
れぞれの回路ブロックについての供給電圧は、用いてい
る市販の回路分析ツールがその回路ブロックのクリティ
カルパスについての動作時間が主要クリティカルパスの
動作時間に達したということを示すまで、単に手動で低
減すればよい（可変電源を用いて）。それぞれの供給電
圧値の決定後、可変電源を多数の公知のおよび／または
市販の電圧調整器のうちのいずれかと交換して、図４に
示す電気回路１０Ａの電圧調整器２０−２４を実施する
ことができる。
【００２３】電気回路において複数の供給電圧を用いる
には、比較的低い供給電圧によって作動する回路ブロッ
クを比較的高い供給電圧によって作動する回路ブロック
にインターフェースする電圧レベルシフタを用いること
が必要であるかもしれない。このようなレベルシフタの
ために、電気回路が幾分大きくなり、また、電力も幾分
散逸するが、本出願の発明者らは、レベルを低減した複
数の供給電圧を用いることは、レベルシフタを用いるこ
とで被るペナルティを十分に補償して余りあるものであ
る、ということを確認している。
には、比較的低い供給電圧によって作動する回路ブロッ
クを比較的高い供給電圧によって作動する回路ブロック
にインターフェースする電圧レベルシフタを用いること
が必要であるかもしれない。このようなレベルシフタの
ために、電気回路が幾分大きくなり、また、電力も幾分
散逸するが、本出願の発明者らは、レベルを低減した複
数の供給電圧を用いることは、レベルシフタを用いるこ
とで被るペナルティを十分に補償して余りあるものであ
る、ということを確認している。
【００２４】
【発明の効果】本発明の実施形態は、回路ブロックを回
路仕様書を満たすように設計した後にそれぞれの回路ブ
ロックの速度を分析し、次にその分析をベースにしてそ
の回路ブロックに対する供給電圧を低減することによっ
て、従来技術において説明されているものよりもはるか
に簡単でより効果的な電力節約法を提供する。従来技術
の体系は、非常に複雑でありおそらく実行不可能な、設
計段階当初から供給電圧を調整するというタスクを試み
ているか、または、単に１つの供給電圧についてのみ最
適かもしれない単一の供給電圧レベルを用いようとして
いるが、回路の多くの部分が必要な電圧レベルよりも高
い電圧で動作するままであるかのどちらかである。更
に、本発明によって、回路全体の速度を低減することな
く、電力消費量をかなり低減することができる。
路仕様書を満たすように設計した後にそれぞれの回路ブ
ロックの速度を分析し、次にその分析をベースにしてそ
の回路ブロックに対する供給電圧を低減することによっ
て、従来技術において説明されているものよりもはるか
に簡単でより効果的な電力節約法を提供する。従来技術
の体系は、非常に複雑でありおそらく実行不可能な、設
計段階当初から供給電圧を調整するというタスクを試み
ているか、または、単に１つの供給電圧についてのみ最
適かもしれない単一の供給電圧レベルを用いようとして
いるが、回路の多くの部分が必要な電圧レベルよりも高
い電圧で動作するままであるかのどちらかである。更
に、本発明によって、回路全体の速度を低減することな
く、電力消費量をかなり低減することができる。
【００２５】前述のことから、例示の目的のために本明
細書において本発明の具体的な実施形態を説明したが、
本発明の精神および範囲から逸脱することなく様々な変
更を行うことができる、ということが理解されよう。従
って、本発明は、添付の特許請求の範囲によって以外に
は限定されない。
細書において本発明の具体的な実施形態を説明したが、
本発明の精神および範囲から逸脱することなく様々な変
更を行うことができる、ということが理解されよう。従
って、本発明は、添付の特許請求の範囲によって以外に
は限定されない。
【図１】 クリティカルパスを示した、電気回路ブロッ
クの論理ブロック図である。
クの論理ブロック図である。
【図２】 単一の供給電圧を供給された電気回路のブロ
ック図である。
ック図である。
【図３】 図２に示す電気回路の動作時間を示すタイミ
ング図である。
ング図である。
【図４】 本発明の実施形態に従って変更した、図２の
電気回路のブロック図である。
電気回路のブロック図である。
１０、１０Ａ 電気回路 １２ 入出力ブロック １４ メモリキャシュ １６ 主メモリ装置 １８ ビタビ復号器 ２０ キャシュ電圧調整器 ２２ ＲＡＭ電圧調整器 ２４ ビタビ電圧調整器 Ｖｄｄ 主要供給電圧 Ｖｄｄ１ 調整供給電圧 Ｖｄｄ２ 調整供給電圧 Ｖｄｄ３ 調整供給電圧
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 ロベルタ・ブルゲル イタリア国、20090 ヴィモドローネ、ヴ ィア・ディチモクィント・マルティーリ ２／28 (72)発明者 ロベルト・ザファロン イタリア国、30100 ヴェネツィア、ヴィ ア・サンタ・クローチェ 1073 (72)発明者 アンドレア・ヴェッジェッティ イタリア国、20093 コローニョ・モンゼ セ、ヴィア・ベルガモ １／ディ (72)発明者 ニコラ・ドラゴーネ イタリア国、25079 ブレシャ、ヴィア・ パネッラ 37
Claims (9)
- 【請求項１】 一次供給電圧（Ｖｄｄ）と第１（１４）
および第２（１２）回路ブロックとを有する電気回路
（１０）の電力消費量を低減する方法であって、 前記第１の回路ブロックの第１のクリティカルパスの動
作時間が前記第２の回路ブロックの第２のクリティカル
パスの動作時間よりも速いということを決定する過程
と、 前記第１のクリティカルパスの動作時間が前記第２のク
リティカルパスの動作時間よりも速いという決定に応答
して、前記第１の回路ブロックに対する前記一次供給電
圧よりも低い第１の供給電圧を作り出す過程と、 を備えることを特徴とする方法。 - 【請求項２】 前記作り出す過程は、前記第２のクリテ
ィカルパスの動作時間と比較して前記第１のクリティカ
ルパスの動作時間がどれだけ速いかの基づいた量だけ前
記一次供給電圧よりも低い値に前記第１の供給電圧を設
定することを含むことを特徴とする、請求項１記載の方
法。 - 【請求項３】 前記電気回路の第３の回路ブロックに対
して該第３の回路ブロックの第３のクリティカルパスの
動作時間を決定する過程を更に含み、 前記第３のクリティカルパスの動作時間が前記第２のク
リティカルパスの動作時間よりも速いということを決定
する過程と、 前記第３のクリティカルパスの動作時間が前記第２のク
リティカルパスの動作時間よりも速いという決定に応答
して、前記第３の回路ブロックに対して前記一次供給電
圧よりも低い第２の供給電圧を作り出す過程と、 を備えること特徴とする、請求項１記載の方法。 - 【請求項４】 前記第１の供給電圧を作り出す前記過程
は、前記第２のクリティカルパスの動作時間と比較して
前記第１のクリティカルパスの動作時間がどれだけ速い
かに基づいた量だけ前記一次供給電圧よりも低い値に前
記第１の供給電圧を設定することを含み、前記第２の供
給電圧を作り出す前記過程が、前記第２のクリティカル
パスの動作時間と比較して前記第３のクリティカルパス
の動作時間がどれだけ速いかに基づいた量だけ前記一次
供給電圧よりも低い値に前記第２の供給電圧を設定する
ことを含み、前記第３のクリティカルパスの動作時間が
前記第１のクリティカルパスの動作時間よりも速い場合
には、前記第２の供給電圧の方が前記第１の供給電圧よ
りも低いことを特徴とする、請求項３記載の方法。 - 【請求項５】 前記第３のクリティカルパスの動作時間
が前記第１のクリティカルパスの動作時間よりも速い場
合には、前記第２の供給電圧の方が前記第１の供給電圧
よりも低くされることを特徴とする、請求項３記載の方
法。 - 【請求項６】 前記一次供給電圧を前記第２の回路ブロ
ックに供給することを特徴とする、請求項１記載の方
法。 - 【請求項７】 前記第１のクリティカルパスにおいて前
記第１の供給電圧を用いることを特徴とする、請求項１
記載の方法。 - 【請求項８】 前記作り出す過程は、前記第１の供給電
圧を前記一次供給電圧から作り出すことを含むことを特
徴とする、請求項１記載の方法。 - 【請求項９】 一次供給電圧（Ｖｄｄ）を供給される電
気回路（１０Ａ）であって、 第１のクリティカルパスを有する第１の回路ブロック
（１４、１６、１８）と、 前記一次供給電圧を供給される第２のクリティカルパス
を有する第２の回路ブロック（１２）と、 前記一次供給電圧に接続された入力および前記第１の回
路ブロックに接続された出力を有し、前記一次供給電圧
よりも低いレベルの第１の供給電圧（Ｖｄｄ１、Ｖｄｄ
２、Ｖｄｄ３）を、その出力において前記一次供給電圧
から作成するように構成されている電圧調整器（２０、
２２、２４）とを含み、 該電圧調整器は、第２のクリティカルパスが動作する速
度と略等しい速度で第１のクリティカルパスが動作する
ように前記第１の回路ブロックを駆動するレベルで前記
第１の供給電圧を供給するように構成されていることを
特徴とするタイプの電気回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830798A EP1016992A1 (en) | 1998-12-29 | 1998-12-29 | Performance driven multi-valued variable supply voltage scheme for low-power design of VLSI circuits and system |
| EP98830798.9 | 1998-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332121A true JP2000332121A (ja) | 2000-11-30 |
| JP4698787B2 JP4698787B2 (ja) | 2011-06-08 |
Family
ID=8236946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37172499A Expired - Lifetime JP4698787B2 (ja) | 1998-12-29 | 1999-12-27 | Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6225858B1 (ja) |
| EP (1) | EP1016992A1 (ja) |
| JP (1) | JP4698787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12147749B1 (en) * | 2021-02-18 | 2024-11-19 | Synopsys, Inc. | Co-optimizing power supply voltage in an integrated circuit design |
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|---|---|---|---|---|
| US6792582B1 (en) * | 2000-11-15 | 2004-09-14 | International Business Machines Corporation | Concurrent logical and physical construction of voltage islands for mixed supply voltage designs |
| DE10100168A1 (de) | 2001-01-04 | 2002-07-18 | Infineon Technologies Ag | Entwurf von Schaltungen mit Abschnitten unterschiedlicher Versorgungsspannung |
| JP2003345845A (ja) * | 2002-05-22 | 2003-12-05 | Mitsubishi Electric Corp | 自動配置配線装置 |
| JP4366319B2 (ja) * | 2005-01-31 | 2009-11-18 | パナソニック株式会社 | 半導体集積回路及びそのテスト方法 |
| CN104978457A (zh) * | 2015-06-29 | 2015-10-14 | 浪潮集团有限公司 | 一种基于国产ft1500a芯片的ddr3接口板级电源供电设计方法 |
| US9734268B2 (en) * | 2015-08-12 | 2017-08-15 | International Business Machines Corporation | Slack redistribution for additional power recovery |
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| JPH03101159A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 半導体集積回路 |
| JPH06149394A (ja) * | 1992-11-12 | 1994-05-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPH0738056A (ja) * | 1993-07-02 | 1995-02-07 | Hitachi Ltd | 半導体集積回路装置とその電源供給方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299624A (ja) * | 1992-04-23 | 1993-11-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5612892A (en) * | 1993-12-16 | 1997-03-18 | Intel Corporation | Method and structure for improving power consumption on a component while maintaining high operating frequency |
| JP3575909B2 (ja) * | 1996-03-29 | 2004-10-13 | 株式会社東芝 | 論理回路及びその設計方法 |
-
1998
- 1998-12-29 EP EP98830798A patent/EP1016992A1/en not_active Withdrawn
-
1999
- 1999-12-27 JP JP37172499A patent/JP4698787B2/ja not_active Expired - Lifetime
- 1999-12-28 US US09/473,897 patent/US6225858B1/en not_active Expired - Lifetime
Patent Citations (3)
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|---|---|---|---|---|
| JPH03101159A (ja) * | 1989-09-13 | 1991-04-25 | Fujitsu Ltd | 半導体集積回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1016992A1 (en) | 2000-07-05 |
| JP4698787B2 (ja) | 2011-06-08 |
| US6225858B1 (en) | 2001-05-01 |
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