JPH08265140A - 位相同期ループにおいてフィードバック分周比を決定する方法および装置 - Google Patents

位相同期ループにおいてフィードバック分周比を決定する方法および装置

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JPH08265140A JP8073297A JP7329796A JPH08265140A JP H08265140 A JPH08265140 A JP H08265140A JP 8073297 A JP8073297 A JP 8073297A JP 7329796 A JP7329796 A JP 7329796A JP H08265140 A JPH08265140 A JP H08265140A
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Abstract

(57)【要約】 【課題】 種々の固定周波数クロックに対して適切に動
作するデジタル位相同期ループ（ＤＰＬＬ）を実現す
る。 【解決手段】 ＤＰＬＬ１０は第１の比較器１２、第２
の比較器１４、第３の比較器１６、アジャスタ１８、フ
ィードバック分周器２０、しきい値ユニット２１、デジ
タル発振器２３、およびループフィルタ２４を含む。Ｄ
ＰＬＬ１０の第１の比較器１２、ループフィルタ２４、
デジタル発振器２３、およびフィードバック分周器２０
は制御された発振信号を生成するよう動作する。第２の
比較器１４、第３の比較器１６、およびアジャスタ１８
はフィードバック分周器２０に除数を提供し、これによ
りＤＰＬＬ１０は種々の未知のシステムクロック２２の
周波数で動作可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般的には信号処
理システムに関し、かつより特定的には信号処理システ
ム内で使用されるデジタル位相同期ループの制御に関す
る。
【０００２】
【従来の技術】デジタル位相同期ループ（ＤＰＬＬ）は
一般に基準発振と同相であるが基準発振の倍数の周波数
の発振信号を生成するために使用される。アナログ−デ
ジタル（Ａ／Ｄ）変換器はＤＰＬＬを使用してシグマ−
デルタ変換プロセスにおけるオーバサンプリングにおい
て使用される高周波発振信号を発生する。直列デジタル
データをサンプルしかつ該データをアナログフォーマッ
トに変換するデータ変換器もまたそのサンプリングを到
来デジタルデータのレートと同期させるために高周波サ
ンプリング発振を必要とする。
【０００３】ＤＰＬＬを使用する１つの特定の用途はデ
ジタル電話システムである。デジタル電話システムにお
いては、デジタルデータを含む無線周波送信信号がベー
スユニット（基地局）と携帯用ユニットとの間で送信さ
れる。アナログ信号に結合されるデジタルデータは典型
的にはデータフレームとして直列形式に編成されたデジ
タルデータからなる。データフレームは周期的なベース
でベースユニットから携帯用ユニットに送信され、それ
によって携帯用ユニットが前記データフレームにもとづ
き基準発振信号を生成しかつデータを矛盾なく受信でき
るようになる。前記データフレームに基づき、携帯用ユ
ニットのＤＰＬＬは前記基準発振にもとづくがずっと高
い周波数でサンプリング信号を生成する。携帯用ユニッ
ト内の通信プロセッサは該サンプリング信号を使用して
デジタル形式とアナログ形式の間でデータを変換する。
典型的には、該デジタルデータは音声データを含み、か
つ通信プロセッサはユーザに伝達されかつユーザから受
信されるアナログ形式とベースユニットから受信されか
つベースユニットに伝達されるデジタル形式の間でデー
タを変換する。
【０００４】ＤＰＬＬは典型的には位相検出器、ループ
フィルタ、デジタル発振器、およびフィードバック分周
器を備えている。動作においては、デジタル発振器が固
定周波数のクロックから第１の発振信号を生成する。典
型的には、前記固定周波数のクロックは１０メガヘルツ
のレンジのどこかにありかつ前記第１の発振信号は１メ
ガヘルツのレンジにあるが、もちろんこれらの周波数は
取り付けられた装置に応じて変わる。第１の発振信号は
分周器に入り、該分周器はフィードバック発振とサンプ
リングプロセスにおいて通信プロセッサによって使用さ
れるサンプリング信号の双方を生成する。前記位相検出
器およびループフィルタは強制的にフィードバック発振
を基準発振と同相になるようにする。このようにして、
第１の発振信号およびサンプリング信号もまた基準発振
と同相になる。
【０００５】伝統的には、ＤＰＬＬの仕様は、正しいフ
ィードバック信号およびサンプリング信号を生成するた
めに、前記固定周波数のクロックがある周波数でありか
つある許容差（ｔｏｌｅｒａｎｃｅ）をもつことを要求
している。従って、特定の固定周波数のクロックを選択
することが重要であった。今日種々の異なる周波数を有
するクロックが一般に使用されかつ、別な方法でも固定
周波数のクロックとして作用させるために入手できる。
【０００６】
【発明が解決しようとする課題】不幸なことに、ＤＰＬ
Ｌは今までフィードバック発振を生成するために特定の
固定周波数のクロックとともに動作するよう設計されて
きており、この制限が欠点となっている。従って、技術
的にＤＰＬＬが種々の固定周波数クロックの周波数で適
切に機能できるようにし、それによって単一のＤＰＬＬ
の設計が種々の装置に使用できるようにするための装置
および方法の必要性が存在する。
【０００７】
【課題を解決するための手段】一般に、本発明はデジタ
ル位相同期ループ（“ＤＰＬＬ”）におけるフィードバ
ック分周比を決定するための装置および方法を提供す
る。これは絶えずＤＰＬＬの動作を監視してフィードバ
ック信号におけるドリフトが適切でないフィードバック
分周比によって引き起こされているかあるいは単にＤＰ
ＬＬに関連する１つまたはそれ以上の固定周波数信号の
ドリフトによって引き起こされたかを判定することによ
って達成される。そのようなドリフトを検出すると、Ｄ
ＰＬＬはそれに応じてフィードバック除数（ｄｉｖｉｓ
ｏｒ）を調整することによって、得られる発振が与えら
れた公差内に入るようにする。従って、本発明は単一の
ＤＰＬＬが種々の固定周波数クロックとともに使用でき
かつ周波数ドリフトを訂正できるようにする。
【０００８】
【発明の実施の形態】図１はＤＰＬＬ１０を示し、該Ｄ
ＰＬＬ１０は第１の比較器、または位相検出器、１２、
第２の比較器１４、第３の比較器１６、調整器またはア
ジャスタ（ａｄｊｕｓｔｅｒ）１８、フィードバック分
周器２０、しきい値ユニット２１、デジタル発振器２
３、およびループフィルタ２４を含む。ＤＰＬＬ１０の
動作は本発明の教示を導入した部分を除いては従来のＤ
ＰＬＬと実質的に同じである。従って、当業者はこれら
の構成要素の動作を理解しておりかつそれらの動作の詳
細な説明はここでは行わない。
【０００９】第１の比較器１２は基準発振２６とフィー
ドバック発振２８との間の相対位相を比較し、かつその
ような比較にもとづき出力信号を生成する。フィードバ
ック発振２８が基準発振２６の位相より進んでいる場合
は、第１の比較器１２は基準発振２６の受信に応じてア
リーエラー（ｅａｒｌｙ ｅｒｒｏｒ）信号３０を発生
する。しかしながら、基準発振２６がフィードバック発
振２８の位相よりも進んでいる場合は、第１の比較器１
２は基準発振２６の受信に応じてレイトエラー（ｌａｔ
ｅ ｅｒｒｏｒ）信号３２を生成する。従って基準発振
２６のそれぞれのサイクルに応じてアーリーエラー信号
３０またはレイトエラー信号３２のいずれかが生成され
る。
【００１０】ループフィルタ２４は前記アーリーエラー
信号３０およびレイトエラー信号３２を受信しかつ該信
号をカウントアップおよびカウントダウンの方法で累積
してＤＰＬＬ１０によって生成された第１の発振の位相
を調整すべきか否かを決定する。ループフィルタ２４が
フィードバック発振２８が基準発振２６よりも所定の限
界を超えるように位相が進んでいると判定した場合、ル
ープフィルタ２４はデジタル発振器２３にリタード（ｒ
ｅｔａｒｄ）信号５８を生成する。ループフィルタ２４
がフィードバック発振が基準発振２６よりも所定の限界
を超えて位相が遅れていると判定した場合は、ループフ
ィルタ２４はデジタル発振器に対しアドバンス（ａｄｖ
ａｎｃｅ）信号６０を発行する。典型的には、前記アー
リーエラー信号３０はカウンタ（図示せず）へのカウン
トアップ入力として作用し、一方前記レイトエラー信号
３２はカウンタへのカウントダウン入力として作用す
る。カウンタが正のカウント限界に到達したとき、ルー
プフィルタ２４はリタード信号５８を発行する。逆に、
カウンタが負のカウント限界に到達した場合は、ループ
フィルタ２４はアドバンス信号６０を発生する。
【００１１】デジタル発振器２３は未知のシステムクロ
ック２２にもとづき第１の発振（信号）２５を生成す
る。該未知のシステムクロック２２は一般に利用可能な
複数の周波数の内の任意のものでよい。デジタル発振器
２３はカウンタ（図示せず）およびデコーダ（図示せ
ず）を備えるのが好ましい。通常のまたは正常な（ｎｏ
ｒｍａｌ）サイクルの間に、カウンタはある数までカウ
ントアップし、第１の発振２５のサイクルを発行し、か
つデコードによってリセットされる。典型的な構成で
は、例えば、デジタル発振器２３は前記未知のシステム
クロック２２の１０サイクルごとに前記第１の発振２５
のパルスの立上りエッジを発行する。しかしながら、デ
ジタル発振器２３がリタード信号５８を受信したとき、
それは第１の発振２５の立上りエッジを発行する前に１
１サイクルの未知のシステムクロック２２をカウントす
る。あるいは、デジタル発振器２３がアドバンス信号６
０を受信したとき、それは第１の発振２５の立上りエッ
ジを発行する前に９サイクルのみの未知のシステムクロ
ック２２のサイクルをカウントアップする。従って、一
貫して（ｃｏｎｓｉｓｔｅｎｔｌｙ）第１の発振２５を
発生することに加えて、デジタル発振器２３はリタード
５８およびアドバンス６０の信号に応じて選択的に第１
の発振２５の位相を進めあるいは遅らせる。
【００１２】前記フィードバック分周器２０は第１の発
振２５を分周してフィードバック発振信号２８を生成す
る。好ましくは、前記フィードバック分周器はカウンタ
５２およびデコーダ５４から構成される。動作において
は、カウンタ５２はある除数値までカウントアップし、
その時点でデコーダ５４がカウンタ５２をリセットしか
つフィードバック発振２８の立上りエッジを出力する。
前記除数値は前記アジャスタ１８によってデコーダ５４
に与えられかつアジャスタ１８によって必要に応じて調
整できる。前記フィードバック分周器２０はまたＯＲゲ
ートを含み、該ＯＲゲートはアジャスタ１８がＤＰＬＬ
１０のリセットサイクルの間に絶えずカウンタ５２をリ
セットできるようにする。絶えずリセットされた場合、
カウンタ５２はカウントアップせずかつ従って、フィー
ドバック分周器２０はフィードバック発振２８を生成し
ない。
【００１３】第２の比較器１４、第３の比較器１６、お
よびアジャスタ１８はフィードバック発振２８の周波数
を基準発振２６の周波数に整合させるようフィードバッ
ク分周器２０で使用される除数を調整する働きをなす。
このようにして、これらの構成要素は未知のシステムク
ロック２２の異なる動作周波数を補償しかつ本発明のＤ
ＰＬＬに種々の動作周波数の内の任意のものを有する未
知のシステムクロック２２を与えることができるように
する。
【００１４】第２の比較器１４は好ましくはエラー信号
３４を粗調（ｃｏａｒｓｅ）しきい値３６と比較しかつ
該エラー信号３４が粗調しきい値３６に対し不都合な
（ｕｎｆａｖｏｒａｂｌｙ）比較を行った場合に粗調調
整指示子（ｃｏａｒｓｅ ａｄｊｕｓｔ ｉｎｄｉｃａ
ｔｏｒ）４０を生成する。好ましくは、前記エラー信号
３４はアーリーエラー信号３０およびレイトエラー信号
３２の双方から構成される。これらの信号は好ましくは
基準発振２６と同相でありかつ基準発振２６のおのおの
のサイクルに際して生成される。本実施形態では、エラ
ー信号３４は該エラー信号３４が粗調しきい値３６を超
えたとき粗調しきい値３６に対して不都合な比較を行う
ことになる。
【００１５】第３の比較器１６はエラー信号３４を精細
（ｆｉｎｅ）しきい値３８と比較しかつ該エラー信号３
４が精細しきい値３８に対して不都合な比較を行った場
合には精細調整指示子（ｆｉｎｅ ａｄｊｕｓｔ ｉｎ
ｄｉｃａｔｏｒ）４２を生成する。前記エラー信号３４
は前記エラー信号３４が精細しきい値３４を超えたとき
に該精細しきい値３８に対して不都合な比較を行うのが
好ましい。前記エラー信号３４は好ましくは第１の比較
器１２によって生成されたアーリーエラー信号３０およ
びレイトエラー信号３２の双方からなり、それによって
比較が基準発振２６のそれぞれのサイクルにおいて行わ
れるよう構成される。
【００１６】しきい値ユニット２１は前記粗調しきい値
３６および精細しきい値３８の双方を構築する。前記し
きい値ユニット２１はフィードバック分周器２０のカウ
ンタ５２の出力を使用して前記粗調および精細しきい値
を生成することが好ましい。要するに、しきい値３６お
よび３８は固定された持続時間を有しかつカウンタ５２
の出力に同期した方形波パルスである。該しきい値のエ
ッジはエラー信号３４のエッジと比較される。エラー信
号３４のエッジが該しきい値のエッジを超えたとき、比
較は不都合なものとなりかつ調整指示子４０または４２
が発生される。前記粗調調整指示子４０および精細調整
指示子４２の双方は２ビットのデータからなり、基準発
振２６とフィードバック発振２８との間の相対的な位相
位置およびび差がアジャスタ１８に伝達されるようにす
ることが好ましい。該しきい値についてのさらに詳細は
図２を参照して以下に説明する。
【００１７】アジャスタ１８は粗調調整指示子４０、精
細調整指示子４２、アーリーエラー信号３０、およびレ
イトエラー信号３２をその入力として受け入れる。アジ
ヤスタ１８は調整発生ユニット（ａｄｊｕｓｔ ｇｅｎ
ｅｒａｔｉｏｎ ｕｎｉｔ：ＡＧＵ）４４、可能な除数
を含むメモリ４６、現在の除数を含むレジスタ４８、お
よびロックインジケータ５０を具備するのが好ましい。
アジャスタ１８は複数の除数から適切な除数を選択し、
該除数をフィードバック分周器に供給することにより、
フィードバック発振２８の周波数が基準発振２６の周波
数と整合するよう、動作する。このようにして、本発明
のＤＰＬＬ１０は種々の未知システムクロック２２の内
の任意のものによって動作することができる。
【００１８】動作においては、アジャスタ１８は始めに
種々の粗調しきい値から第１の粗調しきい値を選択しか
つＤＰＬＬ１０の動作を開始することにより、フィード
バック発振２８が行われる。スタートアップにおいて
は、ループフィルタ２４、デジタル発振器２３、および
フィードバック分周器２０はすべてリセットされ、それ
によってＤＰＬＬ１０がその動作を基準点から開始する
ことが好ましい。次に、フィードバック発振２８がアジ
ャスタ１８によってフィードバック分周器２０に与えら
れる第１の粗調除数にもとづき生成される。
【００１９】基準発振２６のおのおののサイクルに応じ
て、エラー信号３４が粗調しきい値３６および精細しき
い値３８の双方に対して比較される。もしエラー信号３
４が粗調しきい値３６に対して不都合に比較されれば、
第２の比較器１４は粗調調整指示子４０を生成する。も
しエラー信号３４が精細しきい値３８に対して不都合に
比較すれば、第３の比較器１４は精細調整指示子４２を
生成する。エラー信号３４はそれがしきい値信号を超え
たときに該しきい値信号に対して不都合な比較を行うこ
とが好ましい。
【００２０】粗調調整指示子４０が生成されたとき、精
細調整指示子４２もまた生成されるが、アジャスタ１８
によって無視される。そのような場合、ＡＧＵ４４は現
在の除数が正しくないものと判定し、かつ、粗調調整信
号４０にもとづき、好ましくはメモリ４６から新しい粗
調除数を選択しかつ該新しい粗調除数を現在の除数とな
るようにレジスタ４４に入れることによって粗調除数を
調整する。粗調調整指示子４０は相対位相に関する情報
を提供するから、ＡＧＵ４４はより大きな除数を選択す
るかあるいはより小さな除数を選択するかを決定する。
粗調調整指示子４０が生成された後、ロック指示子５０
はＯＲゲート５６をロックアウトして基準発振２６の次
の受信までＤＰＬＬ１０をリセット状態にする。リセッ
ト状態においては、カウンタ５２は絶えずリセットされ
てフィードバック発振２８が生成されるのを防止する。
しかしながら、基準発振２６の次の受信に応じて、ＤＰ
ＬＬ１０は新しい粗調除数４８を使用して活性化され
る。
【００２１】粗調調整指示子４０が生成されず、精細調
整指示子４２が生成された場合には、ＡＧＵ４４は好ま
しくは新しい精細除数を選択することにより除数を調整
しかつそれをレジスタ４８に入れる。しかしながら、精
細調整指示子４２が生成された場合には、カウンタ５２
は動作し続けかつロック指示子５０によってリセットさ
れない。従って、ＤＰＬＬ１０はフィードバック発振２
８を連続的に生成できるようになる。
【００２２】粗調調整指示子４０または精細調整指示子
４２のいずれも生成されない場合は、レジスタ４８に格
納された除数は不変状態に留まっておりかつＤＰＬＬ１
０の動作が続けられる。従って、本発明は種々の未知の
システムクロック２２の周波数によって使用できるＤＰ
ＬＬ１０を開示する。該ＤＰＬＬ１０はスタートアップ
に応じて正しい除数を決定し、周波数ドリフトを訂正
し、かつノイズの多い状態で動作することができる。
【００２３】図２は、前記発振、エラー信号、およびし
きい値の間の関係を示す。フィードバック発振１００は
前に述べたようにＤＰＬＬ１０によって生成されかつ、
理想的には、ＤＰＬＬ１０の外部で生成される基準発振
１０２と位相ロックしかつ周波数ロックしている。図示
のごとく、エラー信号１０４は好ましくはアーリーエラ
ー信号３０およびレイトエラー信号３２からなり、かつ
基準発振１０２のそれぞれのサイクルに応じて生成され
かつ基準発振１０２と同相である。粗調しきい値１０
６、精細しきい値１０８、および無調整（ｎｏ ａｄｊ
ｕｓｔｍｅｎｔ）しきい値１１０信号はしきい値ユニッ
ト２１によって生成されかつ除数を調整すべきか否かを
決定するためにアジャスタ１８に基準を提供する。粗調
しきい値３６に対して不利または不都合に比較を行うエ
ラー信号１０４が粗調しきい値１０６から受信されたと
き、粗調除数調整が行われる。エラー信号１０４はそれ
が粗調しきい値を超えたとき、すなわち粗調しきい値信
号が論理ハイである場合、不都合に比較を行う。さら
に、好ましくは、粗調しきい値の調整は新しい粗調除数
を選択することによって達成される。このようなシーケ
ンスの事象は図２の最も左の部分に示されている。従っ
て、粗調調整信号１１２が生成され、アジャスタ１４は
該信号を受信し、かつ新しい粗調除数を選択する。アー
リーエラー信号３０がエラー信号１０４として作用する
場合、次により大きな粗調除数が選択されることが好ま
しく、一方レイトエラー信号３２がエラー信号１０４と
して作用する場合は、次により小さな粗調除数が選択さ
れることが好ましい。
【００２４】図２の中央部分を参照すると、エラー信号
１０４および精細しきい値１０８が論理ハイである場合
は、精細調整信号１１４が生成される。アジャスタ１８
は該精細調整信号１１４を受信しかつそれに従って新し
い精細除数を選択する。アーリーエラー信号３０がエラ
ー信号１０４として作用する場合は、好ましくは次によ
り大きな精細除数が選択され、一方レイトエラー信号３
２がエラー信号１０４として作用する場合は、次により
小さな精細除数が選択されるのが好ましい。
【００２５】次に図２の最も右側を参照すると、エラー
信号１０４が無調整しきい値信号１１０のアクティブハ
イ部分の間に生成された場合には、粗調調整信号１１２
も精細調整信号１１４も生成されない。従って、前に使
用された除数がフィードバック発振１００の少なくとも
次のサイクルにわたり保持される。
【００２６】図３は、メモリ４６における、除数１〜除
数４４として示された、除数の好ましい編成、およびＤ
ＰＬＬ１０によって使用される除数をアクセスする好ま
しい技術を示す。図示のごとく、これらの除数は除数値
にもとづく順次的な方法で除数グループ内に存在するの
が好ましい。例えば、第１の除数グループ１２０は５つ
の除数を含み、第２の除数グループ１２２は４つの除数
を含み、かつ第３のグループは４つの除数を含むことが
できる。ある除数グループ内の１つの特定の除数は好ま
しくは粗調除数として選択される。例えば、除数グルー
プ１２０の除数１および除数グループ１２２の除数２０
は粗調除数として示される。
【００２７】特定の例では、スタートアップにおいて、
第１の粗調除数１２６（除数１）は第１の除数グループ
１２０から選択されかつＤＰＬＬ１０はこれに従って動
作する。ＡＧＵ４４が粗調調整指示子４０を受信したと
き、それは新しい粗調除数１２８を異なる除数グループ
１２２から選択する。あるいは、ＡＧＵ４４が精細調整
指示子４２を受信したとき、それは新しい精細除数１３
０を前記粗調除数１２６と同じ除数グループ１２０か
ら、好ましくは１つの除数位置だけ離れて、新しい精細
除数１３０を選択する。引き続くサイクルにおいて、も
し他の精細調整指示子４２が受信されれば、同じ除数グ
ループ１２０の新しい精細除数が選択される。
【００２８】図４は、本発明の第１の好ましい方法を示
す。ブロック１５０における本発明の最初のステップは
粗調除数を選択する段階を含む。ブロック１５０から、
本方法はブロック１５２に進み、そこであるトリガ事象
に応じて、基準発振２６をフィードバック発振２８と比
較することによりエラー信号が生成される。トリガ事象
はスタートアップ、基準発振の変化、電源の中断および
／または未知のシステムクロックのトグル（ｔｏｇｇｌ
ｉｎｇ）とすることができる。次に、ブロック１５４に
おいて、エラー信号が粗調しきい値と比較される。判断
ブロック１５６において、ブロック１５４の比較が好都
合なまたは有利な（ｆａｖｏｒａｂｌｅ）ものであるか
否かが判定される。もし該比較が好都合なものでなけれ
ば、本方法はブロック１５８に進み、そこで粗調除数調
整がフィードバック分周器に対して与えられる。ブロッ
ク１５８から、本方法はブロック１５２に進み、そこで
他のエラー信号が生成される。もし、判断ブロック１５
６において、前記比較が好都合なまたは好ましいもので
あれば、本方法はブロック１６０に進み、そこでエラー
信号が精細しきい値と比較される。次に、ブロック１６
２において、エラー信号と精細しきい値との間の前記比
較が好都合であるか否かが判定される。もし該比較が好
都合でなければ、本方法はブロック１６４に進み、そこ
で精細除数調整がフィードバック分周器２０に与えられ
る。ブロック１６４から本方法はブロック１５２に戻
る。もし、ブロック１６２において、前記比較が好都合
なものであれば、本方法はブロック１５２に戻り、そこ
で他のエラー信号が生成される。本発明の方法は単一の
ＤＰＬＬ１０として種々の異なる未知システムクロック
２２とともに使用できることである。このようにして、
ＤＰＬＬ１０は従来技術的に知られたものよりもその動
作においてより柔軟性がある。
【００２９】図５は、本発明の別の好ましい方法を示
す。本発明の好ましいこの方法のブロック１７０におけ
る最初のステップは第１の除数グループから粗調除数を
選択する段階を含む。ブロック１７２の次のステップと
して、トリガ事象に応じて基準発振２６をフィードバッ
ク発振２８と比較することによりエラー信号が生成され
る。次に、ブロック１７４において、前記エラー信号が
粗調しきい値と比較される。判断ブロック１７６におい
て、該比較が好都合なものであるか否かが判定される。
もし該比較が好都合なものでなければ、本方法はブロッ
ク１７８に戻り、そこで新しい粗調除数が新しい除数グ
ループから選択される。ブロック１７８から、制御はブ
ロック１７２に戻る。もし、ブロック１７６において、
前記比較が好都合なものであれば、本方法はブロック１
８０に進む。ブロック１８０において、前記エラー信号
が精細しきい値と比較される。次に、判断ブロック１８
２において、前記比較が好都合なものであるか否かが判
定される。もし該比較が好都合なものでなければ、本方
法はブロック１８４に進み、そこで新しい除数が選択さ
れ、該新しい除数は前の除数と同じ除数グループからの
ものとされる。ブロック１８４から本方法はブロック１
７２に戻る。もし、ブロック１８２において、前記比較
が好都合であれば、本方法はまたブロック１７２に戻
る。好ましくは、ブロック１７６およびブロック１８２
において行われる比較はエラー信号をしきい値と比較し
かつ該エラー信号が比較されている特定のしきい値を超
えない場合にのみ該比較が好都合であるものと判定す
る。
【００３０】上に述べた好ましい実施形態は本発明の原
理を説明するためであり、本発明の範囲を制限すること
を意図しているのではない。当業者により添付の特許請
求の範囲から離れることなくこれらの好ましい実施形態
に対し種々の他の実施形態および修正を行うことができ
る。
【００３１】
【発明の効果】以上のように、本発明によれば、種々の
固定周波数のクロックで適切に動作するＤＰＬＬが提供
でき、単一のＤＰＬＬの設計を数多くの装置に使用する
ことも可能になる。
【図面の簡単な説明】
【図１】本発明に係わるデジタル位相同期ループおよび
除数決定装置を示すブロック図である。
【図２】本発明に係わるデジタル位相同期ループおよび
除数決定装置の発振、エラー、しきい値および調整信号
を示すタイミング図である。
【図３】本発明に係わる除数選択論理を示す説明図であ
る。
【図４】デジタル位相同期ループの除数を決定するため
の本発明に係わる第１の方法を示す論理図である。
【図５】デジタル位相同期ループの除数を決定するため
の本発明に係わる第２の方法の論理図である。
【符号の説明】
１０ デジタル位相同期ループ（ＤＰＬＬ） １２ 第１の比較器 １４ 第２の比較器 １６ 第３の比較器 １８ アジャスタ ２０ フィードバック分周器 ２１ しきい値ユニット ２３ デジタル発振器 ２４ ループフィルタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 未知の基準クロックから位相同期ループ
    （１０）におけるフィードバック分周比を決定する方法
    であって、 ａ）トリガ事象に応じて、基準発振信号（２６）をフィ
    ードバック発振信号（２８）と比較してエラー信号（３
    ４）を生成する段階、 ｂ）前記エラー信号（３４）を粗調しきい値（３６）と
    比較する段階、そして ｃ）前記エラー信号（３４）が前記粗調しきい値（３
    ６）に対し不利な比較であった場合に、フィードバック
    分周器（２０）に粗調除数調整を与える段階、 を具備することを特徴とする未知の基準クロックから位
    相同期ループ（１０）におけるフィードバック分周比を
    決定する方法。
  2. 【請求項２】 未知の基準クロックから位相同期ループ
    （１０）のフィードバック分周器（２０）のための除数
    を決定する方法であって、 ａ）トリガ事象に応じて、基準発振信号（２６）をフィ
    ードバック発振信号（２８）と比較してエラー信号（３
    ４）を生成する段階であって、前記フィードバック発振
    信号（２８）は第１の除数を使用して生成されるもの、 ｂ）前記エラー信号を粗調しきい値（３６）と比較する
    段階、そして ｃ）前記エラー信号（３４）が前記粗調しきい値（３
    ６）に対して不利な比較になった場合に、第２の除数を
    選択する段階であって、該第２の除数は前記第１の除数
    と異なる除数グループにあるもの、 を具備することを特徴とする未知の基準クロックから位
    相同期ループ（１０）のフィードバック分周器（２０）
    のための除数を決定する方法。
  3. 【請求項３】 未知の基準クロックから位相同期ループ
    （１０）におけるフィードバック分周比を決定する装置
    であって、 第１の比較器（１２）であって、トリガ事象に応じて、
    該比較器（１２）は基準発振信号（２６）をフィードバ
    ック発振信号（２８）と比較してエラー信号（３４）を
    生成するもの、 第２の比較器（１４）であって、該第２の比較器（１
    ４）はエラー信号（３４）を粗調しきい値（３６）と比
    較するもの、そしてアジャスタ（４４）であって、前記
    エラー信号（３４）が前記粗調しきい値（３６）に対し
    て不利な比較となれば、該アジャスタ（４４）はフィー
    ドバック分周器（２０）に対し粗調除数調整を与えるも
    の、 を具備することを特徴とする未知の基準クロックから位
    相同期ループ（１０）においてフィードバック分周比を
    決定する装置。
  4. 【請求項４】 位相同期ループ（１０）において未知の
    基準クロックからフィードバック分周比を決定する装置
    であって、 第１の比較器（１２）であって、トリガ事象に応じて、
    該第１の比較器（１２）は基準発振信号（２６）をフィ
    ードバック発振信号（１８）と比較してエラー信号を生
    成し、前記フィードバック発振信号（２８）は第１の除
    数を使用して生成されるもの、 第２の比較器（１４）であって、該第２の比較器（１
    ４）は前記エラー信号（３４）を粗調しきい値（３６）
    と比較するもの、そしてアジャスタ（４４）であって、
    前記エラー信号（３４）が前記粗調しきい値（３６）に
    対して不利な比較となった場合、該アジャスタ（４４）
    は前記第１の除数と異なる除数グループにある第２の除
    数を選択するもの、 を具備することを特徴とする位相同期ループ（１０）に
    おいて未知の基準クロックからフィードバック分周比を
    決定する装置。
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