JPH08265163A

JPH08265163A - 信号処理装置

Info

Publication number: JPH08265163A
Application number: JP7091601A
Authority: JP
Inventors: Yuichi Kojima; 裕一小島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-03-24
Filing date: 1995-03-24
Publication date: 1996-10-11

Abstract

(57)【要約】【目的】例えば音響信号の処理などを簡単な回路構成
で行なうことができて、小型化，低コスト化を実現可能
な信号処理装置を提供する。【構成】１ビットで表現されたフィルタ係数が記憶さ
れている係数記憶部（例えば係数ＲＯＭ）３７と、クロ
ックパルスＣＬＫをカウントし、そのカウント値によ
り、係数ＲＯＭ３７をアドレッシングするカウンタ３８
と、係数記憶部３７中から選択出力された１ビットフィ
ルタ係数Ｄ₂と信号蓄積部３４から選択出力された１ビ
ット入力信号Ｄ₁とを用いて、１ビットで表現されたフ
ィルタリング結果を算出するフィルタリング結果出力部
３９とを有し、オーバーサンプリング方式により１ビッ
トで表現された１ビット入力信号を直接フィルタリング
して１ビットで表現されたフィルタリング結果を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音響信号処理などに利
用される信号処理装置に関する。

【０００２】

【従来の技術】近年、例えば音響信号処理用の信号処理
装置が着目されている。図１０はこの種の従来の信号処
理装置の構成例を示す図である。図１０を参照すると、
この信号処理装置は、音響発生用信号を生成する信号生
成部５１と、信号生成部５１からの音響発生用信号をＡ
／Ｄ変換するＡ／Ｄ変換部５２と、Ａ／Ｄ変換部５２に
よってデジタル信号に変換された音響発生用信号の性質
を変えるデジタルフィルタ部５３と、デジタルフィルタ
部５３によって性質を変えたデジタル信号をＤ／Ａ変換
するＤ／Ａ変換部５４と、Ｄ／Ａ変換部５４によってア
ナログ信号に変換された音響発生用信号に基づいて音響
を出力するスピーカ５５とを有している。

【０００３】この種の信号処理装置では、例えば、実際
のスピーカ５５とは異なる位置にあたかも仮想スピーカ
５５’が存在し、人間Ｈがスピーカ５５から出力された
音響をこの仮想音源（仮想スピーカ５５’）から出力さ
れたものとして聞くことができるよう、デジタルフィル
タ部５３において信号の性質を変えることができる。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の信号処理装置では、Ａ／Ｄ変換部５２に例えば図１
１に示すような従来型（図１１の例では、逐次比較型）
のＡ／Ｄ変換器を用い、アナログ入力（信号生成部５１
からの音響発生用信号）の電圧を比較器６１，Ｄ／Ａ変
換器６２，逐次比較レジスタ６３により、１６ビットあ
るいは２４ビットのデジタル信号に変換していた。すな
わち、この逐次比較型のＡ／Ｄ変換器では、基準となる
Ｄ／Ａ変換器６２の出力電圧が入力信号（アナログ入
力）に最も近くなるように、２分探索法によって、１６
ビットあるいは２４ビットのデジタル信号を得ている。

【０００５】また、上述した従来の信号処理装置では、
デジタルフィルタ部５３に、ＤＳＰ（デジタル信号処理
プロセッサ）を用い、デジタルフィルタ部５３では、Ａ
／Ｄ変換部５２からの１６ビットあるいは２４ビットの
デジタル信号に対してＤＳＰを用いてフィルタリング
（積和演算）を行なっていた。

【０００６】しかしながら、このような信号処理装置で
は、１６ビットあるいは２４ビットのＡ／Ｄ変換器、ま
た、積和演算用のＤＳＰなどが比較的大きな回路構成の
ものとなるため、信号処理装置の小型化，低コスト化を
図ることができないという問題があった。

【０００７】本発明は、例えば音響信号の処理などを簡
単な回路構成で行なうことができて、小型化，低コスト
化を実現可能な信号処理装置を提供することを目的とし
ている。

【０００８】

【課題を解決するための手段および作用】上記目的を達
成するために、請求項１記載の発明では、１ビットで表
現された１ビット入力信号を蓄積する信号蓄積手段と、
１ビットで表現されたフィルタ係数が記憶されている係
数記憶手段と、信号蓄積手段からの１ビット入力信号と
係数記憶手段からの１ビットフィルタ係数とによりフィ
ルタリング結果を計算するフィルタリング結果出力手段
とを有し、オーバーサンプリング方式により１ビットで
表現された１ビット入力信号を直接フィルタリングして
１ビットで表現されたフィルタリング結果を得る。これ
により、１ビットで表現された信号に対するフィルタリ
ング処理が簡単な構成の回路で実現可能となり、特に、
直線位相性などの利点を有するＦＩＲフィルタリングの
手法が簡単な構成の下で可能となる。

【０００９】また、請求項２記載の発明では、オーバー
サンプリング方式には、ΔΣ変調方式が用いられる。こ
れにより、信号処理精度を高めることができ、また、Ｆ
ＩＲフィルタを非常に簡単な構成で実現できる。

【００１０】また、請求項３記載の発明では、フィルタ
リング結果出力手段は、１回のフィルタリング結果出力
につき、係数記憶手段から選択した１個の１ビットフィ
ルタ係数と、信号蓄積手段から選択した対応する１個の
１ビット入力信号とを用いて、１つのフィルタリング結
果を出力する。これにより、非常に簡単なハードワイヤ
ド・ロジックで、１ビット信号に対するフィルタリング
処理を行なうことができる。

【００１１】また、請求項４記載の発明では、フィルタ
リング結果出力手段は、１回のフィルタリング結果出力
につき、係数記憶手段から選択した複数の１ビットフィ
ルタ係数と、信号蓄積手段から選択した対応する複数の
１ビット入力信号とを用いて、複数のフィルタリング結
果を並列出力する。これにより、フィルタリング処理の
回数を減らすことが可能になり、比較的低い動作クロッ
クで回路を動作させることができる。

【００１２】また、請求項５，６記載の発明では、確率
密度変調のオーバーサンプリング比をＭとし、確率密度
変調された１ビットフィルタ係数の長さをＮ・Ｍとし、
出力信号の精度を保証する数値をＱとするとき、確率密
度変調した信号の１サンプリングに対するフィルタリン
グ結果出力手段からの出力信号数Ｘが、Ｘ≧Ｎ²・Ｑ²／
Ｍの関係を満たすよう構成され、または、確率密度変調
のオーバーサンプリング比をＭとし、確率密度変調され
た１ビットフィルタ係数の長さをＮ・Ｍとし、出力信号
の精度を保証する数値をＱとし、フィルタリングに用い
る複数の信号個数をＰとするとき、確率密度変調した信
号の１サンプリングに対する前記フィルタリング結果出
力手段からの出力信号数Ｘが、Ｘ≧Ｎ²Ｑ²／（Ｍ・Ｐ）
の関係を満たすように構成されている。これにより、出
力信号の期待精度を高めることができる。

【００１３】

【実施例】図１は本発明に係る信号処理装置の一実施例
の構成図である。図１の例では、信号処理装置は、音響
信号処理用の信号処理装置として構成されており、音響
発生用信号を生成する信号生成部１と、信号生成部１か
らの音響発生用信号に対して処理を行なう信号処理部２
と、信号処理部２で処理された音響発生用信号に基づい
て音響を出力するスピーカ４とを有している。

【００１４】ここで、信号処理部２は、Δ（デルタ）変
調器やΔΣ（デルタ・シグマ）変調器などの変調器５
と、変調器５からの信号に対してその信号の性質を変え
るフィルタリング処理を施すフィルタリング部６と、フ
ィルタリング処理された結果の信号から音響発生用のデ
ジタルデータを生成するデジタルデータ生成部７とを有
している。

【００１５】本実施例の信号処理装置も、図１０に示し
た従来の信号処理装置と同様に、例えば、実際のスピー
カ４とは異なる位置にあたかも仮想スピーカ４’が存在
し、人間Ｈがスピーカ４から出力された音響を、この仮
想音源（仮想スピーカ４’）から出力されたものとして
聞くことができるように信号処理するようになっている
が、本実施例の信号処理装置では、その回路構成を従来
に比べて簡単なものにすることを意図しており、このた
め、図１０に示した従来の信号処理装置のＡ／Ｄ変換部
５２，デジタルフィルタ部５３のかわりに、変調器５，
フィルタリング部６，デジタルデータ生成部７の信号処
理部２が設けられている。

【００１６】すなわち、図１の信号処理装置において
は、信号処理部２の変調器５は、例えば文献「日経エレ
クトロニクス 1988.7.25 （NO.452），277〜285頁」，
「日経エレクトロニクス 1988.8.8 （NO.453），211〜2
22頁」，「日経エレクトロニクス 1988.8.22 （NO.45
4），277〜286頁」，「日経エレクトロニクス 1988.10.
17（NO.458），223〜231頁」，「日経エレクトロニクス
1988.10.31 （NO.459），233〜239頁」，「日経エレク
トロニクス 1988.11.14 （NO.460），271〜277頁」に示
されているように、オーバーサンプリング方式によって
１ビットで表現された信号を得るようになっている。

【００１７】図２，図３には、変調器５の一例として、
Δ変調器，ΔΣ変調器の構成がそれぞれ示されている。
図２を参照すると、Δ変調器は、１ビット量子化器とし
ての電圧比較器１１と、１ビットＤ／Ａ変換器１２と、
アナログ積分器１３と、比較器１１の出力を１サンプリ
ング周期の時間だけ保持するＤフリップフロップ（１サ
ンプル遅延器）１４とにより構成されている。なお、１
ビットＤ／Ａ変換部１２，アナログ積分器１３は、入力
信号を予測する予測フィルタ１５として機能するように
なっている。すなわち、アナログ積分器１３からは、入
力信号に対する予測信号が出力されるようになってい
る。

【００１８】このようなΔ変調器では、サンプリングタ
イミングごとに入力信号と予測信号との大小を比較器１
１で比較し、この結果、入力信号の方が大きければ、比
較器１１の出力は“１”となり、これと反対に、予測信
号の方が大きければ、比較器１１の出力は“０”とな
る。また、比較器１１の出力が“１”となるときには、
予測信号を増加させるための制御信号が、また、比較器
１１の出力が“０”となるときには、予測信号を減少さ
せるための制御信号が、１サンプル遅延器１４を介し
て、１ビットＤ／Ａ変換器１２，アナログ積分器１３の
予測フィルタ１５にフィードバックし、予測フィルタ１
５は、フィードバック信号に応じて予測信号を更新す
る。

【００１９】この操作を繰り返すことによって、Δ変調
器は、入力信号に対応したデジタルコード列（１ビット
に量子化した高速なデータ列）を出力する。上記説明か
ら明らかなように、このデジタルコード列は、入力信号
と予測信号との差を符号化したものであり、Δ変調器で
は、予測信号と入力信号との差が最小になるように符号
化が行なわれる。

【００２０】また、図３を参照すると、ΔΣ変調器は、
積分器２１と、１ビット量子化器としての電圧比較器２
２と、比較器２２の出力を１サンプリング周期の時間だ
け保持するＤフリップフロップ（１サンプル遅延器）２
３と、１ビットＤ／Ａ変換器２４とにより構成されてい
る。

【００２１】このΔΣ変調器は、Δ変調器の変形として
捉えることができる。すなわち、ΔΣ変調器は、図２に
示したΔ変調器の前段に積分器を追加したのと同様の特
性をもち、ΔΣ変調器の積分器２１は、Δ変調器の前段
に追加した積分器とΔ変調器の積分器１３とを１つにま
とめたものとなっている。

【００２２】前述のΔ変調器では、その出力が入力信号
と予測信号との差分符号となるが、ΔΣ変調器では、Δ
変調器の前段に積分器を追加したのと同様の特性をもつ
ので、入力信号を積分してからΔ変調器に入力すること
と等価となり、出力が差分符号である性質をなくすとと
もに、傾斜過負荷（急峻に変化する入力信号に変調器の
予測器が追従できないという現象）による入力信号に対
する制約もなくすことができる。すなわち、Δ変調方式
の欠点を改善することができる。

【００２３】このように、変調器５にΔ変調器，ΔΣ変
調器などを用いることにより、アナログ入力（信号生成
部１からの音響発生用信号）を１ビットに量子化し、１
ビット量子化データ列として出力するようになっている
が、本発明においては、特に、信号処理精度を高めるた
め、また、後述のようにＦＩＲフィルタを簡単な構成で
実現するため、変調器５にはΔΣ変調器を用いるのが良
い。すなわち、ΔΣ変調器では、低周波域において、サ
ンプリングする前の性質がそのまま残るので、信号処理
精度を高めることができる。

【００２４】図４は信号処理部２のフィルタリング部６
の構成例を示す図である。図４の構成例では、このフィ
ルタリング部６は、クロックＣＬＫを発生するクロック
発生器３１と、クロック発生器３１からのクロックＣＬ
Ｋを分周し、分周信号ＤＳを生成する分周器３２と、分
周器３２からの出力からタイミングパルスＷＥを生成す
るモノマルチバイブレータ３３と、モノマルチバイブレ
ータ３３からのタイミングパルスＷＥにより、１ビット
入力信号ＤＩＮの書込み制御がなされる信号蓄積部（例
えば信号ＲＡＭ）３４と、クロックパルスＣＬＫとタイ
ミングパルスＷＥの反転信号との論理積をとり、信号Ｒ
ＡＭ３４読出用のクロックパルスＣＬＫ₁を生成するＡ
ＮＤ回路３５と、クロックパルスＣＬＫ₁をカウント
し、そのカウント値により信号ＲＡＭ３４をアドレッシ
ングするカウンタ３６と、１ビットで表現されたフィル
タ係数が記憶されている係数記憶部（例えば係数ＲＯ
Ｍ）３７と、クロックパルスＣＬＫをカウントし、その
カウント値により、係数ＲＯＭ３７をアドレッシングす
るカウンタ３８と、係数記憶部３７中から選択出力され
た１ビットフィルタ係数Ｄ₂と信号蓄積部３４から選択
出力された１ビット入力信号Ｄ₁とを用いて、１ビット
で表現されたフィルタリング結果を算出するフィルタリ
ング結果出力部３９とを有している。

【００２５】図４の例では、フィルタリング結果出力部
３９はＸＯＲ回路（排他的論理和回路）で構成されてい
る。具体的には、フィルタリング結果出力部３９，すな
わちＸＯＲ回路は、１ビット入力信号Ｄ₁と１ビットフ
ィルタ係数Ｄ₂との乗算を行なうようになっている。

【００２６】図５はフィルタリング結果出力部３９，す
なわちＸＯＲ回路の機能を説明するための図である。Ｘ
ＯＲ回路は、１ビット入力信号と１ビットフィルタ係数
の一方が“１”で他方が“０”のときに、“０”を出力
し、１ビット入力信号と１ビットフィルタ係数の両方と
も“０”かまたは“１”のときに、“１”を出力する。
ＸＯＲ回路の出力段に接続されるデジタルデータ生成部
７が、“１”を“＋１”として処理し、“０”を“−
１”として処理するよう構成されている場合、ＸＯＲ回
路から“１”が出力されるときには、デジタルデータ生
成部７において、これは“＋１”とみなされ、また、Ｘ
ＯＲ回路から“０”が出力されるときには、これは“−
１”とみなされる。従って、１ビット入力信号と１ビッ
トフィルタ係数の一方が“１”で他方が“０”のときに
は、ＸＯＲ回路では実質上、“＋１”と“−１”との乗
算を行ない、その結果を“０”，すなわち“−１”とし
て出力することができる。また、１ビット入力信号と１
ビットフィルタ係数の両方とも“０”かまたは“１”の
ときには、ＸＯＲ回路では実質上、“＋１”と“＋１”
との乗算，または“−１”と“−１”との乗算を行な
い、その結果を“１”，すなわち“＋１”として出力す
ることができる。

【００２７】また、デジタルデータ生成部７は、フィル
タリング部６からの１ビットで表現されたフィルタリン
グ結果が時系列で入力するとき、時系列で入力したフィ
ルタリング結果に基づいて音響発生用のデジタルデータ
を生成する再生器として機能するようになっている。こ
のデジタルデータ生成部７の具体的な構成例については
詳述しないが、変調器５にΔ変調器が用いられる場合に
は、例えばカウンタ（デジタル積分器）を用いることが
でき、また、変調器５にΔΣ変調器が用いられる場合に
は、例えばローパスフィルタを用いることができる。

【００２８】なお、信号処理部２において、仮にフィル
タリング部６を設けずに、Δ変調器，ΔΣ変調器などの
変調器５の出力をカウンタ（デジタル積分器），デジタ
ルローパスフィルタなどのデジタルデータ生成部７に入
力させるものとする場合、この信号処理部２は、前述の
文献に開示されているオーバーサンプリング方式のＡ／
Ｄ変換器と同様のものとなる。すなわち、Δ変調器の出
力段に、変調器に使った予測フィルタと同様の回路（例
えばデジタル積分器）を再生器として接続すれば、ま
た、ΔΣ変調器の出力段に、デジタルローパスフィルタ
を再生器として接続すれば、これらの再生器から、入力
波形に対応したデジタル信号を得ることができ、Ａ／Ｄ
変換器を構成することができる。この場合、Δ変調器，
ΔΣ変調器を用いたＡ／Ｄ変換器では、図１１に示した
従来の信号処理装置のＡ／Ｄ変換部５２，すなわち通常
のＡ／Ｄ変換器に比べて、サンプリング間隔を短かく
し、高速サンプリングを行なうことができる。

【００２９】換言すれば、本実施例の信号処理部２は、
変調器５，デジタルデータ生成部７からなるオーバーサ
ンプリング方式のＡ／Ｄ変換器において、変調器５とデ
ジタルデータ生成部７との間に、１ビット入力，１ビッ
ト出力のフィルタリング部６がさらに設けられているこ
とを特徴とし、また、１ビット入力，１ビット出力のフ
ィルタリング部６自体に特徴を有している。

【００３０】次に、このような構成の信号処理装置の具
体的な動作について説明する。なお、以下では、信号処
理部２の変調器５にΔΣ変調器が用いられ、デジタルデ
ータ生成部７にはローパスフィルタが用いられていると
して説明する。

【００３１】信号生成部１から音響発生用信号が生成さ
れて、信号処理部２に加わると、信号処理部２の変調器
５では、これをΔΣ変調し、１ビットデータ列に変換
し、１ビット入力信号ＤＩＮとしてフィルタリング部６
に与える。フィルタリング部６が図４に示すような構成
になっているとすると、フィルタリング部６は、変調器
５からの１ビット入力信号ＤＩＮを受けて、例えば図６
のように動作する。なお、図６は、ΔΣ変調のオーバー
サンプリング比Ｍが“５”であって、１ビット入力信号
ＤＩＮおよび係数ＲＯＭ３７に記憶されている１ビット
フィルタ係数が、５倍にオーバーサンプリングされてい
るとし、係数ＲＯＭ３７に１０個の１ビットフィルタ係
数Ｗ₀〜Ｗ₉（フィルタ係数の長さ＝１０）が記憶されて
いるとした場合のタイムチャートを示している。

【００３２】図６を参照すると、クロック発生器３１か
らクロックＣＬＫ（例えば２５．９２ＭＨｚの周波数）
が発生すると、分周器３２は、クロックＣＬＫを例えば
１／１０に分周し、分周信号ＤＳを生成する。また、モ
ノマルチバイブレータ３３は、分周器３２からの分周信
号ＤＳに基づき、タイミングパルスＷＥを生成する。Ａ
ＮＤ回路３５では、クロックＣＬＫとタイミングパルス
ＷＥの反転信号との論理積をとって、カウンタ３６用の
クロックＣＬＫ₁を生成する。このような各種制御信号
の下で、１ビット入力信号ＤＩＮを受けると、信号蓄積
部（信号ＲＡＭ）３４には、タイミングパルス（ライト
イネーブル信号）ＷＥがハイレベルのときに、１ビット
入力信号ＤＩＮが書き込まれる。すなわち、クロックＣ
ＬＫの１／１０の分周タイミングで、ｆ_n-1，ｆ_n，ｆ
_n+1，ｆ_n+2が順次書き込まれる。

【００３３】一方、タイミングパルス（ライトイネーブ
ル信号）ＷＥがロウレベルのときには、信号蓄積部（信
号ＲＡＭ）３４は読出モードとなり、カウンタ３６のカ
ウント値によりアドレッシングされて、そのアドレスの
ところのデータが読み出される。例えば、信号蓄積部
（信号ＲＡＭ）３４にｆ_nが書き込まれた後には、信号
蓄積部（信号ＲＡＭ）３４からは、１ビット入力信号Ｄ
₁としてｆ_n，ｆ_n-1，…，ｆ_n-9が順次に読み出され、次
いで、ｆ_n+1が書き込まれた後には、信号蓄積部（信号
ＲＡＭ）３４からは、１ビット入力信号Ｄ₁として、ｆ
_n+1，ｆ_n，…，ｆ_n-8が順次に読み出される。

【００３４】また、カウンタ３８は、クロックＣＬＫに
よりカウントを行ない、係数記憶部（係数ＲＯＭ）３７
は、カウンタ３８のカウント値によりアドレッシングさ
れて、そのアドレスのところのデータが読み出される。
より詳しくは、カウンタ３８は、タイミングパルスＷＥ
に同期した巡回カウンタとして構成することができ、こ
の場合、係数記憶部（係数ＲＯＭ）３７からは、タイミ
ングパルスＷＥがロウレベルとなった後、１ビットフィ
ルタ係数Ｄ₂として、Ｗ₀，Ｗ₁，…，Ｗ₉が順次に読み出
される。

【００３５】フィルタリング結果出力部，すなわちＸＯ
Ｒ回路３９では、前述のように、信号蓄積部（信号ＲＡ
Ｍ）３４からの１ビット入力信号Ｄ₁と係数記憶部（係
数ＲＯＭ）３７からの１ビットフィルタ係数Ｄ₂との乗
算を行なう。その結果、フィルタリング結果出力部３９
からは、図７に示すようなフィルタリング結果，すなわ
ち出力信号が出力される。すなわち、フィルタリング部
６に変調器５から１ビットデータ列ｆ_nが入力すると、
フィルタリング結果出力部３９からは、ｆ_n-9・Ｗ₉，ｆ
_n-8・Ｗ₈，…，ｆ_n・Ｗ₀が出力信号として順次に出力さ
れ、次いで、フィルタリング部６に変調器５から１ビッ
トデータ列ｆ_n+1が入力すると、フィルタリング結果出
力部３９からは、ｆ_n-8・Ｗ₉，ｆ_n-7・Ｗ₈，…，ｆ_n+1
・Ｗ₀が出力信号として順次に出力される。

【００３６】デジタルデータ生成部７において、これら
の総和をとることにより、１ビット入力信号に対しＦＩ
Ｒ(finite impulse response）フィルタ処理を施した結
果を得ることができる。すなわち、フィルタリングされ
た信号の値Ｆ（ｎ）を、次式のように、現時点ｎよりも
ｋサンプリング前の１ビット入力信号ｆ（ｎ−ｋ）と対
応する１ビットフィルタ係数Ｗ（ｋ)の積和で表現する
ＦＩＲフィルタリングの手法が適用可能となる。

【００３７】

【数１】

【００３８】また、フィルタリング部６は、１回のフィ
ルタリング結果出力につき、係数記憶部３７中から選択
した１ビットフィルタ係数１個と、信号蓄積部３４から
選択した対応する１ビット入力信号１個とを用いて演算
を行なうだけで良く、非常に簡単な回路構成でＦＩＲフ
ィルタを実現できる。

【００３９】このように、本実施例では、１ビットの入
力信号に対するＦＩＲフィルタを簡単な構成で実現でき
ることがわかる。そして、１ビットの入力信号に対し、
ＦＩＲフィルタリング処理を行なうことで、信号の性質
を変化させ、スピーカ４から所望の音響を出力すること
ができる。なお、ＦＩＲフィルタには直線位相性などの
利点があり、ＦＩＲフィルタを簡単な構成で実現できる
ことは、極めて有利である。

【００４０】ところで、上述のようなフィルタリング処
理において、ΔΣ変調のオーバーサンプリング比をＭ、
タップ長をＮ、ΔΣ変調された１ビットフィルタ係数の
長さをＮ・Ｍ、出力信号の精度を保証する数値をＱ（Ｑ
＞１）とするとき、１ビット入力信号当りの出力信号数
Ｘは、次式を満たすものであるのが良い。

【００４１】

【数２】Ｘ≧Ｎ²・Ｑ²／Ｍ

【００４２】例えば、図６では、ΔΣ変調された１ビッ
トフィルタ係数の長さが“１０”である場合が示されて
おり、ここで、オーバーサンプリング比Ｍが“２”であ
るとの情報を与えれば、フィルタのタップ長Ｎは、次式
から“５”となる。

【００４３】

【数３】Ｎ＝(フィルタ係数の長さ)／Ｍ＝１０／２＝５

【００４４】この場合、１ビット入力信号当りの出力信
号数Ｘに対して、出力信号の精度の保証値Ｑは、数２か
ら次式を満たすものであるのが良い。

【００４５】

【数４】Ｘ≧５²・Ｑ²／２＝１２．５×Ｑ²

【００４６】しかしながら、図７より、Ｘ＝１０である
ので、この場合、Ｑは“１”よりも小さくなってしまう
(Ｑ＜１)。従って、オーバーサンプリング比Ｍが“２”
のときは、数２の条件を満たすようにすると、Ｑが
“１”よりも小さくなってしまい、出力信号の精度が低
下する恐れがある。

【００４７】これに対し、オーバーサンプリング比Ｍが
“５”であるとの情報を与えれば、フィルタのタップ長
Ｎは、次式から“２”となる。

【００４８】

【数５】Ｎ＝(フィルタ係数の長さ)／Ｍ＝１０／５＝２

【００４９】この場合には、数２の条件は、次式のよう
になる。

【００５０】

【数６】Ｘ≧２²・Ｑ²／５＝０．８×Ｑ²

【００５１】そして、図７より、Ｘ＝１０であるので、
この場合、Ｑ≦１２．５となり、Ｑ＞１の条件をも満た
すことができる。すなわち、オーバーサンプリング比Ｍ
が“５”のときは、数２の条件とＱ＞１の条件との両方
の条件を満たすことができる。

【００５２】すなわち、ΔΣ変調された信号は、最大値
で正規化した元信号をｆとした時、確率Ｐ（＋１）＝
（１＋ｆ）／２で“１”を出力し、確率Ｐ（−１）＝
（１−ｆ）／２で“−１”を出力する試行を繰り返した
結果（二項分布）と考えることができる。この場合、フ
ィルタリング処理として、［ｆ（ｎ−ｋ）］ＸＯＲ［Ｗ
（ｋ）］の結果を出力すれば、期待される平均値は通常
のＦＩＲフィルタリングの結果に一致するが、実際の平
均値の分散は、時間当りの出力信号数Ｘが少ないほど大
きくなる。

【００５３】具体的には、通常のサンプリングの間での
出力信号数をＸ’とするとき、分散，標準偏差，偏差の
平均は、それぞれ次式のようになる。

【００５４】

【数７】

【００５５】図８には、期待値からの偏差が示されてい
る。ここで、Ｐ（＋１）＝Ｐ（−１）＝１／２とする
と、期待値から所定の偏差１／（２ＮＱ）の範囲内に収
めるためには、出力信号数Ｘ’が次式を満たす必要があ
る。

【００５６】

【数８】Ｘ’＝Ｎ²Ｑ²

【００５７】Ｘ’は通常のサンプリングの間での出力信
号数であるので、１オーバーサンプリング間では、出力
信号数Ｘが次式を満たす必要がある。

【００５８】

【数９】Ｘ＝Ｎ²Ｑ²／Ｍ

【００５９】このことから、出力信号の最大値の１／Ｑ
までを許容できる誤差として、信頼度９５％で分散が１
／Ｑの範囲に収まるためには、１入力信号当りの出力信
号数Ｘが数２を満たす必要があることがわかる。

【００６０】すなわち、上述したフィルタリング部６に
おいて、入力信号とフィルタ係数に特別な制限を設けな
い場合、フィルタリング処理結果の出力回数（出力頻
度）を数２により定められるＸで示される程度に設定す
れば、期待精度を高めることができ、出力信号にローパ
スフィルタを施した値を通常のＦＩＲフィルタリングの
結果に近い値にすることができる。

【００６１】一方、このフィルタリング部６において
は、フィルタリング処理のために１ビット入力信号およ
び１ビットフィルタ係数を蓄えておくメモリの容量（信
号蓄積部，係数記憶部の容量）が大きな問題となる。

【００６２】１入力信号あたりの出力信号数Ｘは、フィ
ルタ長Ｎ・Ｍよりも大きくても、フィルタの同じ係数で
何度も計算を繰り返すだけで無駄であるので、この無駄
を省くためには、次式を満たせば良い。

【００６３】

【数１０】Ｎ・Ｍ≧Ｘ

【００６４】数２と数１０から、Ｎ・Ｍを最小にするＸ
を求めると、次式が得られる。

【００６５】

【数１１】Ｘ＝Ｎ・Ｍ

【００６６】すなわち、１入力信号について全てのフィ
ルタ係数分の信号を出力するようにすれば（換言すれ
ば、１ビット入力信号と１ビットフィルタ係数の積を、
１サンプリングについて、全てのフィルタ係数に対して
計算して出力するようにすれば）、メモリ容量（信号蓄
積部，係数記憶部の容量）を最小にできることがわか
る。

【００６７】オーバーサンプリングを行なう場合、記憶
(蓄積)すべき信号の数は通常のサンプリングを行なう場
合よりも飛躍的に増えることが予想されるため、出力信
号数Ｘを数１１のように規定することにより、メモリ容
量を最小にできることは、装置設計上、非常に有利であ
る。

【００６８】例えば図４のフィルタリング部６におい
て、Ｑに当る数値を１０、タップ数Ｎを３６とし、さら
にオーバーサンプリング比Ｍを６０とする場合には、出
力信号数Ｘの最小値を２１６０とすれば良い。また、こ
の場合、フィルタ係数の長さはＮ・Ｍ＝２１６０である
ので、出力信号数Ｘを２１６０とするときには、１サン
プリングについて全フィルタ係数の演算結果を出力する
構造になることがわかる。

【００６９】図９は、フィルタリング部６の他の構成例
を示す図である。図９の例では、フィルタリング部６
は、クロックＣＬＫ₂を発生するクロック発生器４１
と、１ビット入力信号ＤＩＮがシリアルに順次に入力す
る複数段の信号蓄積部（シフトレジスタ）４２と、複数
個の１ビットフィルタ係数が記憶されている係数記憶部
（係数ＲＯＭ）４３と、信号蓄積部４２から選択された
Ｐ個の１ビット入力信号とこれらに対応する係数記憶部
４３から選択されたＰ個の１ビットフィルタ係数とをそ
れぞれ用いて、１ビットで表現されたフィルタリング結
果をＰ個並列に出力するフィルタリング結果出力部４４
と、Ｐ個のフィルタリング結果の総和をとる総和部４５
とを有している。

【００７０】なお、図９の例では、フィルタリング結果
出力部４４は、Ｐ個のＸＯＲ回路（排他的論理和回路）
で構成されており、各ＸＯＲ回路は、信号蓄積部４２か
らの１個の１ビット入力信号とこれに対応する係数記憶
部４３からの１個の１ビットフィルタ係数との乗算を行
なうようになっている。このような構成では、いま例え
ば入力信号およびフィルタ係数が６０倍にオーバーサン
プリングされているとし、クロックＣＬＫ₂が１２ＫＨ
ｚの周波数であるとし、信号蓄積部（シフトレジスタ）
４２の段数ＰおよびＸＯＲ回路の個数Ｐを２１６０とす
ると、信号蓄積部（シフトレジスタ）４２には２１６０
個の１ビット入力信号データが順次に蓄積される。この
際、シフトレジスタ４２では、１個の１ビット入力信号
が蓄積されるごとに、最も古いデータが取り除かれてい
く。

【００７１】フィルタリング結果出力部４４では、２１
６０個のＸＯＲにより、２１６０個分の演算（乗算）が
並列で動作し、総和部４５では、２１６０個の乗算結果
を総和して出力する。なお、図９のフィルタリング部で
は出力結果が高域にノイズの重量したアナログ値となる
ので、後の処理によってはさらに出力値にローパスフィ
ルタを用いる必要がある。

【００７２】以上のように、フィルタリング部６が図９
のように構成されている場合、その動作は、図４に示し
たフィルタリング部の動作が、Ｐ回分並列に同時になさ
れると考えられる。これにより、フィルタリング結果の
出力回数をその分減らすことができる。すなわち、フィ
ルタリング処理の回数を減らすことができる。また、比
較的低い動作クロックで回路を動作させることができ
る。

【００７３】また、フィルタリング部６が図９のように
構成されている場合においても、その出力信号数Ｘは、
基本的には、図４に示したフィルタリング部と同様の制
限を受けるが、Ｐ回分が並列に出力されるので、ΔΣ変
調された信号の１サンプリング当りのフィルタリング部
からの出力信号数Ｘは、次式を満たせば良い。

【００７４】

【数１２】Ｘ≧Ｎ²Ｑ²／（Ｍ・Ｐ）

【００７５】出力信号数Ｘを数１２を満たすものとする
ことによって、出力信号にローパスフィルタを施した値
を通常のＦＩＲフィルタリングの結果に近い値にするこ
とができる。

【００７６】また、図９の構成では、特に、ΔΣ変調し
た１サンプリングについて、１個の結果を出力すること
ができる。この場合には、信号の入出力ともに同じ動作
クロックで入出力回路を動作させることができ、動作タ
イミングの設計が容易になる。

【００７７】具体的に、数１２において、Ｑに当る数値
を１０、Ｎを３６、Ｐを２１６０とし、Ｍを６０とし
て、１入力信号あたりの出力信号数Ｘを求めれば、Ｘ＝
１となり、ΔΣ変調した信号の１サンプリングについて
１個の結果を出力する構成を実現することができる。

【００７８】また、図９の構成では、係数記憶部４３中
から任意に選択したＰ個の１ビットフィルタ係数と、信
号蓄積部４２から選択した対応するＰ個の１ビット信号
の積の和を、ΔΣ変調して出力することによって、出力
信号も１ビット信号になり、フィルタリング部の後段
に、さらに別のディジタル信号処理を付加することがで
きる。

【００７９】具体的には、図９のフィルタリング部の後
段にアナログローパスフィルタを接続し、さらにその出
力信号をΔΣ変調器に加え、ΔΣ変調を施すこともでき
る。

【００８０】この場合、出力の後段で直接デジタル信号
処理はできなくなるが、回路の構成は簡単になる。

【００８１】なお、上述の実施例では、オーバーサンプ
リング方式として、ΔΣ変調を用いており、特にΔΣ変
調を用いることにより、前述のように、信号処理精度を
高め、また、ＦＩＲフィルタを簡単な構成で実現できる
という利点を有するが、本発明は、ΔΣ変調に限定され
ず、オーバーサンプリング方式として、ΔΣ変調をも含
めたより広義の確率密度変調を用いる場合にも同様に適
用できる。

【００８２】また、上述の実施例では、信号処理装置を
音響信号処理に適用して説明したが、本発明は、音響信
号処理に限らず、信号の性質を変化させる用途であれ
ば、任意の用途に適用可能である。

【００８３】

【発明の効果】以上に説明したように、請求項１記載の
発明によれば、１ビットで表現された１ビット入力信号
を蓄積する信号蓄積手段と、１ビットで表現されたフィ
ルタ係数が記憶されている係数記憶手段と、信号蓄積手
段からの１ビット入力信号と係数記憶手段からの１ビッ
トフィルタ係数とによりフィルタリング結果を計算する
フィルタリング結果出力手段とを有し、オーバーサンプ
リング方式により１ビットで表現された１ビット入力信
号を直接フィルタリングして１ビットで表現されたフィ
ルタリング結果を得るので、１ビットで表現された信号
に対するフィルタリング処理が簡単な構成の回路で実現
可能となり、特に、直線位相性などの利点を有するＦＩ
Ｒフィルタリングの手法が簡単な構成の下で可能とな
る。

【００８４】また、請求項２記載の発明によれば、オー
バーサンプリング方式には、ΔΣ変調方式が用いられる
ので、信号処理精度を高めることができ、また、ＦＩＲ
フィルタを非常に簡単な構成で実現できる。

【００８５】また、請求項３記載の発明によれば、フィ
ルタリング結果出力手段は、１回のフィルタリング結果
出力につき、係数記憶手段から選択した１個の１ビット
フィルタ係数と、信号蓄積手段から選択した対応する１
個の１ビット入力信号とを用いて、１つのフィルタリン
グ結果を出力するので、非常に簡単なハードワイヤド・
ロジックで、１ビット信号に対するフィルタリング処理
を行なうことができる。

【００８６】また、請求項４記載の発明によれば、フィ
ルタリング結果出力手段は、１回のフィルタリング結果
出力につき、係数記憶手段から選択した複数の１ビット
フィルタ係数と、信号蓄積手段から選択した対応する複
数の１ビット入力信号とを用いて、複数のフィルタリン
グ結果を並列出力するので、フィルタリング処理の回数
を減らすことが可能になり、比較的低い動作クロックで
回路を動作させることができる。

【００８７】また、請求項５，６記載の発明によれば、
確率密度変調のオーバーサンプリング比をＭとし、確率
密度変調された１ビットフィルタ係数の長さをＮ・Ｍと
し、出力信号の精度を保証する数値をＱとするとき、確
率密度変調した信号の１サンプリングに対するフィルタ
リング結果出力手段からの出力信号数Ｘが、Ｘ≧Ｎ²・
Ｑ²／Ｍの関係を満たすよう構成されている。また、確
率密度変調のオーバーサンプリング比をＭとし、確率密
度変調された１ビットフィルタ係数の長さをＮ・Ｍと
し、出力信号の精度を保証する数値をＱとし、フィルタ
リングに用いる複数の信号個数をＰとするとき、確率密
度変調した信号の１サンプリングに対する前記フィルタ
リング結果出力手段からの出力信号数Ｘが、Ｘ≧Ｎ²Ｑ²
／（Ｍ・Ｐ）の関係を満たすように構成されているの
で、出力信号の期待精度を高めることができる。

【図面の簡単な説明】

【図１】本発明に係る信号処理装置の一実施例の構成図
である。

【図２】Δ変調器の構成を示す図である。

【図３】ΔΣ変調器の構成を示す図である。

【図４】フィルタリング部の構成例を示す図である。

【図５】ＸＯＲ回路の機能を説明するための図である。

【図６】図４のフィルタリング部の動作を説明するため
のタイムチャートである。

【図７】図４のフィルタリング部から出力されるフィル
タリング結果を示す図である。

【図８】出力信号の期待値からの偏差を説明するための
図である。

【図９】フィルタリング部の他の構成例を示す図であ
る。

【図１０】従来の信号処理装置の構成例を示す図であ
る。

【図１１】従来型のＡ／Ｄ変換器を示す図である。

【符号の説明】

１信号生成部２信号処理部４スピーカ５変調器６フィルタリング部７デジタルデータ生成部３１，４１クロック発生器３２分周期３３モノマルチバイブレータ３４，４２信号蓄積部３５ＡＮＤ回路３６カウンタ３７，４３係数記憶部３８カウンタ３９，４４フィルタリング結果出力部４５総和部

Claims

【特許請求の範囲】

【請求項１】１ビットで表現された１ビット入力信号
を蓄積する信号蓄積手段と、１ビットで表現されたフィ
ルタ係数が記憶されている係数記憶手段と、信号蓄積手
段からの１ビット入力信号と係数記憶手段からの１ビッ
トフィルタ係数とによりフィルタリング結果を計算する
フィルタリング結果出力手段とを有し、オーバーサンプ
リング方式により１ビットで表現された１ビット入力信
号を直接フィルタリングして１ビットで表現されたフィ
ルタリング結果を得ることを特徴とする信号処理装置。
【請求項２】請求項１記載の信号処理装置において、
前記オーバーサンプリング方式には、ΔΣ変調方式が用
いられることを特徴とする信号処理装置。
【請求項３】請求項１記載の信号処理装置において、
前記フィルタリング結果出力手段は、１回のフィルタリ
ング結果出力につき、係数記憶手段から選択した１個の
１ビットフィルタ係数と、信号蓄積手段から選択した対
応する１個の１ビット入力信号とを用いて、１つのフィ
ルタリング結果を出力することを特徴とする信号処理装
置。
【請求項４】請求項１記載の信号処理装置において、
フィルタリング結果出力手段は、１回のフィルタリング
結果出力につき、係数記憶手段から選択した複数の１ビ
ットフィルタ係数と、信号蓄積手段から選択した対応す
る複数の１ビット入力信号とを用いて、複数のフィルタ
リング結果を並列出力することを特徴とする信号処理装
置。
【請求項５】請求項３記載の信号処理装置において、
確率密度変調のオーバーサンプリング比をＭとし、確率
密度変調された１ビットフィルタ係数の長さをＮ・Ｍと
し、出力信号の精度を保証する数値をＱとするとき、確
率密度変調した信号の１サンプリングに対する前記フィ
ルタリング結果出力手段からの出力信号数Ｘが、Ｘ≧Ｎ
²・Ｑ²／Ｍの関係を満たすよう構成されていることを特
徴とする信号処理装置。
【請求項６】請求項４記載の信号処理装置において、
確率密度変調のオーバーサンプリング比をＭとし、確率
密度変調された１ビットフィルタ係数の長さをＮ・Ｍと
し、出力信号の精度を保証する数値をＱとし、フィルタ
リングに用いる複数の信号個数をＰとするとき、確率密
度変調した信号の１サンプリングに対する前記フィルタ
リング結果出力手段からの出力信号数Ｘが、Ｘ≧Ｎ²Ｑ²
／（Ｍ・Ｐ）の関係を満たすように構成されていること
を特徴とする信号処理装置。