JPH08271588A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】入力部の入力電圧レベル測定用論理回路を具備
する半導体装置。半導体チップ１１は、論理処理を実現
する論理回路ブロック１２を含む論理領域１３と、チッ
プ外部と論理回路ブロック１２との間で入出力信号を取
り扱う入力部１４と出力部１５を含む周辺領域１６を有
する。入力電圧レベル測定用論理回路１７とその出力信
号を取り出す出力部１８は前記周辺領域１６と論理領域
１３との境界に沿って作り込み、かつ各ゲ−トのトラン
ジスタサイズを論理回路ブロックのそれと相等しくす
る。また入力電圧レベル測定用論理回路１７は、入力部
１４の出力信号を入力とするＡＮＤゲ−トあるいはＯＲ
ゲートの多段直列接続回路である。 【効果】入力レベルのテストにおいて、論理ブロックの
複雑な状態設定を必要とせず、全入力部の入力電圧レベ
ルを測定することができる。また入力電圧レベル測定用
論理回路を遅延測定用論理回路として併用使用ができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、入力部の入力電圧レベルを測定する論理回路を有す
る半導体装置に関する。

【０００２】

【従来の技術】従来技術における半導体装置は、図７に
示すように、所定の論理処理を実現する論理回路ブロッ
ク７２を含む論理領域７３と、半導体チップ７１の外と
論理回路ブロック７２との間で入出力信号を取り扱う入
力部７４と出力部７５を含む周辺領域７６とからなり、
入力電圧レベル測定論理回路を付帯的に備えていなかっ
た。

【０００３】

【発明が解決しようとする課題】半導体チップの外から
入力される信号を取り扱う入力部においては、その信号
を正常に論理回路ブロックへ伝えるため、高レベルと判
定する入力電圧レベルと低レベルと判定する入力電圧レ
ベルを保障している。例えば、ＴＴＬの出力信号を入力
する場合、２．０Ｖ以上を高レベルと判定する入力電圧
レベル、０．８Ｖ以下を低レベルと判定する入力電圧レ
ベルとして保障している。仮に、入力部がこの入力電圧
レベルを満足しなければ、論理回路ブロックは正常に動
作しない。このため、半導体チップの出荷検査で入力部
の入力電圧レベルを測定し、入力電圧レベルを満足しな
い半導体チップを除去する必要がある。半導体チップの
入力部の入力電圧レベルの測定は、一般に入力部の入力
電圧を変化させ、出力部の出力電圧を測定することで行
われるため、半導体チップには入力部の入力電圧レベル
を出力部で測定できる測定経路が存在する必要がある。

【０００４】しかしながら、従来の技術においては、入
力電圧レベル測定論理回路を付帯的に備えていなかった
ために、入力部７４の入力電圧レベルの測定経路に論理
回路ブロック７２が含まれていた。このため、論理回路
ブロック７２を入力部７４の入力電圧レベルが出力部７
５で測定できる状態に設定しなければならなかったが、
通常、論理回路ブロック７２は非常に複雑な回路で構成
されいるため、この状態に論理回路ブロック７２を設定
することは非常に煩雑であり多大な工数を必要とすると
いう問題点を有していた。さらに、出力部７５において
は論理回路ブロック７２から必要な信号のみを取り出し
ているため、全入力部７４の入力電圧レベルが測定でき
ないという問題点を有していた。上述の事情は、半導体
チップの高集積化ないし多ピン化が進むにつれて顕在化
する。

【０００５】そこで、本発明はこのような問題点を解決
するためのもので、その目的とするところは、全入力部
の入力電圧レベルの測定を可能とし、かつその測定方法
の簡易化を可能とする半導体装置を提供するものであ
る。

【０００６】

【課題を解決するための手段】

（手段１）半導体チップの主として中央部に作り込ま
れ、所定の論理処理を実現する論理回路ブロックを含む
論理領域と、該論理領域の周辺に作り込まれ、該半導体
チップの外と該論理回路ブロックとの間で入出力信号を
取り扱う入力部と出力部を含む周辺領域とを有する半導
体装置において、入力電圧レベル測定用論理回路を付帯
的に具備していることを特徴とする。

【０００７】（手段２）上記手段１において、前記入力
電圧レベル測定用論理回路を構成する各ゲ−トが、少な
くとも前記入力部を有する各セル内に前記周辺領域と前
記論理領域との境界に沿って作り込まれていることを特
徴とする。

【０００８】（手段３）上記手段１において、前記入力
電圧レベル測定用論理回路を構成する各ゲ−トが、前記
入力部を有する各セル内と前記出力部を有する各セル内
に前記周辺領域と前記論理領域との境界に沿って作り込
まれ、かつ前記各ゲ−トのトランジスタサイズは前記論
理回路ブロックのそれと相等しいことを特徴とする。

【０００９】（手段４）前記手段１から手段３におい
て、前記入力電圧レベル測定用論理回路は少なくとも前
記入力部の出力信号を入力とするＡＮＤゲ−トあるいは
ＯＲゲ−トの多段直列接続回路であることを特徴とす
る。

【００１０】

【実施例】以下本発明を図面に基づいて説明する。

【００１１】（実施例１）図１、図２はそれぞれ手段１
記載の発明に係る半導体装置の一実施例を示すチップレ
イアウト図、回路図である。図１において、半導体チッ
プ１１は所定の論理処理を実現する主たる論理回路ブロ
ック１２を含む論理領域１３と、半導体チップ１１の外
と論理回路ブロック１２との間で入出力信号を取り扱う
入力部１４と出力部１５を含む周辺領域１６とからな
り、入力電圧レベル測定用論理回路１７と入力電圧レベ
ル測定用論理回路１７の出力信号を取り出す出力部１８
とを付帯的に備えている。入力電圧レベル測定用論理回
路１７は、図２に示すように、少なくとも入力部１４の
出力信号２２を入力とするＡＮＤゲ−ト２１の多段直列
接続回路である。図２において、入力部１４の入力電圧
レベルの測定は、入力電圧レベル測定用論理回路１７を
用い、測定する入力部１４以外の入力部１４を単純にＨ
レベルに固定し、測定する入力部１４の入力電圧を変化
させ、出力部１８の出力電圧を測定することで全入力部
１４に対して行うことができる。なお、ＡＮＤゲ−ト２
１はＯＲゲ−トで構成してもよい。この場合、測定する
入力部１４以外の入力部１４をＬレベルに固定すること
で前述と同様の測定を行うことができる。また、出力部
１８は入力電圧レベル測定用論理回路１７の出力信号と
論理回路ブロック１２の出力信号のどちらか一方の出力
信号を出力部１５に供給する出力切り換え回路を設ける
ことで省略することができる。このように、入力電圧レ
ベル測定用論理回路１７を付帯的に備えることにより、
全入力部１４の入力電圧レベルを測定することができ、
かつその測定方法は従来の技術のように論理回路ブロッ
ク１７に依存した複雑な状態設定は必要なく、測定する
入力部１４以外の入力部１４を単純にＨレベルに固定す
るだけであるため、従来の技術に比べ大幅に簡易化する
ことができる。

【００１２】（実施例２）図３は手段２記載の発明に係
る半導体装置の一実施例を示すチップレイアウト図であ
り、図４はその部分図である。なお、図３および図４に
おいて、図１および図２に示す部分と同一部分には同一
符号を付し、その説明は省略する。図４において、入力
部１４を有する各セル４２内に入力電圧レベル測定用論
理回路１７を構成する各ゲ−ト２１とそのゲ−ト間配線
４１とが周辺領域１６と論理領域１３との境界に沿って
作り込まれており、出力部１５を有する各セル４３内に
ゲ−ト間配線４１が周辺領域１６と論理領域１３との境
界に沿って作り込まれている。入力電圧レベル測定用論
理回路１７は各セル４２および４３を配置することで、
図３に示すように、チップ一周に作り込まれている。こ
のように、入力電圧レベル測定用論理回路１７は各セル
４２および４３を配置することで作り込まれるため、実
施例１と同様の利益があるのは勿論のこと、入力電圧レ
ベル測定用論理回路１７を付帯的に備えても、支障がな
く主たる論理回路ブロック１２の回路設計かつレイアウ
ト設計を行うことができる。さらに、入力電圧レベル測
定用論理回路１７は少なくとも入力部１４の出力信号２
２を入力とするＡＮＤゲ−トあるいはＯＲゲ−トの多段
直列接続回路であるため、入力電圧レベル測定用論理回
路１７を論理領域１３内に作り込む形式に比べ入力電圧
レベル測定用論理回路１７自身のレイアウト設計も大幅
に簡易化できる。

【００１３】（実施例３）図５は手段３記載の発明に係
る半導体装置の一実施例を示すチップレイアウト図であ
り、図６はその部分図である。なお、図５および図６に
おいて、図１および図２および図３および図４に示す部
分と同一部分には同一符号を付し、その説明は省略す
る。図６において、入力部１４を有する各セル４２内と
出力部１５を有する各セル４３内に入力電圧レベル測定
用論理回路１７を構成する各ゲ−ト２１とそのゲ−ト間
配線４１とが周辺領域１６と論理領域１３との境界に沿
って作り込まれており、各ゲ−ト２１のトランジスタサ
イズは論理回路ブロック１２のそれと相等しくなってい
る。入力電圧レベル測定用論理回路１７は各セル４２お
よび４３を配置することで、図５に示すように、チップ
一周に作り込まれている。このため、実施例２と同様の
利益があるのは勿論のこと、入力電圧レベル測定用論理
回路１７を遅延測定用論理回路として併用使用すること
ができる。近年、半導体チップの高速化に伴い、半導体
チップの出荷検査を使用環境と同一の条件で行うことは
検査装置の制約及び検査環境等の点から困難である。こ
のため、論理回路ブロックの動作速度の良否は論理領域
内に設けられたインバ−タ−の多段直列接続回路等から
成る遅延測定用論理回路の遅延量を測定することによっ
て間接的に行なっている。遅延測定用論理回路において
は、論理回路ブロックを構成するゲ−ト内の基本遅延を
遅延測定用論理回路の遅延量で間接的に評価するために
論理回路ブロックを構成するゲ−ト内の基本遅延と遅延
測定用論理回路の遅延量との間に相関性を持たせる必要
があり、一般に遅延測定用論理回路を構成する各ゲ−ト
のトランジスタサイズは論理回路ブロックのそれと相等
しくすることが望ましく、また遅延測定用論理回路の遅
延量は、検査装置等の誤差を相対的に小さくするため、
一般に４０ｎｓ以上にするのが望ましい。本実施例にお
いては、入力電圧レベル測定用論理回路１７を構成する
各ゲ−ト２１が入力部１４を有する各セル４２内と出力
部１５を有する各セル４３内に作り込まれているため、
入力電圧レベル測定用論理回路１７の遅延量はチップサ
イズにもよるが８０ｎｓ以上確保でき、さらに各ゲ−ト
２１のトランジスタサイズは論理回路ブロック１２のそ
れと相等しくなっているため、入力電圧レベル測定用論
理回路１７を遅延測定用論理回路として併用使用するこ
とができる。また、入力電圧レベル測定用論理回路１７
の遅延量の測定は、測定に使用する入力部１４以外の入
力部１４をＨレベルに固定し、測定に使用する入力部１
４に入力波形を入れ、出力部１８の出力波形を測定する
ことで簡単に行うことができる。このため、入力電圧レ
ベル測定用論理回路１７を遅延測定用論理回路として併
用使用することで、論理領域１３内に遅延測定用論理回
路を作り込む必要がなくなり、論理領域１３の面積節減
ないし論理回路ブロック１２の高密度集積の自由度を増
大させることができ、さらに入力電圧レベル測定用論理
回路１７の遅延量は測定に必要とされる遅延量を充分超
える値まで確保できるため、より検査装置等の誤差を相
対的に小さくすることができる。また、入力電圧レベル
測定用論理回路１７を構成する各ゲ−ト２１とそのゲ−
ト間配線４１は各セル４２および４３の配置ピッチに合
わせて規則的に形成されるため、各ゲ−ト２１間の配線
経路は画一化される。これにより、各ゲ−ト２１内の基
本遅延は各ゲ−ト２１間で画一化されるため、入力電圧
レベル測定用論理回路１７の遅延量は論理回路ブロック
を構成するゲ−ト内の基本遅延とより相関性を持たせる
ことができる。このため、入力電圧レベル測定用論理回
路１７を遅延測定用論理回路として併用使用すること
で、高信頼性のある論理回路ブロックの動作速度の評価
を行うことができる。

【００１４】

【発明の効果】手段１記載の発明によれば、入力電圧レ
ベル測定用論理回路１７を付帯的に備えたので、全入力
部１４の入力電圧レベルを測定することができ、かつそ
の測定方法は従来の技術のように論理回路ブロックに１
７依存した複雑な状態設定は必要なく、測定する入力部
１４以外の入力部１４を単純にＨレベルに固定するだけ
であるため、従来の技術に比べ大幅に簡易化することが
できる。

【００１５】手段２記載の発明によれば、入力部１４を
有する各セル４２内に入力電圧レベル測定用論理回路１
７を構成する各ゲ−ト２１とそのゲ−ト間配線４１とを
周辺領域１６と論理領域１３との境界に沿って作り込
み、出力部１５を有する各セル４３内にゲ−ト間配線４
１を周辺領域１６と論理領域１３との境界に沿って作り
込み、入力電圧レベル測定用論理回路１７を各セル４２
および４３を配置することで作り込んだので、手段１記
載の発明と同様の利益があるのは勿論のこと、入力電圧
レベル測定用論理回路１７を付帯的に備えても、支障が
なく主たる論理回路ブロック１２の回路設計かつレイア
ウト設計を行うことができる。さらに、入力電圧レベル
測定用論理回路１７は少なくとも入力部１４の出力信号
２２を入力とするＡＮＤゲ−トあるいはＯＲゲ−トの多
段直列接続回路であるため、入力電圧レベル測定用論理
回路１７を論理領域１３内に作り込む形式に比べ入力電
圧レベル測定用論理回路１７自身のレイアウト設計も大
幅に簡易化できる。

【００１６】手段３記載の発明によれば、入力部１４を
有する各セル４２内と出力部１５を有する各セル４３内
に入力電圧レベル測定用論理回路１７を構成する各ゲ−
ト２１とそのゲ−ト間配線４１とを周辺領域１６と論理
領域１３との境界に沿って作り込み、各ゲ−ト２１のト
ランジスタサイズを論理回路ブロック１２のそれと相等
しくし、入力電圧レベル測定用論理回路１７を各セル４
２および４３を配置することで作り込んだので、手段２
記載の発明と同様の利益があるのは勿論のこと、入力電
圧レベル測定用論理回路１７を遅延測定用論理回路とし
て併用使用することができる。このため、入力電圧レベ
ル測定用論理回路１７を遅延測定用論理回路として併用
使用することで、論理領域１３内に遅延測定用論理回路
を作り込む必要がなくなり、論理領域１３の面積節減な
いし論理回路ブロック１２の高密度集積の自由度を増大
させることができ、さらに入力電圧レベル測定用論理回
路１７の遅延量は測定に必要とされる遅延量を充分超え
る値まで確保できるため、より検査装置等の誤差を相対
的に小さくすることができる。また、入力電圧レベル測
定用論理回路１７を構成する各ゲ−ト２１とそのゲ−ト
間配線４１は各セル４２および４３の配置ピッチに合わ
せて規則的に形成されているので、各ゲ−ト２１間の配
線経路は画一化される。これにより、各ゲ−ト２１内の
基本遅延は各ゲ−ト２１間で画一化されるため、入力電
圧レベル測定用論理回路１７の遅延量は論理回路ブロッ
クを構成するゲ−ト内の基本遅延とより相関性を持たせ
ることができる。このため、入力電圧レベル測定用論理
回路１７を遅延測定用論理回路として併用使用するで、
高信頼性のある論理回路ブロックの動作速度の評価を行
うことができる。

【図面の簡単な説明】

【図１】手段１記載の発明に係る半導体装置の一実施例
を示すチップレイアウト図。

【図２】手段１記載の発明に係る半導体装置の一実施例
を示す回路図。

【図３】手段２記載の発明に係る半導体装置の一実施例
を示すチップレイアウト図。

【図４】図３の部分図。

【図５】手段３記載の発明に係る半導体装置の一実施例
を示すチップレイアウト図。

【図６】図５の部分図。

【図７】従来の技術を示す図。

【符号の説明】

１１、７１・・・・・半導体チップ １２、７２・・・・・論理回路ブロック １３、７３・・・・・論理領域 １４、７４・・・・・入力部 １５、７５・・・・・出力部 １６、７６・・・・・周辺領域 １７・・・・・入力電圧レベル測定用論理回路 １８・・・・・入力電圧レベル測定用論理回路１７の出
力信号を取り出す出力部 ２１・・・・・入力電圧レベル測定用論理回路１７を構
成する各ゲ−ト ２２・・・・・入力部１４の出力信号 ４１・・・・・各ゲ−ト２１間配線 ４２・・・・・入力部１４を有する各セル ４３・・・・・出力部１５を有する各セル

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体チップの主として中央部に作り込ま
   れ、所定の論理処理を実現する論理回路ブロックを含む
   論理領域と、該論理領域の周辺に作り込まれ、該半導体
   チップの外と該論理回路ブロックとの間で入出力信号を
   取り扱う入力部と出力部を含む周辺領域とを有する半導
   体装置において、入力電圧レベル測定用論理回路を付帯
   的に具備していることを特徴とする半導体装置。
2. 【請求項２】請求項１において、前記入力電圧レベル測
   定用論理回路を構成する各ゲ−トが、少なくとも前記入
   力部を有する各セル内に前記周辺領域と前記論理領域と
   の境界に沿って作り込まれていることを特徴とする半導
   体装置。
3. 【請求項３】請求項１において、前記入力電圧レベル測
   定用論理回路を構成する各ゲ−トが、前記入力部を有す
   る各セル内と前記出力部を有する各セル内に前記周辺領
   域と前記論理領域との境界に沿って作り込まれ、かつ前
   記各ゲ−トのトランジスタサイズは前記論理回路ブロッ
   クのそれと相等しいことを特徴とする半導体装置。
4. 【請求項４】請求項１から請求項３において、前記入力
   電圧レベル測定用論理回路は少なくとも前記入力部の出
   力信号を入力とするＡＮＤゲ−トあるいはＯＲゲ−トの
   多段直列接続回路であることを特徴とする半導体装置。