JPH0834427B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0834427B2 JPH0834427B2 JP60253953A JP25395385A JPH0834427B2 JP H0834427 B2 JPH0834427 B2 JP H0834427B2 JP 60253953 A JP60253953 A JP 60253953A JP 25395385 A JP25395385 A JP 25395385A JP H0834427 B2 JPH0834427 B2 JP H0834427B2
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- JP
- Japan
- Prior art keywords
- wiring
- buffer
- load
- buffers
- output terminals
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
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- Logic Circuits (AREA)
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- General Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路における論理回路に関し、特
にゲートアレーにおけるバファーの構成に方法に関す
る。
にゲートアレーにおけるバファーの構成に方法に関す
る。
近年、集積回路の集積規模の拡大に伴ないLSIの素
子、配線等の微細化が行なわれている。ゲートアレーに
おいても同様に素子、配線等の微細化が進むのに伴ない
エレクトロマイグレーションによる配線の短命化が問題
となっており、電源の配線のみならず信号の配線も配線
巾の縮小に伴ない、その配線寿命が問題となって来てい
る。
子、配線等の微細化が行なわれている。ゲートアレーに
おいても同様に素子、配線等の微細化が進むのに伴ない
エレクトロマイグレーションによる配線の短命化が問題
となっており、電源の配線のみならず信号の配線も配線
巾の縮小に伴ない、その配線寿命が問題となって来てい
る。
一般にこのエレクトロマイグレーションは配線の材質
によって差があるが、配線の巾（断面積）が小さい程、
また、その配線に流れる電流密度が大きい程著しく起こ
り、配線寿命が短くなる。
によって差があるが、配線の巾（断面積）が小さい程、
また、その配線に流れる電流密度が大きい程著しく起こ
り、配線寿命が短くなる。
ゲートアレーにおいてはCAD上の制限によってすべて
一律の配線巾で自動配線処理が行なわれている為、その
信号配線に流す事が出来る電流値はすべて一律である。
また、ゲートアレーにおいてはさまざまな回路が実現さ
れ、必ずといってよい程内部にバッファー回路が使用さ
れており、特にCMOSゲートアレーにおいては、そのバッ
ファーの負荷に応じて負荷ドライブ能力の異なるバッフ
ァーを使用する事が多い。しかし、負荷ドライブ能力の
大きなバッファーにはより多くの負荷が接続される為、
その出力信号配線にはより多くの電流が流れ、ある程度
以上の負荷ドライブ能力を持ったバッファは配線寿命の
点から実現不可能となっていた。
一律の配線巾で自動配線処理が行なわれている為、その
信号配線に流す事が出来る電流値はすべて一律である。
また、ゲートアレーにおいてはさまざまな回路が実現さ
れ、必ずといってよい程内部にバッファー回路が使用さ
れており、特にCMOSゲートアレーにおいては、そのバッ
ファーの負荷に応じて負荷ドライブ能力の異なるバッフ
ァーを使用する事が多い。しかし、負荷ドライブ能力の
大きなバッファーにはより多くの負荷が接続される為、
その出力信号配線にはより多くの電流が流れ、ある程度
以上の負荷ドライブ能力を持ったバッファは配線寿命の
点から実現不可能となっていた。
従って、従来は負荷が多くなると、第５図に示すよう
に、複数のバッファーを用いて負荷を分割して、信号配
線に流れる電流を分割してした。第５図においては、同
一の入力端子４からの信号をバッファ1a,1bに入力し、
バッファ1aの負荷としてNORゲート20とNANDゲート21が
接続され、バッファ1bの負荷としてフリップフロップ22
が接続されている。
に、複数のバッファーを用いて負荷を分割して、信号配
線に流れる電流を分割してした。第５図においては、同
一の入力端子４からの信号をバッファ1a,1bに入力し、
バッファ1aの負荷としてNORゲート20とNANDゲート21が
接続され、バッファ1bの負荷としてフリップフロップ22
が接続されている。
上述した従来の論理回路では、複数のバッファを用
い、それぞれに負荷を分割する回路となっているので、
各バッファが同じ負荷駆動能力を持っていても、接続さ
れる負荷が全く同じではない為、各バッファの伝播遅延
時間（以下tpdと略す）が異なり、回路設計上の欠点と
なっている。
い、それぞれに負荷を分割する回路となっているので、
各バッファが同じ負荷駆動能力を持っていても、接続さ
れる負荷が全く同じではない為、各バッファの伝播遅延
時間（以下tpdと略す）が異なり、回路設計上の欠点と
なっている。
本発明の論理回路は、第１導電型の複数のMOSトラン
ジスタのソースを第１の電源に接続し、第２導電型の複
数のMOSトランジスタのソースを第２の電源に接続し、
前記複数の第１および第２導電型MOSトランジスタのド
レインを共通接続し、この共通接続されたドレインから
出力信号を取り出す出力回路が複数の出力端子を有する
ことを特徴とする。
ジスタのソースを第１の電源に接続し、第２導電型の複
数のMOSトランジスタのソースを第２の電源に接続し、
前記複数の第１および第２導電型MOSトランジスタのド
レインを共通接続し、この共通接続されたドレインから
出力信号を取り出す出力回路が複数の出力端子を有する
ことを特徴とする。
次に、本発明について図面を参照し説明する。
第１図に本発明の一実施例の回路図を示す。また第２
図は第１図の回路をCMOSゲートアレーに適用した場合の
等価回路図である。第１図及び第２図においては、入力
端子４にインバータ２が接続され、インバータ２の出力
にバッファ3,3a,3b,3cの入力端が接続され、各バッファ
の出力端子5,5a,5b,5cはそれぞれ共通に接続されてい
る。インバータ２及びバッファ3,3a,3b,3cはＰチャンネ
ル型トランジスタ６とＮチャンネル型トランジスタ７が
電源８とGND9の間に直列接続されて構成されている。
図は第１図の回路をCMOSゲートアレーに適用した場合の
等価回路図である。第１図及び第２図においては、入力
端子４にインバータ２が接続され、インバータ２の出力
にバッファ3,3a,3b,3cの入力端が接続され、各バッファ
の出力端子5,5a,5b,5cはそれぞれ共通に接続されてい
る。インバータ２及びバッファ3,3a,3b,3cはＰチャンネ
ル型トランジスタ６とＮチャンネル型トランジスタ７が
電源８とGND9の間に直列接続されて構成されている。
また第３図には第２図のレイアウトの例を示す。図に
おいてAl配線11aは、他のAl配線11より配線巾を太くし
て、より多くの電流が流れても他の配線11と同等の配線
寿命が得られる様にしておく。そしてこの太いAl配線11
a上に出力端子5,5a,5b,5cを適当に設けておき、自動配
線プログラム等によって出力端子５〜5cの端子とそれぞ
れに接続される負荷とを配線する。
おいてAl配線11aは、他のAl配線11より配線巾を太くし
て、より多くの電流が流れても他の配線11と同等の配線
寿命が得られる様にしておく。そしてこの太いAl配線11
a上に出力端子5,5a,5b,5cを適当に設けておき、自動配
線プログラム等によって出力端子５〜5cの端子とそれぞ
れに接続される負荷とを配線する。
尚、出力端子５〜5cの端子からの配線は各々の端子に
接続される負荷を制限する事によってその信号線に流れ
る電流をある程度におさえ配線寿命が悪化しない様にし
ておけば、自動配線される他の配線と同じ配線巾の配線
でよいことになる。従って第３図の様にそのバッファブ
ロック内でより多くの電流が流れる配線のみをあらかじ
め太い配線で行なっておけば配線寿命が落ちる事は無
い。
接続される負荷を制限する事によってその信号線に流れ
る電流をある程度におさえ配線寿命が悪化しない様にし
ておけば、自動配線される他の配線と同じ配線巾の配線
でよいことになる。従って第３図の様にそのバッファブ
ロック内でより多くの電流が流れる配線のみをあらかじ
め太い配線で行なっておけば配線寿命が落ちる事は無
い。
また出力端子５〜5cはそのバッファブロック内部で結
線されているので各々の端子の負荷が異なっても、tpd
は全く同じになる。
線されているので各々の端子の負荷が異なっても、tpd
は全く同じになる。
また第１図の例ではバッファが４個並列に接続された
例であるが、並列に接続されるバッファの数は何個でも
よくその個数に見合うだけの出力端子を設け、ブロック
内の配線を十分に太くすればよい。
例であるが、並列に接続されるバッファの数は何個でも
よくその個数に見合うだけの出力端子を設け、ブロック
内の配線を十分に太くすればよい。
第４図には、インバーディングバッファーの例を示
す。第４図においてはバッファ３〜3dの５個が並列に接
続され出力端子5,5a,5bの３つ設けた例である。この様
に並列に接続されるバッファの数と出力端子の数とは一
致する必要はなく、配線寿命が満足出来る様にバッファ
ブロック内のレイアウトを行ないかつ、各々出力端子に
接続される負荷の数を制限しておけばよい。
す。第４図においてはバッファ３〜3dの５個が並列に接
続され出力端子5,5a,5bの３つ設けた例である。この様
に並列に接続されるバッファの数と出力端子の数とは一
致する必要はなく、配線寿命が満足出来る様にバッファ
ブロック内のレイアウトを行ないかつ、各々出力端子に
接続される負荷の数を制限しておけばよい。
以上説明した様に本発明は、ゲートアレーにおいて機
能ブロックを設計する際に複数個のバッファ（インバー
タ）を並列に接続し、その相互接続の配線を十分太く
し、かつ複数の出力端子を設ける事によって、そのゲー
トアレーの中に使用する信号配線を太くする必要もなく
なり、より細い信号配線が使用出来る為、それだけチッ
プサイズを小さくする事が出来、コストダウンができる
という効果がある。
能ブロックを設計する際に複数個のバッファ（インバー
タ）を並列に接続し、その相互接続の配線を十分太く
し、かつ複数の出力端子を設ける事によって、そのゲー
トアレーの中に使用する信号配線を太くする必要もなく
なり、より細い信号配線が使用出来る為、それだけチッ
プサイズを小さくする事が出来、コストダウンができる
という効果がある。
また、各々の出力端子はそのバッファーブロック内で
互いに接続されているので、それぞれに接続される負荷
が変ってもtpdは全く同じとなり、回路設計上問題とな
ることはない。さらに、自動配線をコンピューターを利
用して行なうに当っても信号配線の太さは一律の配線巾
で行なえるので処理が簡単となる効果がある。
互いに接続されているので、それぞれに接続される負荷
が変ってもtpdは全く同じとなり、回路設計上問題とな
ることはない。さらに、自動配線をコンピューターを利
用して行なうに当っても信号配線の太さは一律の配線巾
で行なえるので処理が簡単となる効果がある。
第１図は本発明の一実施例のバッファブロックの回路
図、第２図は第１図の等価回路図、第３図は第２図のブ
ロックレイアウト図、第４図は本発明の他の実施例の回
路図、第５図は従来のバッファを使用した回路図であ
る。 1a,1b……バッファ、２……インバータ、3,3a,3b,3c,3d
……バッファ、４……入力端子、5,5a,5b,5c……出力端
子、６……Ｐチャンネル型トランジスタ、７……Ｎチャ
ンネル型トランジスタ、８……電源、8a……電源Al配
線、９……GND、9a……GNDAl配線、10……コンタクトホ
ール、11,11a……Al配線、20……NORゲート、21……NAN
Dゲート、22……フリップフロップ。
図、第２図は第１図の等価回路図、第３図は第２図のブ
ロックレイアウト図、第４図は本発明の他の実施例の回
路図、第５図は従来のバッファを使用した回路図であ
る。 1a,1b……バッファ、２……インバータ、3,3a,3b,3c,3d
……バッファ、４……入力端子、5,5a,5b,5c……出力端
子、６……Ｐチャンネル型トランジスタ、７……Ｎチャ
ンネル型トランジスタ、８……電源、8a……電源Al配
線、９……GND、9a……GNDAl配線、10……コンタクトホ
ール、11,11a……Al配線、20……NORゲート、21……NAN
Dゲート、22……フリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/68 Ｂ Ｈ０３Ｋ 19/173 9199−5Ｋ Ｈ０１Ｌ 21/82 Ｍ Ｐ
Claims (1)
- 【請求項１】第１導電型の複数のMOSトランジスタのソ
ース領域を第一の電源に接続し、第２導電型の複数のMO
Sトランジスタのソース領域を第２の電源に接続し、前
記複数の第１および第２導電型MOSトランジスタのドレ
イン領域を共通配線で共通接続してバッファー回路を構
成し、前記共通配線から複数の出力端子が取り出されて
それぞれ配線を介して複数の負荷の対応するものに接続
され、前記複数の出力端子からそれぞれ導出された前記
配線は互いに等しい巾で形成されていることを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253953A JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253953A JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112420A JPS62112420A (ja) | 1987-05-23 |
| JPH0834427B2 true JPH0834427B2 (ja) | 1996-03-29 |
Family
ID=17258268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253953A Expired - Fee Related JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834427B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3827802A1 (de) * | 1988-08-16 | 1990-02-22 | Siemens Ag | Chipresidente zwischentreiber fuer diskrete wsi-systeme |
| JP3844613B2 (ja) | 1998-04-28 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ回路およびそれを用いた表示装置 |
| JP5014431B2 (ja) | 2007-09-14 | 2012-08-29 | パナソニック株式会社 | パイプライン型ａｄ変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156025A (ja) * | 1983-02-25 | 1984-09-05 | Hitachi Ltd | 半導体集積回路 |
-
1985
- 1985-11-12 JP JP60253953A patent/JPH0834427B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112420A (ja) | 1987-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |