JPH08274583A - ブースト型等化回路 - Google Patents
ブースト型等化回路Info
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- JPH08274583A JPH08274583A JP7078002A JP7800295A JPH08274583A JP H08274583 A JPH08274583 A JP H08274583A JP 7078002 A JP7078002 A JP 7078002A JP 7800295 A JP7800295 A JP 7800295A JP H08274583 A JPH08274583 A JP H08274583A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/16—Automatic control
- H03G5/18—Automatic control in untuned amplifiers
- H03G5/22—Automatic control in untuned amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
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- Networks Using Active Elements (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 光ディスク装置及びハードディスク装置等の
記憶装置の信号再生回路に使用される等化回路に関し、
高周波数域の遮断特性が良いブースト型等化回路の提
供。 【構成】 ブースト部４，６を備えて、情報記録媒体の
再生信号に生じる歪みを補償し、再生信号の周波数特性
を補償するために使用されるブースト型等化回路。ブー
スト部４，６は、伝達関数の分子がラプラス演算子ｓの
４乗以上の偶数次項を有する構成である。
記憶装置の信号再生回路に使用される等化回路に関し、
高周波数域の遮断特性が良いブースト型等化回路の提
供。 【構成】 ブースト部４，６を備えて、情報記録媒体の
再生信号に生じる歪みを補償し、再生信号の周波数特性
を補償するために使用されるブースト型等化回路。ブー
スト部４，６は、伝達関数の分子がラプラス演算子ｓの
４乗以上の偶数次項を有する構成である。
Description
【０００１】
【産業上の利用分野】本発明は、光ディスク装置及びハ
ードディスク装置等の記憶装置の信号再生回路に使用さ
れる等化回路の改良に関するものである。
ードディスク装置等の記憶装置の信号再生回路に使用さ
れる等化回路の改良に関するものである。
【０００２】
【従来の技術】光ディスク装置及びハードディスク装置
等の記憶装置は、マルチメディアの進展により、ますま
す記憶容量の増大が要請されている。光ディスクの記憶
容量の増大には、記録情報の高密度化が必要であり、ピ
ット（ハードディスク装置ではビット）長を短くせざる
を得なくなって来ている。しかし、光スポットの径及び
磁気ヘッドのギャップ長は無限に小さくはできないの
で、高密度化を進めると、分解能（再生信号の周波数成
分の最高周波数と最低周波数との振幅比）が低下してし
まう問題がある。分解能が低下すると、高周波数成分の
減少により再生信号の振幅が不揃いになり、振幅低下部
分が脱落したりノイズの影響を受け易くなるなど、振幅
検出マージンが減少して再生誤りが増大する。
等の記憶装置は、マルチメディアの進展により、ますま
す記憶容量の増大が要請されている。光ディスクの記憶
容量の増大には、記録情報の高密度化が必要であり、ピ
ット（ハードディスク装置ではビット）長を短くせざる
を得なくなって来ている。しかし、光スポットの径及び
磁気ヘッドのギャップ長は無限に小さくはできないの
で、高密度化を進めると、分解能（再生信号の周波数成
分の最高周波数と最低周波数との振幅比）が低下してし
まう問題がある。分解能が低下すると、高周波数成分の
減少により再生信号の振幅が不揃いになり、振幅低下部
分が脱落したりノイズの影響を受け易くなるなど、振幅
検出マージンが減少して再生誤りが増大する。
【０００３】このようなことを防止するために、等化回
路により再生信号の高周波数部を強調して、再生信号の
各周波数部の振幅が一定になるよう補正しているが、従
来使用されているコサイン等化回路等では、ブースト特
性が緩やかなため、分解能の低下を補償しようとして高
周波数域を強調すると、信号帯域外の不必要な部分まで
も強調してしまうため、却って、ノイズによるジッタが
増え、エラーが増加する問題があった。
路により再生信号の高周波数部を強調して、再生信号の
各周波数部の振幅が一定になるよう補正しているが、従
来使用されているコサイン等化回路等では、ブースト特
性が緩やかなため、分解能の低下を補償しようとして高
周波数域を強調すると、信号帯域外の不必要な部分まで
も強調してしまうため、却って、ノイズによるジッタが
増え、エラーが増加する問題があった。
【０００４】そこで、近年は、エラー率改善のために、
ＰＲＭＬ（Partial Response Maximum Likelyhood ）が
採用されるようになって来ているが、ＰＲＭＬは信号波
形の振幅をデータ判別の基準にしているため、信号周波
数全体に亘ってレベル均一性が重要である。このため、
各周波数毎に細かいブースト量の調整が可能な高度な等
化回路の実現が求められている。なお、近年、ＬＳＩ化
の観点から、できるだけインダクタンスＬ（コイル）を
使用せずに実現すること、さらに、記憶容量を高めるた
めに、記憶媒体を幾つかのゾーンに分割し、各ゾーン毎
に記録再生周波数を変えることができる（フィルタのカ
ットオフ周波数も変える）ことなどの諸条件により、電
圧電流変換利得を変えることにより周波数特性が変化す
るｇｍフィルタの価値が高まっている（例えば、“VOLT
AGE TUNABLE LINEAR FILTER MOVE ONTO A CHIP”ELECTR
ONIC DESIGN FEBRUARY 8,1990）。
ＰＲＭＬ（Partial Response Maximum Likelyhood ）が
採用されるようになって来ているが、ＰＲＭＬは信号波
形の振幅をデータ判別の基準にしているため、信号周波
数全体に亘ってレベル均一性が重要である。このため、
各周波数毎に細かいブースト量の調整が可能な高度な等
化回路の実現が求められている。なお、近年、ＬＳＩ化
の観点から、できるだけインダクタンスＬ（コイル）を
使用せずに実現すること、さらに、記憶容量を高めるた
めに、記憶媒体を幾つかのゾーンに分割し、各ゾーン毎
に記録再生周波数を変えることができる（フィルタのカ
ットオフ周波数も変える）ことなどの諸条件により、電
圧電流変換利得を変えることにより周波数特性が変化す
るｇｍフィルタの価値が高まっている（例えば、“VOLT
AGE TUNABLE LINEAR FILTER MOVE ONTO A CHIP”ELECTR
ONIC DESIGN FEBRUARY 8,1990）。
【０００５】従来、使用されているブースト型等化回路
の１例として、伝達関数の分子が１−Ｋ1 ・ｓ2 （Ｋ1
は任意の係数）であるブースト型等化回路がある。この
周波数特性を求めるために、ｓ＝ｊω（ω＝２πｆ，ｊ
2 ＝−１）を代入すると、ブースト特性は１＋Ｋ1 ・ω
2 となる。図２７は、その代表的（Ｋ1 ＝１）な周波数
特性を示す特性図である。
の１例として、伝達関数の分子が１−Ｋ1 ・ｓ2 （Ｋ1
は任意の係数）であるブースト型等化回路がある。この
周波数特性を求めるために、ｓ＝ｊω（ω＝２πｆ，ｊ
2 ＝−１）を代入すると、ブースト特性は１＋Ｋ1 ・ω
2 となる。図２７は、その代表的（Ｋ1 ＝１）な周波数
特性を示す特性図である。
【０００６】図２８は、このような周波数特性を持つブ
ースト型等化回路の１例の構成を示すブロック図であ
る。このブースト型等化回路は、入力信号が、伝達関数
ω1 2／（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）の伝達要素１
２２と伝達関数Ｋ・ｓ2 ／（ｓ 2 ＋ω1 ／Ｑ・ｓ＋ω1
2 ）の伝達要素１２４とへ与えられ、伝達要素１２２の
出力信号と伝達要素１２４の出力信号とは、差し引き点
１２６で差が求められる。求められた差は、伝達関数Ｔ
（ｓ）のローパスフィルタを通じて、ブースト型等化回
路の出力信号として出力される。
ースト型等化回路の１例の構成を示すブロック図であ
る。このブースト型等化回路は、入力信号が、伝達関数
ω1 2／（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）の伝達要素１
２２と伝達関数Ｋ・ｓ2 ／（ｓ 2 ＋ω1 ／Ｑ・ｓ＋ω1
2 ）の伝達要素１２４とへ与えられ、伝達要素１２２の
出力信号と伝達要素１２４の出力信号とは、差し引き点
１２６で差が求められる。求められた差は、伝達関数Ｔ
（ｓ）のローパスフィルタを通じて、ブースト型等化回
路の出力信号として出力される。
【０００７】ここで、このブースト型等化回路の全体の
伝達関数は、｛１−Ｋ（ｓ／ω1 ） 2 ｝・｛ω1 2 ／
（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）｝・Ｔ（ｓ）となる。
この内、｛１−Ｋ（ｓ／ω1 ）2 ｝がブースト特性であ
り、ｓ＝ｊωを代入すると、１＋Ｋ・ω2 ／ω1 2 とな
り、ωの２乗特性（ｓの２乗特性）である。｛ω1 2 ／
（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）｝・Ｔ（ｓ）は、ベッ
セル特性などの低域フィルタ等の一定遅延特性となるよ
うに構成する。
伝達関数は、｛１−Ｋ（ｓ／ω1 ） 2 ｝・｛ω1 2 ／
（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）｝・Ｔ（ｓ）となる。
この内、｛１−Ｋ（ｓ／ω1 ）2 ｝がブースト特性であ
り、ｓ＝ｊωを代入すると、１＋Ｋ・ω2 ／ω1 2 とな
り、ωの２乗特性（ｓの２乗特性）である。｛ω1 2 ／
（ｓ2 ＋ω1 ／Ｑ・ｓ＋ω1 2 ）｝・Ｔ（ｓ）は、ベッ
セル特性などの低域フィルタ等の一定遅延特性となるよ
うに構成する。
【０００８】図２９は、このようなブースト型等化回路
の、ＬＣ回路を使用した１例を示す回路図である（ハー
ドディスク等に使用されている。実際は差動回路構
成）。このブースト型等化回路は、入力信号が、電圧電
流利得ｇｍ＝１を有する電圧電流変換器１３０と電圧電
流利得ｇｍ＝Ａを有する電圧電流変換器１３２とへ与え
られる。電圧電流変換器１３０の出力電流は、インダク
タンスＬとキャパシタンスＣとの梯子型回路の初段のＬ
１及びＣ１の接続点へ与えられ、電圧電流変換器１３２
の入力電流は、梯子型回路の初段のＬ１と２段目のＣ２
とＬ２との接続点から与えられる。２段目のＬ２の出力
側は、他方が接地されたＣ３と抵抗Ｒとが接続され、ブ
ースト型等化回路の出力端子となっている。
の、ＬＣ回路を使用した１例を示す回路図である（ハー
ドディスク等に使用されている。実際は差動回路構
成）。このブースト型等化回路は、入力信号が、電圧電
流利得ｇｍ＝１を有する電圧電流変換器１３０と電圧電
流利得ｇｍ＝Ａを有する電圧電流変換器１３２とへ与え
られる。電圧電流変換器１３０の出力電流は、インダク
タンスＬとキャパシタンスＣとの梯子型回路の初段のＬ
１及びＣ１の接続点へ与えられ、電圧電流変換器１３２
の入力電流は、梯子型回路の初段のＬ１と２段目のＣ２
とＬ２との接続点から与えられる。２段目のＬ２の出力
側は、他方が接地されたＣ３と抵抗Ｒとが接続され、ブ
ースト型等化回路の出力端子となっている。
【０００９】このようなブースト型等化回路の伝達関数
Ｔ（ｓ）は以下のようになる。 Ｔ（ｓ）＝｛−Ａ（Ｌ１・Ｃ１）ｓ2 ＋（１−Ａ）｝／
｛Ｃｓ5 ＋Ｄｓ4＋Ｅｓ3 ＋Ｆｓ2 ＋Ｇｓ＋１｝ 但し、Ｃ＝Ｒ・Ｌ１・Ｌ２・Ｃ１・Ｃ２・Ｃ３ Ｄ＝Ｌ１・Ｌ２・Ｃ１・Ｃ２ Ｅ＝Ｒ（Ｌ１・Ｃ１・Ｃ３＋Ｌ２・Ｃ１・Ｃ３＋Ｌ１・
Ｃ２・Ｃ３＋Ｌ２・Ｃ２・Ｃ３） Ｆ＝Ｌ１・Ｃ１＋Ｌ２・Ｃ１＋Ｌ２・Ｃ２ Ｇ＝Ｒ（Ｃ１＋Ｃ２＋Ｃ３）
Ｔ（ｓ）は以下のようになる。 Ｔ（ｓ）＝｛−Ａ（Ｌ１・Ｃ１）ｓ2 ＋（１−Ａ）｝／
｛Ｃｓ5 ＋Ｄｓ4＋Ｅｓ3 ＋Ｆｓ2 ＋Ｇｓ＋１｝ 但し、Ｃ＝Ｒ・Ｌ１・Ｌ２・Ｃ１・Ｃ２・Ｃ３ Ｄ＝Ｌ１・Ｌ２・Ｃ１・Ｃ２ Ｅ＝Ｒ（Ｌ１・Ｃ１・Ｃ３＋Ｌ２・Ｃ１・Ｃ３＋Ｌ１・
Ｃ２・Ｃ３＋Ｌ２・Ｃ２・Ｃ３） Ｆ＝Ｌ１・Ｃ１＋Ｌ２・Ｃ１＋Ｌ２・Ｃ２ Ｇ＝Ｒ（Ｃ１＋Ｃ２＋Ｃ３）
【００１０】図３０は、ωの２乗特性を持つブースト型
等化回路の１例の微分加算型の構成を示すブロック図で
ある（大容量磁気テープ装置などに使用された）。この
ブースト型等化回路は、入力信号が、伝達関数ａ・ｓの
伝達要素１３４へ与えられ、入力信号と伝達要素１３４
の出力信号とは加え合わせ点１３６で加算される。加算
された信号は伝達関数ｂ・ｓの伝達要素１３８へ与えら
れ、加算された信号と伝達要素１３８の出力信号とは差
し引き点１４０で差が求められる。求められた差は、ロ
ーパスフィルタを通じて、ブースト型等化回路の出力信
号として出力される。このブースト型等化回路のローパ
スフィルタ１４２を除く部分の伝達関数は、Ｔ（ｓ）＝
１＋（ａ−ｂ）ｓ−ａｂｓ2 となり、ａ＝ｂとすると、
ｓの項が消えてｓ2 のみの高周波ブースト特性となる。
これにｓ＝ｊωを代入すると、１＋ａｂω2 となり、こ
れはωの２乗特性である。
等化回路の１例の微分加算型の構成を示すブロック図で
ある（大容量磁気テープ装置などに使用された）。この
ブースト型等化回路は、入力信号が、伝達関数ａ・ｓの
伝達要素１３４へ与えられ、入力信号と伝達要素１３４
の出力信号とは加え合わせ点１３６で加算される。加算
された信号は伝達関数ｂ・ｓの伝達要素１３８へ与えら
れ、加算された信号と伝達要素１３８の出力信号とは差
し引き点１４０で差が求められる。求められた差は、ロ
ーパスフィルタを通じて、ブースト型等化回路の出力信
号として出力される。このブースト型等化回路のローパ
スフィルタ１４２を除く部分の伝達関数は、Ｔ（ｓ）＝
１＋（ａ−ｂ）ｓ−ａｂｓ2 となり、ａ＝ｂとすると、
ｓの項が消えてｓ2 のみの高周波ブースト特性となる。
これにｓ＝ｊωを代入すると、１＋ａｂω2 となり、こ
れはωの２乗特性である。
【００１１】図３１は、ブースト型等化回路の１例のデ
ィレイラインを使用したコサインイコライザの構成を示
すブロック図である（ＬＳＩ化される前は多用され
た）。このブースト型等化回路は、入力信号が、遅れ時
間Ｔｄのディレイライン１４４とゲインｋのブースト回
路１５０とへ与えられ、ディレイライン１４４の出力
は、さらに、遅れ時間Ｔｄのディレイライン１４６へ与
えられる。ディレイライン１４６の出力はゲインｋのブ
ースト回路１４８へ与えられる。
ィレイラインを使用したコサインイコライザの構成を示
すブロック図である（ＬＳＩ化される前は多用され
た）。このブースト型等化回路は、入力信号が、遅れ時
間Ｔｄのディレイライン１４４とゲインｋのブースト回
路１５０とへ与えられ、ディレイライン１４４の出力
は、さらに、遅れ時間Ｔｄのディレイライン１４６へ与
えられる。ディレイライン１４６の出力はゲインｋのブ
ースト回路１４８へ与えられる。
【００１２】ディレイライン１４４の出力とブースト回
路１４８の出力とブースト回路１５０の出力とは差し引
き点１５２へ与えられ、ディレイライン１４４の出力か
らブースト回路１４８の出力とブースト回路１５０の出
力とが差し引かれる。差し引き点１５２の出力は、ロー
パスフィルタ１５４を通じて、ブースト型等化回路の出
力信号として出力される。このブースト型等化回路のロ
ーパスフィルタ１５４を除く部分の伝達特性は、Ｔ
（ω）＝１−２ｋ・ｃｏｓ（ω・Ｔｄ） （ω＝２π
ｆ）となり、直接にはｓの２乗の項は現れないが、ブー
スト特性は１＋ω2 程度である。
路１４８の出力とブースト回路１５０の出力とは差し引
き点１５２へ与えられ、ディレイライン１４４の出力か
らブースト回路１４８の出力とブースト回路１５０の出
力とが差し引かれる。差し引き点１５２の出力は、ロー
パスフィルタ１５４を通じて、ブースト型等化回路の出
力信号として出力される。このブースト型等化回路のロ
ーパスフィルタ１５４を除く部分の伝達特性は、Ｔ
（ω）＝１−２ｋ・ｃｏｓ（ω・Ｔｄ） （ω＝２π
ｆ）となり、直接にはｓの２乗の項は現れないが、ブー
スト特性は１＋ω2 程度である。
【００１３】
【発明が解決しようとする課題】これらのブースト型等
化回路の目的は、下記のようにまとめることができる。 （ａ）信号振幅を一定の周波数範囲に亘って均一にする
こと。 （ｂ）ビット間干渉が最小限になるように、孤立波形を
修正すること（パルススリミング）。 （ｃ）信号帯域を必要最小限に制限し、ノイズを低減す
る（不要なスペクトルは積極的に遮断する）。
化回路の目的は、下記のようにまとめることができる。 （ａ）信号振幅を一定の周波数範囲に亘って均一にする
こと。 （ｂ）ビット間干渉が最小限になるように、孤立波形を
修正すること（パルススリミング）。 （ｃ）信号帯域を必要最小限に制限し、ノイズを低減す
る（不要なスペクトルは積極的に遮断する）。
【００１４】再生信号は、ランダムなビット列であるた
め、その周波数成分はスペクトルと呼ばれ一定の帯域内
に広く分布している。ブースト型等化回路は、記録過程
に発生した高周波数域の劣化及び再生ピックアップの周
波数特性を、その逆の周波数特性によって補正すると共
に、必要最小限の帯域に制限するのが主な役割である。
従って、上述の目的（ａ）は、中間的な周波数域での理
想化特性へのマッチングが重要であり、目的（ｂ）は高
周波数域の強調が、目的（ｃ）は必要帯域以上を急激に
遮断する特性が重要である。
め、その周波数成分はスペクトルと呼ばれ一定の帯域内
に広く分布している。ブースト型等化回路は、記録過程
に発生した高周波数域の劣化及び再生ピックアップの周
波数特性を、その逆の周波数特性によって補正すると共
に、必要最小限の帯域に制限するのが主な役割である。
従って、上述の目的（ａ）は、中間的な周波数域での理
想化特性へのマッチングが重要であり、目的（ｂ）は高
周波数域の強調が、目的（ｃ）は必要帯域以上を急激に
遮断する特性が重要である。
【００１５】一般的には、目的（ｂ）と目的（ｃ）とは
対立関係にあるが、ブースト型等化回路は、実際には、
適用する回路方式に制約（コスト、スペース及びＬＳＩ
化の適不適等）がある。そのうえ、従来のブースト型等
化回路は、ブースト特性がω 2 でしかないため、目的
（ｂ）と目的（ｃ）との条件（ある程度まで高周波数域
を強調して、スパッと遮断する）を同時に満足すること
は難しくなっており、特に高密度記録になって分解能が
さらに低下すると、高周波数域の低下が急激になるの
で、ブースト型等化回路の効果が薄れてしまう。
対立関係にあるが、ブースト型等化回路は、実際には、
適用する回路方式に制約（コスト、スペース及びＬＳＩ
化の適不適等）がある。そのうえ、従来のブースト型等
化回路は、ブースト特性がω 2 でしかないため、目的
（ｂ）と目的（ｃ）との条件（ある程度まで高周波数域
を強調して、スパッと遮断する）を同時に満足すること
は難しくなっており、特に高密度記録になって分解能が
さらに低下すると、高周波数域の低下が急激になるの
で、ブースト型等化回路の効果が薄れてしまう。
【００１６】本発明は、上述のような事情に鑑みてなさ
れたものであり、第１〜４発明では、伝達関数の分子が
ラプラス演算子ｓの４乗以上の偶数次項を有するブース
ト部を設けることにより、高周波数域の遮断特性が良い
ブースト型等化回路を提供することを目的とする。第５
〜８発明では、ラプラス演算子ｓの２乗、ｓの４乗及び
ｓの６乗の項のブースト係数をそれぞれ独立に変化させ
るブースト係数制御手段を備えるブースト部を設けるこ
とにより、等化特性設計の自由度が増し、高周波数域の
遮断特性が良いブースト型等化回路を提供することを目
的とする。第９発明では、複数の差動増幅回路を備えた
ブースト部を設けることにより、ノイズが少なく、高周
波数域の遮断特性が良いブースト型等化回路を提供する
ことを目的とする。
れたものであり、第１〜４発明では、伝達関数の分子が
ラプラス演算子ｓの４乗以上の偶数次項を有するブース
ト部を設けることにより、高周波数域の遮断特性が良い
ブースト型等化回路を提供することを目的とする。第５
〜８発明では、ラプラス演算子ｓの２乗、ｓの４乗及び
ｓの６乗の項のブースト係数をそれぞれ独立に変化させ
るブースト係数制御手段を備えるブースト部を設けるこ
とにより、等化特性設計の自由度が増し、高周波数域の
遮断特性が良いブースト型等化回路を提供することを目
的とする。第９発明では、複数の差動増幅回路を備えた
ブースト部を設けることにより、ノイズが少なく、高周
波数域の遮断特性が良いブースト型等化回路を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】本発明に係るブースト型
等化回路は、高周波数域のキレ（遮断特性）を良くする
ために、ブースト型等化回路のブースト特性にω（ω＝
２πｆ）の高次の項を導入する（ブースト特性は、ωが
高次になる程、その傾向（傾斜角度等）が強調され
る）。ここで、伝達関数の分子が、遅延特性に影響を与
えないようにするには、ｓは偶数次であることが必要で
ある（ｓ＝ｊωを代入したときに、ｊ（ｊ2＝−１）が
残らないようにするため）。従って、ωの次数も必然的
に偶数次のみとなり、本発明に係るブースト型等化回路
は、ブースト特性にωの４乗以上の偶数次項を有するこ
とを特徴とする。
等化回路は、高周波数域のキレ（遮断特性）を良くする
ために、ブースト型等化回路のブースト特性にω（ω＝
２πｆ）の高次の項を導入する（ブースト特性は、ωが
高次になる程、その傾向（傾斜角度等）が強調され
る）。ここで、伝達関数の分子が、遅延特性に影響を与
えないようにするには、ｓは偶数次であることが必要で
ある（ｓ＝ｊωを代入したときに、ｊ（ｊ2＝−１）が
残らないようにするため）。従って、ωの次数も必然的
に偶数次のみとなり、本発明に係るブースト型等化回路
は、ブースト特性にωの４乗以上の偶数次項を有するこ
とを特徴とする。
【００１８】図３２は、ω2 （ｓ2 ）を含む周波数特性
の例とω4 （ｓ4 ）を含む周波数特性の例とを示す特性
図である。ω4 を含む周波数特性は、遮断周波数付近で
の変化が、ω2 を含む周波数特性に較べて鋭くなってお
り、キレの良いブーストが可能で、また、必要帯域以上
を急激に遮断できることが分かる。例えば、図３２にお
いて、１＋ω4 特性が理想化特性（等化後の全ての周波
数の振幅が一定になる特性）であると仮定した場合、１
＋ω2 特性は、高周波数域での強調度合いが不足してい
るので、理想化特性（１＋ω4 特性）に合致させること
ができない。
の例とω4 （ｓ4 ）を含む周波数特性の例とを示す特性
図である。ω4 を含む周波数特性は、遮断周波数付近で
の変化が、ω2 を含む周波数特性に較べて鋭くなってお
り、キレの良いブーストが可能で、また、必要帯域以上
を急激に遮断できることが分かる。例えば、図３２にお
いて、１＋ω4 特性が理想化特性（等化後の全ての周波
数の振幅が一定になる特性）であると仮定した場合、１
＋ω2 特性は、高周波数域での強調度合いが不足してい
るので、理想化特性（１＋ω4 特性）に合致させること
ができない。
【００１９】この場合、例えば、ａ，ｂ，ｃの各点の周
波数において、ａ，ｂの各点では、理想化特性と１＋ω
2 特性とは振幅が略一致するが、ｃ点では、１＋ω2 特
性の振幅は理想化特性の振幅までは補正することができ
ない。これをｃ点において強引に一致させようとする
と、ａ，ｂの各点での１＋ω2 特性の振幅が理想化特性
の振幅より大きくなり過ぎ、また、遮断周波数付近での
変化が緩やかになって遮断特性が悪くなる。従って、１
＋ω4 特性は、１＋ω2 特性に較べて、高周波数域のキ
レ（遮断特性）を良くすることが分かる。
波数において、ａ，ｂの各点では、理想化特性と１＋ω
2 特性とは振幅が略一致するが、ｃ点では、１＋ω2 特
性の振幅は理想化特性の振幅までは補正することができ
ない。これをｃ点において強引に一致させようとする
と、ａ，ｂの各点での１＋ω2 特性の振幅が理想化特性
の振幅より大きくなり過ぎ、また、遮断周波数付近での
変化が緩やかになって遮断特性が悪くなる。従って、１
＋ω4 特性は、１＋ω2 特性に較べて、高周波数域のキ
レ（遮断特性）を良くすることが分かる。
【００２０】
【作用】本発明の第１〜４発明に係るブースト型等化回
路では、ブースト部は、伝達関数の分子がラプラス演算
子ｓの４乗以上の偶数次項を有しているので、遮断周波
数付近での変化が鋭く、必要帯域以上を急激に遮断す
る。
路では、ブースト部は、伝達関数の分子がラプラス演算
子ｓの４乗以上の偶数次項を有しているので、遮断周波
数付近での変化が鋭く、必要帯域以上を急激に遮断す
る。
【００２１】第５〜８発明に係るブースト型等化回路で
は、ブースト係数制御手段が、ブースト部の、ラプラス
変換のｓの２乗、ｓの４乗及びｓの６乗の項のブースト
係数をそれぞれ独立に変化させるので、等化特性の調整
が容易である。従って、等化特性設計の自由度が増し、
高周波数域の遮断特性が良いブースト型等化回路を実現
できる。
は、ブースト係数制御手段が、ブースト部の、ラプラス
変換のｓの２乗、ｓの４乗及びｓの６乗の項のブースト
係数をそれぞれ独立に変化させるので、等化特性の調整
が容易である。従って、等化特性設計の自由度が増し、
高周波数域の遮断特性が良いブースト型等化回路を実現
できる。
【００２２】第９発明に係るブースト型等化回路では、
ブースト部が複数の差動増幅回路を備え、内部で互いに
逆位相の信号を処理すべくなされているので、ノイズを
消去でき、ノイズが少なく、高周波数域の遮断特性が良
いブースト型等化回路を実現できる。
ブースト部が複数の差動増幅回路を備え、内部で互いに
逆位相の信号を処理すべくなされているので、ノイズを
消去でき、ノイズが少なく、高周波数域の遮断特性が良
いブースト型等化回路を実現できる。
【００２３】
【実施例】以下に、本発明をその実施例を示す図面を参
照しながら説明する。 実施例１．図１は、第１，２発明に係るブースト型等化
回路の１実施例の構成を示す回路図である。このブース
ト型等化回路は、入力信号が、例えば電圧電流利得ｇｍ
＝１を有する電圧電流変換器２と、電圧電流利得ｇｍ＝
Ａを有する電圧電流変換器４と、電圧電流利得ｇｍ＝Ｂ
を有する電圧電流変換器６とへ与えられる。
照しながら説明する。 実施例１．図１は、第１，２発明に係るブースト型等化
回路の１実施例の構成を示す回路図である。このブース
ト型等化回路は、入力信号が、例えば電圧電流利得ｇｍ
＝１を有する電圧電流変換器２と、電圧電流利得ｇｍ＝
Ａを有する電圧電流変換器４と、電圧電流利得ｇｍ＝Ｂ
を有する電圧電流変換器６とへ与えられる。
【００２４】電圧電流変換器２の出力電流は、インダク
タンスＬとキャパシタンスＣとの梯子型回路の初段のＬ
１及びＣ１の接続点へ与えられる。また、電圧電流変換
器４の出力電流は、梯子型回路の初段のＬ１と２段目の
Ｃ２とＬ２との接続点へ与えられ、電圧電流変換器６の
出力電流は、梯子型回路の２段目のＬ２と３段目のＣ３
とＬ３との接続点へ与えられる。インダクタンスＬとキ
ャパシタンスＣとの梯子型回路のｎ段目のＬｎの出力側
は、他方が接地されたＣｎ＋１と抵抗Ｒとが接続され、
ブースト型等化回路の出力端子となっている。尚、フィ
ルタの次数（段数）が偶数のときは、Ｃｎ＋１は省かれ
る。
タンスＬとキャパシタンスＣとの梯子型回路の初段のＬ
１及びＣ１の接続点へ与えられる。また、電圧電流変換
器４の出力電流は、梯子型回路の初段のＬ１と２段目の
Ｃ２とＬ２との接続点へ与えられ、電圧電流変換器６の
出力電流は、梯子型回路の２段目のＬ２と３段目のＣ３
とＬ３との接続点へ与えられる。インダクタンスＬとキ
ャパシタンスＣとの梯子型回路のｎ段目のＬｎの出力側
は、他方が接地されたＣｎ＋１と抵抗Ｒとが接続され、
ブースト型等化回路の出力端子となっている。尚、フィ
ルタの次数（段数）が偶数のときは、Ｃｎ＋１は省かれ
る。
【００２５】図２（ａ）は、このブースト型等化回路の
遅延特性を示す特性図であり、横軸が正規化周波数を縦
軸が遅延の割合を示している。遮断周波数以下の周波数
帯では、位相の遅延は一定である。図２（ｂ）は、この
ブースト型等化回路の群遅延特性を示す特性図であり、
横軸が正規化周波数を縦軸が群遅延の割合を示してい
る。遮断周波数以下の周波数帯では、群遅延は略一定で
ある。図３（ａ）は、このブースト型等化回路の周波数
特性を示し、電圧電流変換器６の電圧電流利得Ｂ＝０
で、電圧電流変換器４の電圧電流利得Ａが０から４まで
０．５間隔で変化するときの特性図である。横軸が正規
化周波数を縦軸がブースト比を示している。電圧電流利
得Ａが大きい程、高周波数域のブースト特性は良いが、
遮断特性は変わらない。
遅延特性を示す特性図であり、横軸が正規化周波数を縦
軸が遅延の割合を示している。遮断周波数以下の周波数
帯では、位相の遅延は一定である。図２（ｂ）は、この
ブースト型等化回路の群遅延特性を示す特性図であり、
横軸が正規化周波数を縦軸が群遅延の割合を示してい
る。遮断周波数以下の周波数帯では、群遅延は略一定で
ある。図３（ａ）は、このブースト型等化回路の周波数
特性を示し、電圧電流変換器６の電圧電流利得Ｂ＝０
で、電圧電流変換器４の電圧電流利得Ａが０から４まで
０．５間隔で変化するときの特性図である。横軸が正規
化周波数を縦軸がブースト比を示している。電圧電流利
得Ａが大きい程、高周波数域のブースト特性は良いが、
遮断特性は変わらない。
【００２６】図３（ｂ）は、電圧電流変換器６の電圧電
流利得Ｂ＝−０．５で、電圧電流変換器４の電圧電流利
得Ａが０から４まで０．５間隔で変化するときの特性図
である。電圧電流利得Ａが大きい程、高周波数域のブー
スト特性は良く、また、遮断特性も良い。また、電圧電
流利得Ａが小さいときは、ブースト型等化回路には適さ
ない。図４は、電圧電流変換器６の電圧電流利得Ｂ＝−
１．０で、電圧電流変換器４の電圧電流利得Ａを０から
４まで０．５間隔で変えたときの特性図である。電圧電
流利得Ａが大きい程、高周波数域のブースト特性は良
く、また、遮断特性も良い。また、電圧電流利得Ａが小
さいときは、ブースト型等化回路には適さない。
流利得Ｂ＝−０．５で、電圧電流変換器４の電圧電流利
得Ａが０から４まで０．５間隔で変化するときの特性図
である。電圧電流利得Ａが大きい程、高周波数域のブー
スト特性は良く、また、遮断特性も良い。また、電圧電
流利得Ａが小さいときは、ブースト型等化回路には適さ
ない。図４は、電圧電流変換器６の電圧電流利得Ｂ＝−
１．０で、電圧電流変換器４の電圧電流利得Ａを０から
４まで０．５間隔で変えたときの特性図である。電圧電
流利得Ａが大きい程、高周波数域のブースト特性は良
く、また、遮断特性も良い。また、電圧電流利得Ａが小
さいときは、ブースト型等化回路には適さない。
【００２７】実施例２．図５は、第３発明に係るブース
ト型等化回路の他の実施例の構成を示す回路図である。
このブースト型等化回路は、入力信号が、ゲインＡを有
する増幅器８（ブースト回路）と、ゲインＢを有する増
幅器１０（ブースト回路）と、インダクタンスＬとキャ
パシタンスＣとの梯子型回路の初段のＬ１とへ与えられ
る。
ト型等化回路の他の実施例の構成を示す回路図である。
このブースト型等化回路は、入力信号が、ゲインＡを有
する増幅器８（ブースト回路）と、ゲインＢを有する増
幅器１０（ブースト回路）と、インダクタンスＬとキャ
パシタンスＣとの梯子型回路の初段のＬ１とへ与えられ
る。
【００２８】増幅器８の出力電圧は、梯子型回路の初段
のＣ１へ与えられ、増幅器１０の出力電圧は、梯子型回
路の２段目のＣ２へ与えられる。梯子型回路のｎ段目の
Ｌｎの出力側は、他方が接地された抵抗Ｒが接続され、
ブースト型等化回路の出力端子となっている。このブー
スト型等化回路及び増幅器８，１０の出力インピーダン
スは０とする。尚、フィルタの次数（段数）が偶数のと
きは、Ｃｎは省かれる。
のＣ１へ与えられ、増幅器１０の出力電圧は、梯子型回
路の２段目のＣ２へ与えられる。梯子型回路のｎ段目の
Ｌｎの出力側は、他方が接地された抵抗Ｒが接続され、
ブースト型等化回路の出力端子となっている。このブー
スト型等化回路及び増幅器８，１０の出力インピーダン
スは０とする。尚、フィルタの次数（段数）が偶数のと
きは、Ｃｎは省かれる。
【００２９】このようなブースト型等化回路のブースト
特性は、ωの２乗（ｓの２乗）と４乗（ｓの４乗）とを
含み、ωの奇数乗（ｓの奇数乗）は含まない。図６
（ａ）は、このブースト型等化回路の遅延特性を示す特
性図であり、横軸が正規化周波数を縦軸が遅延の割合を
示している。遮断周波数以下の周波数帯では、位相の遅
延は一定である。図６（ｂ）は、このブースト型等化回
路の群遅延特性を示す特性図であり、横軸が正規化周波
数を縦軸が群遅延の割合を示している。遮断周波数以下
の周波数帯では、群遅延は略一定である。図７（ａ）
は、このブースト型等化回路の周波数特性を示し、増幅
器１０のゲインＢ＝０で、増幅器８のゲインＡを０から
４まで０．５間隔で変えたときの特性図である。横軸が
正規化周波数を縦軸がブースト比を示している。ゲイン
Ａが大きい程、高周波数域のブースト特性は良いが、遮
断特性は変わらない。
特性は、ωの２乗（ｓの２乗）と４乗（ｓの４乗）とを
含み、ωの奇数乗（ｓの奇数乗）は含まない。図６
（ａ）は、このブースト型等化回路の遅延特性を示す特
性図であり、横軸が正規化周波数を縦軸が遅延の割合を
示している。遮断周波数以下の周波数帯では、位相の遅
延は一定である。図６（ｂ）は、このブースト型等化回
路の群遅延特性を示す特性図であり、横軸が正規化周波
数を縦軸が群遅延の割合を示している。遮断周波数以下
の周波数帯では、群遅延は略一定である。図７（ａ）
は、このブースト型等化回路の周波数特性を示し、増幅
器１０のゲインＢ＝０で、増幅器８のゲインＡを０から
４まで０．５間隔で変えたときの特性図である。横軸が
正規化周波数を縦軸がブースト比を示している。ゲイン
Ａが大きい程、高周波数域のブースト特性は良いが、遮
断特性は変わらない。
【００３０】図７（ｂ）は、増幅器１０のゲインＢ＝−
０．５で、増幅器８のゲインＡが０から４まで０．５間
隔で変化するときの特性図である。ゲインＡが大きい
程、高周波数域のブースト特性は良く、また、遮断特性
も良い。また、ゲインＡが小さいときは、ブースト型等
化回路には適さない。図８は、増幅器１０のゲインＢ＝
−１．０で、増幅器８のゲインＡを０から４まで０．５
間隔で変えたときの特性図である。ゲインＡが大きい
程、高周波数域のブースト特性は良く、また、遮断特性
も良い。また、ゲインＡが小さいときは、ブースト型等
化回路には適さない。
０．５で、増幅器８のゲインＡが０から４まで０．５間
隔で変化するときの特性図である。ゲインＡが大きい
程、高周波数域のブースト特性は良く、また、遮断特性
も良い。また、ゲインＡが小さいときは、ブースト型等
化回路には適さない。図８は、増幅器１０のゲインＢ＝
−１．０で、増幅器８のゲインＡを０から４まで０．５
間隔で変えたときの特性図である。ゲインＡが大きい
程、高周波数域のブースト特性は良く、また、遮断特性
も良い。また、ゲインＡが小さいときは、ブースト型等
化回路には適さない。
【００３１】実施例３．図９は、第４発明に係るブース
ト型等化回路の他の実施例の構成を示すブロック図であ
る。このブースト型等化回路は、ベッセル特性低域フィ
ルタ又は一定遅延リップルフィルタ等の高次ローパスフ
ィルタの一部にブースト回路を付加したもので、ＬＳＩ
化に適している。このブースト型等化回路は、入力信号
が、伝達関数１／Ｔ1 （ｓ）の伝達要素１２と伝達関数
Ａ・ｓ／Ｔ1 （ｓ）の伝達要素１４と伝達関数Ｂ・ｓ2
／Ｔ1 （ｓ）の伝達要素１６とへ与えられ、これらの伝
達要素１２，１４，１６の各出力は加え合わせ点１８で
加え合わされる。
ト型等化回路の他の実施例の構成を示すブロック図であ
る。このブースト型等化回路は、ベッセル特性低域フィ
ルタ又は一定遅延リップルフィルタ等の高次ローパスフ
ィルタの一部にブースト回路を付加したもので、ＬＳＩ
化に適している。このブースト型等化回路は、入力信号
が、伝達関数１／Ｔ1 （ｓ）の伝達要素１２と伝達関数
Ａ・ｓ／Ｔ1 （ｓ）の伝達要素１４と伝達関数Ｂ・ｓ2
／Ｔ1 （ｓ）の伝達要素１６とへ与えられ、これらの伝
達要素１２，１４，１６の各出力は加え合わせ点１８で
加え合わされる。
【００３２】加え合わせ点１８の出力は、伝達関数１／
Ｔ2 （ｓ）の伝達要素２０と伝達関数−Ａ・ｓ／Ｔ
2 （ｓ）の伝達要素２２と伝達関数Ｂ・ｓ2 ／Ｔ
2 （ｓ）の伝達要素２４とへ与えられ、これらの伝達要
素２０，２２，２４の各出力は加え合わせ点２６で加え
合わされる。加え合わせ点２６の出力は、高次伝達関数
１／Ｔ3 （ｓ）を有する高次ローパスフィルタ２８を通
じて、ブースト型等化回路の出力信号として出力され
る。このブースト型等化回路のブースト特性（伝達関数
の分子）は、｛１−（Ａ2−２Ｂ）ｓ2 ＋Ｂ2 ・ｓ4 ｝
／Ｔ1 （ｓ）・Ｔ2 （ｓ）の分子で表される。また、Ｔ
1 （ｓ）1 ・Ｔ2 （ｓ）・Ｔ3 （ｓ）全体で、ベッセル
特性低域フィルタ等の一定遅延特性の分母となるよう
に、伝達関数を配分する。
Ｔ2 （ｓ）の伝達要素２０と伝達関数−Ａ・ｓ／Ｔ
2 （ｓ）の伝達要素２２と伝達関数Ｂ・ｓ2 ／Ｔ
2 （ｓ）の伝達要素２４とへ与えられ、これらの伝達要
素２０，２２，２４の各出力は加え合わせ点２６で加え
合わされる。加え合わせ点２６の出力は、高次伝達関数
１／Ｔ3 （ｓ）を有する高次ローパスフィルタ２８を通
じて、ブースト型等化回路の出力信号として出力され
る。このブースト型等化回路のブースト特性（伝達関数
の分子）は、｛１−（Ａ2−２Ｂ）ｓ2 ＋Ｂ2 ・ｓ4 ｝
／Ｔ1 （ｓ）・Ｔ2 （ｓ）の分子で表される。また、Ｔ
1 （ｓ）1 ・Ｔ2 （ｓ）・Ｔ3 （ｓ）全体で、ベッセル
特性低域フィルタ等の一定遅延特性の分母となるよう
に、伝達関数を配分する。
【００３３】このブースト型等化回路の具体的な回路
は、図１０に示す状態変数形回路（バイカッド形回路）
を２段従続接続することで構成できる。この状態変数形
回路は、加算器３０（加え合わせ点及び又は差し引き
点）を通過した入力信号が、伝達関数ω1 ／ｓの伝達要
素３２と、ハイパスフィルタの出力として、ゲインＢの
増幅器３８とへ与えられる。伝達要素３２の出力は、加
算器３０へ負帰還されると共に、伝達関数ω2 ／ｓの伝
達要素３４と、バンドパスフィルタの出力として、ゲイ
ンＡ又は−Ａの増幅器３６とへ与えられる。
は、図１０に示す状態変数形回路（バイカッド形回路）
を２段従続接続することで構成できる。この状態変数形
回路は、加算器３０（加え合わせ点及び又は差し引き
点）を通過した入力信号が、伝達関数ω1 ／ｓの伝達要
素３２と、ハイパスフィルタの出力として、ゲインＢの
増幅器３８とへ与えられる。伝達要素３２の出力は、加
算器３０へ負帰還されると共に、伝達関数ω2 ／ｓの伝
達要素３４と、バンドパスフィルタの出力として、ゲイ
ンＡ又は−Ａの増幅器３６とへ与えられる。
【００３４】伝達要素３４の出力は、加算器３０へ負帰
還されると共に、ローパスフィルタの出力として、加算
器４０へ与えられる。加算器４０は、増幅器３６，３８
及び伝達要素３４からの各入力を加算して、状態変数形
回路の出力信号として出力する。この状態変数形回路
は、ローパスフィルタ、バンドパスフィルタ及びハイパ
スフィルタの各出力を同時に取り出すことができる。
還されると共に、ローパスフィルタの出力として、加算
器４０へ与えられる。加算器４０は、増幅器３６，３８
及び伝達要素３４からの各入力を加算して、状態変数形
回路の出力信号として出力する。この状態変数形回路
は、ローパスフィルタ、バンドパスフィルタ及びハイパ
スフィルタの各出力を同時に取り出すことができる。
【００３５】図１１は、この状態変数形回路の実際の回
路を示す回路図であり、電圧電流変換利得に応じて周波
数特性が変化するｇｍ型積分器を使用している。この状
態変数形回路は、加算器４２を通過した入力信号が、電
圧電流変換利得ｇｍ１を有する電圧電流変換器４４（ｇ
ｍアンプ）とゲインＢの増幅器５０とへ与えられる。電
圧電流変換器４４の出力電流は、加算器４２へ負帰還さ
れると共に、他方が接地されたキャパシタンスＣ１と、
電圧電流変換利得ｇｍ２を有する電圧電流変換器４６
（ｇｍアンプ）と、ゲインＡの増幅器４８とへ与えられ
る。
路を示す回路図であり、電圧電流変換利得に応じて周波
数特性が変化するｇｍ型積分器を使用している。この状
態変数形回路は、加算器４２を通過した入力信号が、電
圧電流変換利得ｇｍ１を有する電圧電流変換器４４（ｇ
ｍアンプ）とゲインＢの増幅器５０とへ与えられる。電
圧電流変換器４４の出力電流は、加算器４２へ負帰還さ
れると共に、他方が接地されたキャパシタンスＣ１と、
電圧電流変換利得ｇｍ２を有する電圧電流変換器４６
（ｇｍアンプ）と、ゲインＡの増幅器４８とへ与えられ
る。
【００３６】電圧電流変換器４６の出力電流は、加算器
４２へ負帰還されると共に、他方が接地されたキャパシ
タンスＣ２と加算器５２とへ与えられる。加算器５２
は、増幅器３６，３８及び電圧電流変換器４６からの各
入力を加算して、状態変数形回路の出力信号として出力
する。尚、この回路図と図１０に示したブロック図と
は、加算器４２と加算器３０と、電圧電流変換器４４及
びキャパシタンスＣ１と伝達要素３２と、電圧電流変換
器４６及びキャパシタンスＣ２と伝達要素３４と、増幅
器４８と増幅器３６と、増幅器５０と増幅器３８と、加
算器５２と加算器４０とがそれぞれ対応している。ま
た、この回路は、図１０に示したブロック図とは、ω1
＝ｇｍ１／Ｃ１，ω 2 ＝ｇｍ２／Ｃ２の関係がある。
４２へ負帰還されると共に、他方が接地されたキャパシ
タンスＣ２と加算器５２とへ与えられる。加算器５２
は、増幅器３６，３８及び電圧電流変換器４６からの各
入力を加算して、状態変数形回路の出力信号として出力
する。尚、この回路図と図１０に示したブロック図と
は、加算器４２と加算器３０と、電圧電流変換器４４及
びキャパシタンスＣ１と伝達要素３２と、電圧電流変換
器４６及びキャパシタンスＣ２と伝達要素３４と、増幅
器４８と増幅器３６と、増幅器５０と増幅器３８と、加
算器５２と加算器４０とがそれぞれ対応している。ま
た、この回路は、図１０に示したブロック図とは、ω1
＝ｇｍ１／Ｃ１，ω 2 ＝ｇｍ２／Ｃ２の関係がある。
【００３７】実施例４．図１２は、第５，６発明に係る
ブースト型等化回路の１実施例の構成を示すブロック図
である。このブースト型等化回路は、加算器５４を通過
した入力信号が、伝達関数ω1 ／ｓの伝達要素５６と、
ハイパスフィルタの出力として、ゲインＢの増幅器６６
とへ与えられる。伝達要素５６の出力は、加算器５４へ
負帰還されると共に、伝達関数ω2 ／ｓの伝達要素５８
へ与えられる。伝達要素５８の出力は、加算器５４へ負
帰還されると共に、伝達関数ω3 ／ｓの伝達要素６０
と、バンドパスフィルタの出力として、ゲインＡの増幅
器６４とへ与えられる。伝達要素６０の出力は、加算器
５４へ負帰還されると共に、伝達関数ω4 ／ｓの伝達要
素６２へ与えられる。
ブースト型等化回路の１実施例の構成を示すブロック図
である。このブースト型等化回路は、加算器５４を通過
した入力信号が、伝達関数ω1 ／ｓの伝達要素５６と、
ハイパスフィルタの出力として、ゲインＢの増幅器６６
とへ与えられる。伝達要素５６の出力は、加算器５４へ
負帰還されると共に、伝達関数ω2 ／ｓの伝達要素５８
へ与えられる。伝達要素５８の出力は、加算器５４へ負
帰還されると共に、伝達関数ω3 ／ｓの伝達要素６０
と、バンドパスフィルタの出力として、ゲインＡの増幅
器６４とへ与えられる。伝達要素６０の出力は、加算器
５４へ負帰還されると共に、伝達関数ω4 ／ｓの伝達要
素６２へ与えられる。
【００３８】伝達要素６２の出力は、加算器５４へ負帰
還されると共に、ローパスフィルタの出力として加算器
６８へ与えられる。加算器６８は、増幅器６４，６６及
び伝達要素３４からの各入力を加算して、ブースト型等
化回路の出力信号として出力する。増幅器６４，６６の
ゲインＡ，Ｂは、利得制御部６７からそれぞれ独立に制
御される、ｓの２乗、ｓの４乗のブースト係数である。
このブースト型等化回路は、ローパスフィルタ、バンド
パスフィルタ及びハイパスフィルタの各出力を同時に取
り出すことができる。
還されると共に、ローパスフィルタの出力として加算器
６８へ与えられる。加算器６８は、増幅器６４，６６及
び伝達要素３４からの各入力を加算して、ブースト型等
化回路の出力信号として出力する。増幅器６４，６６の
ゲインＡ，Ｂは、利得制御部６７からそれぞれ独立に制
御される、ｓの２乗、ｓの４乗のブースト係数である。
このブースト型等化回路は、ローパスフィルタ、バンド
パスフィルタ及びハイパスフィルタの各出力を同時に取
り出すことができる。
【００３９】このブースト型等化回路のブースト特性
は、（１−Ａ・ｓ2 ＋Ｂ・ｓ4 ）・ω a 2 ・ωb 2 ／
（ｓ2 ＋Ｑa ／ωa ・ｓ＋ωa 2 ）・（ｓ2 ＋Ｑb ／ω
b ・ｓ＋ωb 2 ） 但し、ω1 ＝ωa ／Ｑa ＋ωb ／Ｑb ω2 ＝｛ωa 2 ＋ωb 2 ＋（ωa ／Ｑa ）・（ωb ／Ｑ
b ）｝／ω1 ω3 ＝｛ωa ・ωb 2 ／Ｑa ＋ωb ・ωa 2 ／Ｑb ｝／
ω1 ／ω2 ω4 ＝（ωb 2 ・ωa 2 ）／ω1 ／ω2 ／ω3 の分子で表される。
は、（１−Ａ・ｓ2 ＋Ｂ・ｓ4 ）・ω a 2 ・ωb 2 ／
（ｓ2 ＋Ｑa ／ωa ・ｓ＋ωa 2 ）・（ｓ2 ＋Ｑb ／ω
b ・ｓ＋ωb 2 ） 但し、ω1 ＝ωa ／Ｑa ＋ωb ／Ｑb ω2 ＝｛ωa 2 ＋ωb 2 ＋（ωa ／Ｑa ）・（ωb ／Ｑ
b ）｝／ω1 ω3 ＝｛ωa ・ωb 2 ／Ｑa ＋ωb ・ωa 2 ／Ｑb ｝／
ω1 ／ω2 ω4 ＝（ωb 2 ・ωa 2 ）／ω1 ／ω2 ／ω3 の分子で表される。
【００４０】実施例５．図１３は、第７発明に係るブー
スト型等化回路の他の実施例の構成を示すブロック図で
ある。このブースト型等化回路は、バイカッドフィルタ
を２段使用しており、このバイカッドフィルタは、ロー
パスフィルタ及びハイパスフィルタ（バンドパスフィル
タも）の出力を同時に取り出すことができる。また、入
力点を変えることにより、ローパスフィルタ及びハイパ
スフィルタ（バンドパスフィルタも）の出力の何れをも
選ぶことができる。
スト型等化回路の他の実施例の構成を示すブロック図で
ある。このブースト型等化回路は、バイカッドフィルタ
を２段使用しており、このバイカッドフィルタは、ロー
パスフィルタ及びハイパスフィルタ（バンドパスフィル
タも）の出力を同時に取り出すことができる。また、入
力点を変えることにより、ローパスフィルタ及びハイパ
スフィルタ（バンドパスフィルタも）の出力の何れをも
選ぶことができる。
【００４１】このブースト型等化回路は、入力信号が、
バイカッドフィルタ７４へ入力される。バイカッドフィ
ルタ７４内の伝達関数１／Ｔ1 （ｓ）（Ｔ1 （ｓ）は任
意の２次伝達関数）の伝達要素７０からは、ローパスフ
ィルタの出力が、バイカッドフィルタ８２内のローパス
フィルタ部である伝達関数１／Ｔ2 （ｓ）（Ｔ2 （ｓ）
は任意の２次伝達関数）の伝達要素７８と、加算器７６
内のゲインＡの増幅部へ与えられる。
バイカッドフィルタ７４へ入力される。バイカッドフィ
ルタ７４内の伝達関数１／Ｔ1 （ｓ）（Ｔ1 （ｓ）は任
意の２次伝達関数）の伝達要素７０からは、ローパスフ
ィルタの出力が、バイカッドフィルタ８２内のローパス
フィルタ部である伝達関数１／Ｔ2 （ｓ）（Ｔ2 （ｓ）
は任意の２次伝達関数）の伝達要素７８と、加算器７６
内のゲインＡの増幅部へ与えられる。
【００４２】バイカッドフィルタ７４内の伝達関数ｓ2
／Ｔ1 （ｓ）の伝達要素７２からは、ハイパスフィルタ
の出力が、加算器７６内のゲインＢの増幅部へ与えられ
る。加算器７６では、ゲインＢで増幅された伝達要素７
２からの入力とゲインＡで増幅された伝達要素７０から
の入力との差が求められ、求められた差は、バイカッド
フィルタ８２内のハイパスフィルタ部である伝達関数ｓ
2 ／Ｔ2 （ｓ）の伝達要素８０へ与えられる。バイカッ
ドフィルタ８２は伝達要素７８，８０の合成された出力
をブースト型等化回路の出力信号として出力する。加算
器７６のゲインＡ，Ｂは、利得制御部７７からそれぞれ
独立に制御される、ｓの２乗、４乗のブースト係数であ
る。このブースト型等化回路のブースト特性は、｛１／
Ｔ1 （ｓ）｝・｛１／Ｔ2（ｓ）｝・（１−Ａ・ｓ2 ＋
Ｂ・ｓ4 ）の分子で表される。
／Ｔ1 （ｓ）の伝達要素７２からは、ハイパスフィルタ
の出力が、加算器７６内のゲインＢの増幅部へ与えられ
る。加算器７６では、ゲインＢで増幅された伝達要素７
２からの入力とゲインＡで増幅された伝達要素７０から
の入力との差が求められ、求められた差は、バイカッド
フィルタ８２内のハイパスフィルタ部である伝達関数ｓ
2 ／Ｔ2 （ｓ）の伝達要素８０へ与えられる。バイカッ
ドフィルタ８２は伝達要素７８，８０の合成された出力
をブースト型等化回路の出力信号として出力する。加算
器７６のゲインＡ，Ｂは、利得制御部７７からそれぞれ
独立に制御される、ｓの２乗、４乗のブースト係数であ
る。このブースト型等化回路のブースト特性は、｛１／
Ｔ1 （ｓ）｝・｛１／Ｔ2（ｓ）｝・（１−Ａ・ｓ2 ＋
Ｂ・ｓ4 ）の分子で表される。
【００４３】図１４は、このブースト型等化回路の実際
の回路を示す回路図であり、電圧電流変換利得に応じて
周波数特性が変化するｇｍ型フィルタを使用している。
このブースト型等化回路は、加算器８４を通過した入力
信号が、電圧電流変換利得ｇｍ１を有する電圧電流変換
器８６（ｇｍアンプ）とゲインＢの増幅器９２とへ与え
られる。電圧電流変換器８６の出力電流は、加算器８４
へ負帰還されると共に、他方が接地されたキャパシタン
スＣ１と、電圧電流変換利得ｇｍ２を有する電圧電流変
換器８８（ｇｍアンプ）とへ与えられる。
の回路を示す回路図であり、電圧電流変換利得に応じて
周波数特性が変化するｇｍ型フィルタを使用している。
このブースト型等化回路は、加算器８４を通過した入力
信号が、電圧電流変換利得ｇｍ１を有する電圧電流変換
器８６（ｇｍアンプ）とゲインＢの増幅器９２とへ与え
られる。電圧電流変換器８６の出力電流は、加算器８４
へ負帰還されると共に、他方が接地されたキャパシタン
スＣ１と、電圧電流変換利得ｇｍ２を有する電圧電流変
換器８８（ｇｍアンプ）とへ与えられる。
【００４４】電圧電流変換器８８の出力電流は、加算器
８４へ負帰還されると共に、他方が接地されたキャパシ
タンスＣ２と、ゲインＡの増幅器９０と、加算器９６と
へ与えられる。加算器９６の出力は、電圧電流変換利得
ｇｍ３を有する電圧電流変換器９８（ｇｍアンプ）へ与
えられ、電圧電流変換器９８の出力電流は、他方が接地
されたキャパシタンスＣ３と加算器１００とへ与えられ
る。増幅器９２の出力と増幅器９０の出力とは、加算器
９４でその差が求められる。
８４へ負帰還されると共に、他方が接地されたキャパシ
タンスＣ２と、ゲインＡの増幅器９０と、加算器９６と
へ与えられる。加算器９６の出力は、電圧電流変換利得
ｇｍ３を有する電圧電流変換器９８（ｇｍアンプ）へ与
えられ、電圧電流変換器９８の出力電流は、他方が接地
されたキャパシタンスＣ３と加算器１００とへ与えられ
る。増幅器９２の出力と増幅器９０の出力とは、加算器
９４でその差が求められる。
【００４５】加算器１００の出力は、電圧電流変換利得
ｇｍ４を有する電圧電流変換器１０２（ｇｍアンプ）へ
与えられ、電圧電流変換器１０２の出力電流は、加算器
１００と加算器９６とへ負帰還されるとともに、他方が
加算器９４の出力端子に接続されたキャパシタンスＣ４
へ与えられ、ブースト型等化回路の出力信号として出力
される。増幅器９０，９２のゲインＡ，Ｂは、利得制御
部９３からそれぞれ独立に制御される、ｓの２乗、４乗
のブースト係数である。
ｇｍ４を有する電圧電流変換器１０２（ｇｍアンプ）へ
与えられ、電圧電流変換器１０２の出力電流は、加算器
１００と加算器９６とへ負帰還されるとともに、他方が
加算器９４の出力端子に接続されたキャパシタンスＣ４
へ与えられ、ブースト型等化回路の出力信号として出力
される。増幅器９０，９２のゲインＡ，Ｂは、利得制御
部９３からそれぞれ独立に制御される、ｓの２乗、４乗
のブースト係数である。
【００４６】図１５は、このブースト型等化回路の他の
実際の回路を示す回路図である。このブースト型等化回
路は、加算器９４の出力が加算器１０４へ与えられる。
また、電圧電流変換器１０２の出力電流は、加算器１０
０と加算器９６とへ負帰還されるとともに、他方が接地
されたキャパシタンスＣ４と加算器１０４とへ与えられ
る。加算器１０４では、加算器９４及び電圧電流変換器
１０２からの入力が加算されて、ブースト型等化回路の
出力信号として出力される。その他の構成は、上述の図
１４に示したブースト型等化回路と同様であるので、説
明を省略する。
実際の回路を示す回路図である。このブースト型等化回
路は、加算器９４の出力が加算器１０４へ与えられる。
また、電圧電流変換器１０２の出力電流は、加算器１０
０と加算器９６とへ負帰還されるとともに、他方が接地
されたキャパシタンスＣ４と加算器１０４とへ与えられ
る。加算器１０４では、加算器９４及び電圧電流変換器
１０２からの入力が加算されて、ブースト型等化回路の
出力信号として出力される。その他の構成は、上述の図
１４に示したブースト型等化回路と同様であるので、説
明を省略する。
【００４７】図１６（ａ），（ｂ）、図１７（ａ），
（ｂ）、図１８（ａ），（ｂ）は、図１３に示したブー
スト型等化回路の周波数特性を示し、加算器７６の２個
のゲインが、Ｂ＝０で、Ａを０から２．５まで０．５間
隔で変えたときの特性図である。横軸が正規化周波数を
縦軸がブースト比を示している。ゲインＡが大きい程、
高周波数域のブースト特性は良くなると共に、遮断特性
も変化角度が鋭くなり改善されている。図１９（ａ），
（ｂ）、図２０（ａ），（ｂ）、図２１（ａ），（ｂ）
は、加算器７６の２個のゲインが、Ａ＝０で、Ｂを０か
ら２．５まで０．５間隔で変えたときの特性図である。
ゲインＢが大きい程、高周波数域のブースト特性は良く
なっている。
（ｂ）、図１８（ａ），（ｂ）は、図１３に示したブー
スト型等化回路の周波数特性を示し、加算器７６の２個
のゲインが、Ｂ＝０で、Ａを０から２．５まで０．５間
隔で変えたときの特性図である。横軸が正規化周波数を
縦軸がブースト比を示している。ゲインＡが大きい程、
高周波数域のブースト特性は良くなると共に、遮断特性
も変化角度が鋭くなり改善されている。図１９（ａ），
（ｂ）、図２０（ａ），（ｂ）、図２１（ａ），（ｂ）
は、加算器７６の２個のゲインが、Ａ＝０で、Ｂを０か
ら２．５まで０．５間隔で変えたときの特性図である。
ゲインＢが大きい程、高周波数域のブースト特性は良く
なっている。
【００４８】実施例６．図２２は、第８発明に係るブー
スト型等化回路の他の実施例の構成を示すブロック図で
ある。このブースト型等化回路は、実施例４及び実施例
５のそれぞれのブースト型等化回路を組み合わせて、ω
の６乗のブースト特性を実現したもので、バイカッドフ
ィルタを２段使用している。このバイカッドフィルタ
は、ローパスフィルタ及びハイパスフィルタ（バンドパ
スフィルタも）の出力を同時に取り出すことができる。
また、入力点を変えることにより、ローパスフィルタ及
びハイパスフィルタ（バンドパスフィルタも）の出力の
何れをも選ぶことができる。
スト型等化回路の他の実施例の構成を示すブロック図で
ある。このブースト型等化回路は、実施例４及び実施例
５のそれぞれのブースト型等化回路を組み合わせて、ω
の６乗のブースト特性を実現したもので、バイカッドフ
ィルタを２段使用している。このバイカッドフィルタ
は、ローパスフィルタ及びハイパスフィルタ（バンドパ
スフィルタも）の出力を同時に取り出すことができる。
また、入力点を変えることにより、ローパスフィルタ及
びハイパスフィルタ（バンドパスフィルタも）の出力の
何れをも選ぶことができる。
【００４９】このブースト型等化回路は、入力信号が、
バイカッドフィルタ１１２へ入力される。バイカッドフ
ィルタ１１２内の伝達関数１／Ｔ1 （ｓ）・Ｔ2 （ｓ）
（Ｔ 1 （ｓ），Ｔ2 （ｓ）は任意の２次伝達関数）の伝
達要素１０６からは、ローパスフィルタの出力が、バイ
カッドフィルタ１２０内のローパスフィルタ部である伝
達関数１／Ｔ3 （ｓ）（Ｔ3 （ｓ）は任意の２次伝達関
数）の伝達要素１１６と、加算器１１４内のゲインＡの
増幅部へ与えられる。
バイカッドフィルタ１１２へ入力される。バイカッドフ
ィルタ１１２内の伝達関数１／Ｔ1 （ｓ）・Ｔ2 （ｓ）
（Ｔ 1 （ｓ），Ｔ2 （ｓ）は任意の２次伝達関数）の伝
達要素１０６からは、ローパスフィルタの出力が、バイ
カッドフィルタ１２０内のローパスフィルタ部である伝
達関数１／Ｔ3 （ｓ）（Ｔ3 （ｓ）は任意の２次伝達関
数）の伝達要素１１６と、加算器１１４内のゲインＡの
増幅部へ与えられる。
【００５０】バイカッドフィルタ１１２内の伝達関数ｓ
2 ／Ｔ1 （ｓ）・Ｔ2 （ｓ）の伝達要素１０８からは、
ハイパスフィルタの出力が、加算器１１４内のゲインＢ
の増幅部へ与えられる。バイカッドフィルタ１１２内の
伝達関数ｓ4 ／Ｔ1 （ｓ）・Ｔ2 （ｓ）の伝達要素１１
０からの出力は、加算器１１４内のゲインＣの増幅部へ
与えられる。
2 ／Ｔ1 （ｓ）・Ｔ2 （ｓ）の伝達要素１０８からは、
ハイパスフィルタの出力が、加算器１１４内のゲインＢ
の増幅部へ与えられる。バイカッドフィルタ１１２内の
伝達関数ｓ4 ／Ｔ1 （ｓ）・Ｔ2 （ｓ）の伝達要素１１
０からの出力は、加算器１１４内のゲインＣの増幅部へ
与えられる。
【００５１】加算器１１４では、ゲインＢで増幅された
伝達要素１０８からの入力から、ゲインＡで増幅された
伝達要素１０６からの入力と、ゲインＣで増幅された伝
達要素１１０からの入力とが差し引かれる。加算器１１
４の出力は、バイカッドフィルタ１２０内のハイパスフ
ィルタ部である伝達関数ｓ2 ／Ｔ3 （ｓ）の伝達要素１
１８へ与えられる。バイカッドフィルタ１２０は伝達要
素１１６，１１８の合成された出力をブースト型等化回
路の出力信号として出力する。加算器１１４のゲイン
Ａ，Ｂ，Ｃは、利得制御部１１５からそれぞれ独立に制
御される、ｓの２乗、４乗、６乗のブースト係数であ
る。
伝達要素１０８からの入力から、ゲインＡで増幅された
伝達要素１０６からの入力と、ゲインＣで増幅された伝
達要素１１０からの入力とが差し引かれる。加算器１１
４の出力は、バイカッドフィルタ１２０内のハイパスフ
ィルタ部である伝達関数ｓ2 ／Ｔ3 （ｓ）の伝達要素１
１８へ与えられる。バイカッドフィルタ１２０は伝達要
素１１６，１１８の合成された出力をブースト型等化回
路の出力信号として出力する。加算器１１４のゲイン
Ａ，Ｂ，Ｃは、利得制御部１１５からそれぞれ独立に制
御される、ｓの２乗、４乗、６乗のブースト係数であ
る。
【００５２】このブースト型等化回路のブースト特性
は、｛１／Ｔ1 （ｓ）｝・｛１／Ｔ2（ｓ）｝・｛１／
Ｔ3 （ｓ）｝・（１−Ａ・ｓ2 ＋Ｂ・ｓ4 −Ｃｓ6 ）の
分子で表される。図２３（ａ），（ｂ）、図２４
（ａ），（ｂ）、図２５（ａ），（ｂ）は、図２２に示
したブースト型等化回路の周波数特性を示し、加算器１
１４の３個のゲインが、Ａ＝０，Ｂ＝０で、Ｃを０から
２．５まで０．５間隔で変えたときの特性図である。横
軸が正規化周波数を縦軸がブースト比を示している。ゲ
インＣが大きい程、高周波数域のブースト特性は良くな
っている。また、図１６〜図２１、図２３〜図２５か
ら、ゲインＡ，Ｂ，Ｃの順で遮断特性の変化角度が鋭く
なり、遮断特性の改善への貢献度が高いことが分かる。
は、｛１／Ｔ1 （ｓ）｝・｛１／Ｔ2（ｓ）｝・｛１／
Ｔ3 （ｓ）｝・（１−Ａ・ｓ2 ＋Ｂ・ｓ4 −Ｃｓ6 ）の
分子で表される。図２３（ａ），（ｂ）、図２４
（ａ），（ｂ）、図２５（ａ），（ｂ）は、図２２に示
したブースト型等化回路の周波数特性を示し、加算器１
１４の３個のゲインが、Ａ＝０，Ｂ＝０で、Ｃを０から
２．５まで０．５間隔で変えたときの特性図である。横
軸が正規化周波数を縦軸がブースト比を示している。ゲ
インＣが大きい程、高周波数域のブースト特性は良くな
っている。また、図１６〜図２１、図２３〜図２５か
ら、ゲインＡ，Ｂ，Ｃの順で遮断特性の変化角度が鋭く
なり、遮断特性の改善への貢献度が高いことが分かる。
【００５３】実施例７．図２６は、第９発明に係るブー
スト型等化回路の１実施例の構成を示す回路図である。
このブースト型等化回路は、図１に示したブースト型等
化回路を差動回路構成にしたもので、入力信号が入力端
子ｉｎ１，ｉｎ２間に加えられ、入力端子ｉｎ１の電圧
は、電圧電流利得ｇｍ＝１を有する電圧電流変換器２
と、電圧電流利得ｇｍ＝Ａを有する電圧電流変換器４
と、電圧電流利得ｇｍ＝Ｂを有する電圧電流変換器６と
へ与えられる。
スト型等化回路の１実施例の構成を示す回路図である。
このブースト型等化回路は、図１に示したブースト型等
化回路を差動回路構成にしたもので、入力信号が入力端
子ｉｎ１，ｉｎ２間に加えられ、入力端子ｉｎ１の電圧
は、電圧電流利得ｇｍ＝１を有する電圧電流変換器２
と、電圧電流利得ｇｍ＝Ａを有する電圧電流変換器４
と、電圧電流利得ｇｍ＝Ｂを有する電圧電流変換器６と
へ与えられる。
【００５４】電圧電流変換器２の出力電流は、梯子の横
木部のキャパシタンスＣと両辺に並べられたインダクタ
ンスＬとで構成される梯子型回路の初段の一方のＬ１及
びＣ１／２（キャパシタンスは図１の場合の１／２にす
る）の接続点へ与えられる。また、電圧電流変換器４の
出力電流は、梯子型回路の初段の一方のＬ１と２段目の
一方のＣ２／２とＬ２との接続点へ与えられ、電圧電流
変換器６の出力電流は、梯子型回路の２段目の一方のＬ
２と３段目の一方のＣ３／２とＬ３との接続点へ与えら
れる。
木部のキャパシタンスＣと両辺に並べられたインダクタ
ンスＬとで構成される梯子型回路の初段の一方のＬ１及
びＣ１／２（キャパシタンスは図１の場合の１／２にす
る）の接続点へ与えられる。また、電圧電流変換器４の
出力電流は、梯子型回路の初段の一方のＬ１と２段目の
一方のＣ２／２とＬ２との接続点へ与えられ、電圧電流
変換器６の出力電流は、梯子型回路の２段目の一方のＬ
２と３段目の一方のＣ３／２とＬ３との接続点へ与えら
れる。
【００５５】また、入力端子ｉｎ２の電圧は、電圧電流
利得ｇｍ＝１を有する電圧電流変換器３と、電圧電流利
得ｇｍ＝Ａを有する電圧電流変換器５と、電圧電流利得
ｇｍ＝Ｂを有する電圧電流変換器７とへ与えられる。電
圧電流利得ｇｍ＝１を有する電圧電流変換器２と電圧電
流変換器３とは、１つの差動増幅回路で構成され、同様
に、電圧電流利得ｇｍ＝Ａを有する電圧電流変換器４及
び電圧電流変換器５、電圧電流利得ｇｍ＝Ｂを有する電
圧電流変換器６及び電圧電流変換器７は、それぞれ１つ
の差動増幅回路で構成されている。
利得ｇｍ＝１を有する電圧電流変換器３と、電圧電流利
得ｇｍ＝Ａを有する電圧電流変換器５と、電圧電流利得
ｇｍ＝Ｂを有する電圧電流変換器７とへ与えられる。電
圧電流利得ｇｍ＝１を有する電圧電流変換器２と電圧電
流変換器３とは、１つの差動増幅回路で構成され、同様
に、電圧電流利得ｇｍ＝Ａを有する電圧電流変換器４及
び電圧電流変換器５、電圧電流利得ｇｍ＝Ｂを有する電
圧電流変換器６及び電圧電流変換器７は、それぞれ１つ
の差動増幅回路で構成されている。
【００５６】電圧電流変換器３の出力電流は、梯子の横
木部のキャパシタンスＣと両辺に並べられたインダクタ
ンスＬとで構成される梯子型回路の初段の他方のＬ１及
びＣ１／２の接続点へ与えられる。また、電圧電流変換
器５の出力電流は、梯子型回路の初段の他方のＬ１と２
段目の他方のＣ２／２とＬ２との接続点へ与えられ、電
圧電流変換器７の出力電流は、梯子型回路の２段目の他
方のＬ２と３段目の他方のＣ３／２とＬ３との接続点へ
与えられる。
木部のキャパシタンスＣと両辺に並べられたインダクタ
ンスＬとで構成される梯子型回路の初段の他方のＬ１及
びＣ１／２の接続点へ与えられる。また、電圧電流変換
器５の出力電流は、梯子型回路の初段の他方のＬ１と２
段目の他方のＣ２／２とＬ２との接続点へ与えられ、電
圧電流変換器７の出力電流は、梯子型回路の２段目の他
方のＬ２と３段目の他方のＣ３／２とＬ３との接続点へ
与えられる。
【００５７】梯子の横木部のキャパシタンスＣと両辺に
並べられたインダクタンスＬとで構成される梯子型回路
のｎ段目の一方のＬｎの出力側と、他方のＬｎの出力側
との間にはＣｎ＋１／２が接続され、Ｃｎ＋１／２の両
端は、それぞれ他方が共通接地されたそれぞれの抵抗Ｒ
が接続されている。一方のＬｎの出力側は一方の出力端
子ｏｕｔ１に接続され、他方のＬｎの出力側は他方の出
力端子ｏｕｔ２に接続され、出力端子ｏｕｔ１と出力端
子ｏｕｔ２とからは互いに逆位相の信号が、ブースト型
等化回路の出力信号として出力される。このブースト型
等化回路は、差動回路構成になっており、外部雑音の影
響が、一方と他方とで互いに打ち消されて出力に現れな
いので、ノイズの影響が小さくなる。周波数特性等は、
図１に示したブースト型等化回路と同様であるので、説
明を省略する。
並べられたインダクタンスＬとで構成される梯子型回路
のｎ段目の一方のＬｎの出力側と、他方のＬｎの出力側
との間にはＣｎ＋１／２が接続され、Ｃｎ＋１／２の両
端は、それぞれ他方が共通接地されたそれぞれの抵抗Ｒ
が接続されている。一方のＬｎの出力側は一方の出力端
子ｏｕｔ１に接続され、他方のＬｎの出力側は他方の出
力端子ｏｕｔ２に接続され、出力端子ｏｕｔ１と出力端
子ｏｕｔ２とからは互いに逆位相の信号が、ブースト型
等化回路の出力信号として出力される。このブースト型
等化回路は、差動回路構成になっており、外部雑音の影
響が、一方と他方とで互いに打ち消されて出力に現れな
いので、ノイズの影響が小さくなる。周波数特性等は、
図１に示したブースト型等化回路と同様であるので、説
明を省略する。
【００５８】
【発明の効果】第１〜４発明に係るブースト型等化回路
によれば、高周波数域の遮断特性が良いブースト型等化
回路を実現できる。
によれば、高周波数域の遮断特性が良いブースト型等化
回路を実現できる。
【００５９】第５〜８発明に係るブースト型等化回路に
よれば、等化特性設計の自由度が増し、高周波数域の遮
断特性が良いブースト型等化回路を実現できる。
よれば、等化特性設計の自由度が増し、高周波数域の遮
断特性が良いブースト型等化回路を実現できる。
【００６０】第９発明に係るブースト型等化回路によれ
ば、ノイズの影響が小さく、高周波数域の遮断特性が良
いブースト型等化回路を実現できる。
ば、ノイズの影響が小さく、高周波数域の遮断特性が良
いブースト型等化回路を実現できる。
【図１】第１，２発明に係るブースト型等化回路の１実
施例の構成を示す回路図である。
施例の構成を示す回路図である。
【図２】図１に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図３】図１に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図４】図１に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図５】第３発明に係るブースト型等化回路の１実施例
の構成を示す回路図である。
の構成を示す回路図である。
【図６】図５に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図７】図５に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図８】図５に示すブースト型等化回路の特性を示す特
性図である。
性図である。
【図９】第４発明に係るブースト型等化回路の１実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１０】状態変数形回路の構成例を示すブロック図で
ある。
ある。
【図１１】状態変数形回路の構成例を示す回路図であ
る。
る。
【図１２】第５，６発明に係るブースト型等化回路の１
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図１３】第７発明に係るブースト型等化回路の１実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図１４】図１３に示すブースト型等化回路の１回路例
を示す回路図である。
を示す回路図である。
【図１５】図１３に示すブースト型等化回路の他の回路
例を示す回路図である。
例を示す回路図である。
【図１６】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図１７】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図１８】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図１９】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２０】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２１】図１３に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２２】第８発明に係るブースト型等化回路の１実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２３】図２２に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２４】図２２に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２５】図２２に示したブースト型等化回路の特性を
示す特性図である。
示す特性図である。
【図２６】第９発明に係るブースト型等化回路の１実施
例の構成を示す回路図である。
例の構成を示す回路図である。
【図２７】従来のブースト型等化回路の特性を示す特性
図である。
図である。
【図２８】従来のブースト型等化回路の１例の構成を示
すブロック図である。
すブロック図である。
【図２９】図２９に示したブースト型等化回路の構成を
示す回路図である。
示す回路図である。
【図３０】従来のブースト型等化回路の他の１例の構成
を示すブロック図である。
を示すブロック図である。
【図３１】従来のブースト型等化回路の他の１例の構成
を示すブロック図である。
を示すブロック図である。
【図３２】ωの４乗のブースト特性とωの２乗のブース
ト特性との相違を説明するための特性図である。
ト特性との相違を説明するための特性図である。
４，５，６，７，４４，４６，８６，８８，９８，１０
２ 電圧電流変換器 ８，９，３６，３８，４８，５０，６４，６６，９０，
９２ 増幅器 １２，１４，１６，２０，２２，２４，３２，３４，５
６，５８，６０，６２，７０，７２，７８，８０，１０
６，１０８，１１０，１１６，１１８ 伝達要素 １８，２６，３０，４０，４２，５２，５４，６８，７
６，８４，９４，９８，１００，１０４，１１４ 加算
器 ２８ 高次ローパスフィルタ ７４，８２，１１２，１２０ バイカッドフィルタ ６７，７７，９３，１１５ 利得制御部（ブースト係数
制御部）
２ 電圧電流変換器 ８，９，３６，３８，４８，５０，６４，６６，９０，
９２ 増幅器 １２，１４，１６，２０，２２，２４，３２，３４，５
６，５８，６０，６２，７０，７２，７８，８０，１０
６，１０８，１１０，１１６，１１８ 伝達要素 １８，２６，３０，４０，４２，５２，５４，６８，７
６，８４，９４，９８，１００，１０４，１１４ 加算
器 ２８ 高次ローパスフィルタ ７４，８２，１１２，１２０ バイカッドフィルタ ６７，７７，９３，１１５ 利得制御部（ブースト係数
制御部）
Claims (9)
- 【請求項１】 高域強調のためのブースト部を備え、情
報記録媒体の再生信号に生じる歪みを補償し、再生信号
の周波数特性を補償するために使用されるブースト型等
化回路において、 前記ブースト部は、伝達関数の分子がラプラス演算子ｓ
の４乗以上の偶数次項を有することを特徴とするブース
ト型等化回路。 - 【請求項２】 入力信号が与えられる第１電圧電流変換
器、第２電圧電流変換器及び第３電圧電流変換器と、イ
ンダクタンスとキャパシタンスとの梯子型回路とを備
え、第１電圧電流変換器の出力電流は、前記梯子型回路
の初段のインダクタンス及びキャパシタンスの接続点へ
与えられ、第２電圧電流変換器の出力電流は、前記梯子
型回路の初段のインダクタンスと２段目のキャパシタン
スとの接続点へ与えられ、第３電圧電流変換器の出力電
流は、前記梯子型回路の２段目のインダクタンスと３段
目のキャパシタンスとの接続点へ与えられ、前記梯子型
回路のｎ段目（ｎは３以上の自然数）から出力信号が出
力される請求項１記載のブースト型等化回路。 - 【請求項３】 入力信号が与えられる第１増幅器及び第
２増幅器と、インダクタンスとキャパシタンスとの梯子
型回路とを備え、第１増幅器の出力電圧は、前記梯子型
回路の初段のキャパシタンスへ与えられ、第２増幅器の
出力電圧は、前記梯子型回路の２段目のキャパシタンス
へ与えられ、前記梯子型回路のｎ段目（ｎは３以上の自
然数）から出力信号が出力される請求項１記載のブース
ト型等化回路。 - 【請求項４】 入力信号が与えられる、伝達関数が１／
Ｔ1 （ｓ）（Ｔ1 （ｓ）は任意の伝達関数）である第１
伝達要素、伝達関数がＡ・ｓ／Ｔ1 （ｓ）（Ａは任意の
実数）である第２伝達要素及び伝達関数がＢ・ｓ2 ／Ｔ
1 （ｓ）（Ｂは任意の実数）である第３伝達要素と、第
１伝達要素、第２伝達要素及び第３伝達要の各出力を加
え合わせる第１加え合わせ点と、第１加え合わせ点の出
力が与えられる、伝達関数が１／Ｔ2 （ｓ）（Ｔ
2 （ｓ）は任意の伝達関数）である第４伝達要素、伝達
関数が−Ａ・ｓ／Ｔ2 （ｓ）である第５伝達要素及び伝
達関数がＢ・ｓ2 ／Ｔ2 （ｓ）である第６伝達要素と、
第４伝達要素、第５伝達要素及び第６伝達要の各出力を
加え合わせる第２加え合わせ点と、第２加え合わせ点の
出力が与えられる、高次伝達関数１／Ｔ3 （ｓ）を有す
る高次ローパスフィルタとを備え、高次ローパスフィル
タから出力信号が出力される請求項１記載のブースト型
等化回路。 - 【請求項５】 前記ブースト部は、ラプラス演算子ｓの
２乗、ｓの４乗及びｓの６乗の項のブースト係数をそれ
ぞれ独立に変化させるブースト係数制御手段を備える請
求項１記載のブースト型等化回路。 - 【請求項６】 入力信号が与えられる第１加算器と、第
１加算器の出力が与えられる第３増幅器及び伝達関数が
ω1 ／ｓ（ω1 は任意の実数）である第７伝達要素と、
第７伝達要素の出力が与えられる、伝達関数がω2 ／ｓ
（ω2 は任意の実数）である第８伝達要素と、第８伝達
要素の出力が与えられる第４増幅器及び伝達関数がω3
／ｓ（ω3 は任意の実数）である第９伝達要素と、第９
伝達要素の出力が与えられる、伝達関数がω4 ／ｓ（ω
4 は任意の実数）である第１０伝達要素と、第３増幅器
の出力と第１０伝達要素の出力と第４増幅器の反転出力
とを加算する第２加算器と、第３増幅器及び第４増幅器
の各ブースト係数をそれぞれ独立に制御するブースト係
数制御手段とを備え、第７伝達要素、第８伝達要素、第
９伝達要素及び第１０伝達要素の各出力が第１加算器へ
負帰還され、第２加算器から出力信号が出力される請求
項５記載のブースト型等化回路。 - 【請求項７】 伝達関数が１／Ｔ1 （ｓ）（Ｔ1 （ｓ）
は任意の２次伝達関数）であり入力信号が入力される第
１１伝達要素と伝達関数がｓ2 ／Ｔ1 （ｓ）である第１
２伝達要素とを有する第１バイカッドフィルタと、伝達
関数が１／Ｔ 2 （ｓ）（Ｔ2 （ｓ）は任意の２次伝達関
数）である第１３伝達要素と伝達関数がｓ2 ／Ｔ
2 （ｓ）である第１４伝達要素とを有する第２バイカッ
ドフィルタと、第１２伝達要素からの入力を第１ブース
ト係数でブーストした信号と、第１１伝達要素からの入
力を第２ブースト係数でブーストした反転信号とを加算
する第３加算器と、第３加算器が有する第１ブースト係
数及び第２ブースト係数をそれぞれ独立に制御するブー
スト係数制御手段とを備え、第１１伝達要素の出力は第
１３伝達要素へ与えられ、第３加算器の出力は第１４伝
達要素へ与えられ、第１３伝達要素から出力信号が出力
される請求項５記載のブースト型等化回路。 - 【請求項８】 伝達関数が１／Ｔ1 （ｓ）・Ｔ2 （ｓ）
（Ｔ1 （ｓ），Ｔ2（ｓ）は任意の２次伝達関数）であ
り入力信号が入力される第１５伝達要素と伝達関数がｓ
2 ／Ｔ1 （ｓ）・Ｔ2 （ｓ）である第１６伝達要素と伝
達関数がｓ4／Ｔ1 （ｓ）・Ｔ2 （ｓ）である第１７伝
達要素とを有する第３バイカッドフィルタと、伝達関数
が１／Ｔ3 （ｓ）（Ｔ3 （ｓ）は任意の２次伝達関数）
である第１８伝達要素と伝達関数がｓ2 ／Ｔ3 （ｓ）で
ある第１９伝達要素とを有する第４バイカッドフィルタ
と、第１５伝達要素からの入力を第３ブースト係数でブ
ーストした反転信号と第１６伝達要素からの入力を第４
ブースト係数でブーストした信号と第１７伝達要素から
の入力を第５ブースト係数でブーストした反転信号とを
加算する第４加算器と、第４加算器が有する第３ブース
ト係数と第４ブースト係数と第５ブースト係数とをそれ
ぞれ独立に制御するブースト係数制御手段とを備え、第
１５伝達要素の出力は第１８伝達要素へ与えられ、第４
加算器の出力は第１９伝達要素へ与えられ、第１８伝達
要素から出力信号が出力される請求項５記載のブースト
型等化回路。 - 【請求項９】 前記ブースト部は複数の差動増幅回路を
備え、互いに逆位相の信号を処理すべくなされた請求項
１又は５記載のブースト型等化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07800295A JP3460034B2 (ja) | 1995-04-03 | 1995-04-03 | ブースト型等化回路 |
| US08/557,282 US5812009A (en) | 1995-04-03 | 1995-11-14 | Boost type equalizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07800295A JP3460034B2 (ja) | 1995-04-03 | 1995-04-03 | ブースト型等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274583A true JPH08274583A (ja) | 1996-10-18 |
| JP3460034B2 JP3460034B2 (ja) | 2003-10-27 |
Family
ID=13649599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07800295A Expired - Fee Related JP3460034B2 (ja) | 1995-04-03 | 1995-04-03 | ブースト型等化回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5812009A (ja) |
| JP (1) | JP3460034B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222809A (ja) * | 2005-02-10 | 2006-08-24 | Fujitsu Ltd | 適応等化回路 |
| US7271648B2 (en) | 1999-06-15 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | Ladder filter, analog equalizer and signal readout system |
Families Citing this family (6)
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|---|---|---|---|---|
| US6184748B1 (en) | 1998-09-30 | 2001-02-06 | Lsi Logic Corporation | Magnitude and group delay shaping circuit in continuous-time read channel filters |
| JP3498644B2 (ja) * | 1999-09-16 | 2004-02-16 | ティアック株式会社 | チルト調整装置 |
| US6542914B1 (en) | 2000-09-01 | 2003-04-01 | Lecroy Corporation | Method and apparatus for increasing bandwidth in sampled systems |
| US6701335B2 (en) | 2002-02-27 | 2004-03-02 | Lecroy Corporation | Digital frequency response compensator and arbitrary response generator system |
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| CN104426369A (zh) * | 2013-09-05 | 2015-03-18 | 深圳市海洋王照明工程有限公司 | Buck变换电路、本安开关电源及灯具 |
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| US5525928A (en) | 1995-02-27 | 1996-06-11 | Silicon Systems, Inc. | Filter boost preattenuator |
-
1995
- 1995-04-03 JP JP07800295A patent/JP3460034B2/ja not_active Expired - Fee Related
- 1995-11-14 US US08/557,282 patent/US5812009A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7271648B2 (en) | 1999-06-15 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | Ladder filter, analog equalizer and signal readout system |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5812009A (en) | 1998-09-22 |
| JP3460034B2 (ja) | 2003-10-27 |
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