JPH08279570A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08279570A JPH08279570A JP7078961A JP7896195A JPH08279570A JP H08279570 A JPH08279570 A JP H08279570A JP 7078961 A JP7078961 A JP 7078961A JP 7896195 A JP7896195 A JP 7896195A JP H08279570 A JPH08279570 A JP H08279570A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- lower substrate
- wiring pattern
- semiconductor device
- upper substrate
- Prior art date
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】大型のパッケージにおいても反りの発生を防止
すると共に、実装基板上に実装した後の電気的試験を可
能にする。 【構成】配線パターン７の他端がプリント基板２を貫通
するスルーホールを介して下面へ導出され、この導出部
分に外部接続端子となる導電性ボール５が設けられてな
るボールグリッドアレイ型の半導体装置において、配線
パターン７及び導電性ボール５を有し、配線パターン７
と電気的に接続される半導体素子１が搭載される下基板
２と、下基板２に対して封止樹脂６により一定間隔を介
して平行に配置される上基板３とを備え、上基板３と下
基板２間の封止樹脂６内の所定位置には、下基板２の下
面の導電性ボール５と上基板３の上面とを電気的に接続
する柱状のリード４が複数本設けられる構成としてい
る。
すると共に、実装基板上に実装した後の電気的試験を可
能にする。 【構成】配線パターン７の他端がプリント基板２を貫通
するスルーホールを介して下面へ導出され、この導出部
分に外部接続端子となる導電性ボール５が設けられてな
るボールグリッドアレイ型の半導体装置において、配線
パターン７及び導電性ボール５を有し、配線パターン７
と電気的に接続される半導体素子１が搭載される下基板
２と、下基板２に対して封止樹脂６により一定間隔を介
して平行に配置される上基板３とを備え、上基板３と下
基板２間の封止樹脂６内の所定位置には、下基板２の下
面の導電性ボール５と上基板３の上面とを電気的に接続
する柱状のリード４が複数本設けられる構成としてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、多ピン化に対応するプ
ラスチック・ボール・グリッド・アレイ（以下Ｐ−ＢＧ
Ａ）型の半導体装置に関する。近年、半導体装置は、高
機能化に伴って端子数が増加する傾向にあるため、端子
間のピッチを広くすることができ、表面実装を可能とし
たＰ−ＢＧＡ型の半導体装置が採用されるようになって
きている。
ラスチック・ボール・グリッド・アレイ（以下Ｐ−ＢＧ
Ａ）型の半導体装置に関する。近年、半導体装置は、高
機能化に伴って端子数が増加する傾向にあるため、端子
間のピッチを広くすることができ、表面実装を可能とし
たＰ−ＢＧＡ型の半導体装置が採用されるようになって
きている。
【０００２】
【従来の技術】図４は、従来のＰ−ＢＧＡ型半導体装置
を説明するための図であり、図４（ａ）は斜視図、図４
（ｂ）は断面図である。従来の半導体装置は、図４
（ａ）（ｂ）に示すように、配線パターン２３が印刷さ
れたプリント基板２２上に半導体素子２１が搭載され、
半導体素子２１の電極部とプリント基板２２の配線パタ
ーン２３とを電気的に接続するためにワイヤーボンディ
ングが施されている。
を説明するための図であり、図４（ａ）は斜視図、図４
（ｂ）は断面図である。従来の半導体装置は、図４
（ａ）（ｂ）に示すように、配線パターン２３が印刷さ
れたプリント基板２２上に半導体素子２１が搭載され、
半導体素子２１の電極部とプリント基板２２の配線パタ
ーン２３とを電気的に接続するためにワイヤーボンディ
ングが施されている。
【０００３】そして、プリント基板２２全体を覆う封止
樹脂２４によって、半導体素子２１が封止されている。
プリント基板２２は、図４（ｂ）に示すように、配線パ
ターン２３の先端部分に厚さ方向に貫通するスルーホー
ル２６が形成されており、このスルーホール２６に対応
するプリント基板２２下面に外部接続端子となる半田ボ
ール２５が設けられている。
樹脂２４によって、半導体素子２１が封止されている。
プリント基板２２は、図４（ｂ）に示すように、配線パ
ターン２３の先端部分に厚さ方向に貫通するスルーホー
ル２６が形成されており、このスルーホール２６に対応
するプリント基板２２下面に外部接続端子となる半田ボ
ール２５が設けられている。
【０００４】即ち、半導体素子２１の信号は、電極部か
らワイヤー及び配線パターン２３、スルーホール２６を
介して、プリント基板２２下面の半田ボール２５より引
き出される。また、図示していないが、パッケージ強化
を図るために封止樹脂を金属キャップで覆うものもあ
る。
らワイヤー及び配線パターン２３、スルーホール２６を
介して、プリント基板２２下面の半田ボール２５より引
き出される。また、図示していないが、パッケージ強化
を図るために封止樹脂を金属キャップで覆うものもあ
る。
【０００５】
【発明が解決しようとする課題】Ｐ−ＢＧＡ型の半導体
装置におけるプリント基板２２は、ガラスエポキシ等か
ら構成されており、封止樹脂２４の硬化収縮によって反
りが発生し易く、このプリント基板２２の反りにより、
半導体装置を実装基板等に実装した場合に、端部におい
て半田ボール２５と実装基板との接触不良を来すことと
なる。
装置におけるプリント基板２２は、ガラスエポキシ等か
ら構成されており、封止樹脂２４の硬化収縮によって反
りが発生し易く、このプリント基板２２の反りにより、
半導体装置を実装基板等に実装した場合に、端部におい
て半田ボール２５と実装基板との接触不良を来すことと
なる。
【０００６】このプリント基板２５の反りは、プリント
基板２５の面積が大きくなるほど起こり易くなるため、
反りを防止するためにパッケージサイズが制限されるこ
とになり、搭載される半導体素子２１の端子数もこれに
従って制限される。また、プリント基板２２下面に外部
接続端子となる半田ボール２５が設けられているため、
半導体装置を実装基板等に実装した状態では、半田ボー
ル２５は完全に隠れてしまい、実装後に電気的試験を行
うことができない。
基板２５の面積が大きくなるほど起こり易くなるため、
反りを防止するためにパッケージサイズが制限されるこ
とになり、搭載される半導体素子２１の端子数もこれに
従って制限される。また、プリント基板２２下面に外部
接続端子となる半田ボール２５が設けられているため、
半導体装置を実装基板等に実装した状態では、半田ボー
ル２５は完全に隠れてしまい、実装後に電気的試験を行
うことができない。
【０００７】従って、複数の半導体装置を搭載したプリ
ント基板において、何らかの障害が発生した場合に、半
導体装置個別に動作試験を行うことができず、プリント
基板毎に変更しなければならない。本発明は上記課題を
解決して、大型のパッケージにおいても反りの発生を防
止すると共に、半導体装置実装後において、電気的試験
を可能にすることを目的としている。
ント基板において、何らかの障害が発生した場合に、半
導体装置個別に動作試験を行うことができず、プリント
基板毎に変更しなければならない。本発明は上記課題を
解決して、大型のパッケージにおいても反りの発生を防
止すると共に、半導体装置実装後において、電気的試験
を可能にすることを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の本発明は、配線パターン７を有するプリント基板２上
に半導体素子１が搭載され、該半導体素子１の電極部と
前記配線パターン７の一端が電気的に接続されると共
に、前記配線パターン７の他端がプリント基板２を貫通
するスルーホールを介して下面へ導出され、この導出部
分に外部接続端子となる導電性ボール５が設けられてな
るボールグリッドアレイ型の半導体装置において、前記
配線パターン７及び導電性ボール５を有し、該配線パタ
ーン７と電気的に接続される半導体素子１が搭載される
下基板２と、該下基板２に対して封止樹脂６により一定
間隔を介して平行に配置される上基板３とを備え、該上
基板３と下基板２間の封止樹脂６内の所定位置には、下
基板２の下面の導電性ボール５と上基板３の上面とを電
気的に接続する柱状のリード４が複数本設けられている
ことを特徴としている。
の本発明は、配線パターン７を有するプリント基板２上
に半導体素子１が搭載され、該半導体素子１の電極部と
前記配線パターン７の一端が電気的に接続されると共
に、前記配線パターン７の他端がプリント基板２を貫通
するスルーホールを介して下面へ導出され、この導出部
分に外部接続端子となる導電性ボール５が設けられてな
るボールグリッドアレイ型の半導体装置において、前記
配線パターン７及び導電性ボール５を有し、該配線パタ
ーン７と電気的に接続される半導体素子１が搭載される
下基板２と、該下基板２に対して封止樹脂６により一定
間隔を介して平行に配置される上基板３とを備え、該上
基板３と下基板２間の封止樹脂６内の所定位置には、下
基板２の下面の導電性ボール５と上基板３の上面とを電
気的に接続する柱状のリード４が複数本設けられている
ことを特徴としている。
【０００９】
【作用】上記本発明の半導体装置によれば、封止樹脂６
を介して平行に配置される上下の基板２，３を有すると
共に、この上下の基板間に柱状のリード４が両基板を支
持するように設けられているため、樹脂の硬化収縮によ
る基板の反りが防止される。
を介して平行に配置される上下の基板２，３を有すると
共に、この上下の基板間に柱状のリード４が両基板を支
持するように設けられているため、樹脂の硬化収縮によ
る基板の反りが防止される。
【００１０】また、柱状のリード４は、下基板２の導電
性ボール５と上基板３の上面とを電気的に接続している
ため、半上基板３の上面に試験用端子を接触させること
によって半導体装置をプリント基板に実装した後であっ
ても、動作試験を行うことが可能となる。
性ボール５と上基板３の上面とを電気的に接続している
ため、半上基板３の上面に試験用端子を接触させること
によって半導体装置をプリント基板に実装した後であっ
ても、動作試験を行うことが可能となる。
【００１１】
【実施例】以下に本発明の実施例を図面を参照しながら
詳細に説明する。図１及び図２は本発明の第１実施例を
説明するための図であり、図１（ａ）は半導体装置斜視
図、図１（ｂ）は断面図、更に図２は図１（ｂ）の部分
拡大図である。
詳細に説明する。図１及び図２は本発明の第１実施例を
説明するための図であり、図１（ａ）は半導体装置斜視
図、図１（ｂ）は断面図、更に図２は図１（ｂ）の部分
拡大図である。
【００１２】本実施例の半導体装置は、図１（ａ）に示
すように、表面に配線パターン７が印刷された下基板２
上に半導体素子１が搭載され、半導体素子１を封止する
封止樹脂６を介して上基板３が下基板２に対して平行な
状態で備えられている。図１（ａ）は、封止樹脂６と上
基板３とを一部切り欠いた状態を示しているものであ
り、半導体素子１の電極部と配線パターン７の一端部が
ワイヤーによって電気的に接続されている。また、配線
パターン７の他端部には下基板２と上基板３とを接続す
る柱状のリード４が設けられている。
すように、表面に配線パターン７が印刷された下基板２
上に半導体素子１が搭載され、半導体素子１を封止する
封止樹脂６を介して上基板３が下基板２に対して平行な
状態で備えられている。図１（ａ）は、封止樹脂６と上
基板３とを一部切り欠いた状態を示しているものであ
り、半導体素子１の電極部と配線パターン７の一端部が
ワイヤーによって電気的に接続されている。また、配線
パターン７の他端部には下基板２と上基板３とを接続す
る柱状のリード４が設けられている。
【００１３】リード４は、図１（ｂ）の断面図に示すよ
うに、下基板２及び上基板３をそれぞれ貫通して、上面
及び下面に導出されるように設けられている。そして、
下面側ではリード４に接触するように、半田ボール５が
形成されている。図２は、リードの詳細構造を説明する
ための第１実施例における半導体装置の部分拡大図であ
る。
うに、下基板２及び上基板３をそれぞれ貫通して、上面
及び下面に導出されるように設けられている。そして、
下面側ではリード４に接触するように、半田ボール５が
形成されている。図２は、リードの詳細構造を説明する
ための第１実施例における半導体装置の部分拡大図であ
る。
【００１４】下基板２と上基板３とを接続するリード４
は、それぞれの基板を貫通するスルーホール９，９’に
挿入されており、下基板２側では挿入部分が細く形成さ
ており、また、上基板３側に位置するリード先端部分に
は凹部８が形成されている。下基板２のスルーホール９
部分には、一端が半導体素子１の電極部とワイヤーによ
って接続される配線パターン７の他端が延びており、下
面には半田ボール５が設けられている。
は、それぞれの基板を貫通するスルーホール９，９’に
挿入されており、下基板２側では挿入部分が細く形成さ
ており、また、上基板３側に位置するリード先端部分に
は凹部８が形成されている。下基板２のスルーホール９
部分には、一端が半導体素子１の電極部とワイヤーによ
って接続される配線パターン７の他端が延びており、下
面には半田ボール５が設けられている。
【００１５】本実施例の半導体装置は、まず、配線パタ
ーン７及びスルーホール９を有する下基板２上に半導体
素子１を銀ペースト等を介して搭載した後、半導体素子
１の電極部と配線パターン７の一端部とをワイヤーボン
ディングによって接続する。次に、下基板２のスルーホ
ール９にリード４の一端を挿入すると共に、上基板３の
スルーホール９’とリード４の他端とを位置決め固定す
ることにより、上下の基板２，３がリード４によって接
続された状態とする。
ーン７及びスルーホール９を有する下基板２上に半導体
素子１を銀ペースト等を介して搭載した後、半導体素子
１の電極部と配線パターン７の一端部とをワイヤーボン
ディングによって接続する。次に、下基板２のスルーホ
ール９にリード４の一端を挿入すると共に、上基板３の
スルーホール９’とリード４の他端とを位置決め固定す
ることにより、上下の基板２，３がリード４によって接
続された状態とする。
【００１６】その後、モールド金型にセットした状態と
して、上下の基板２，３間にエポキシ系の封止樹脂を注
入する。この樹脂注入は、半導体装置の３辺を金型で覆
い、開口する辺より注入する、或いは４辺を金型で覆
い、上基板３に予め形成する穴より注入する等の方法に
より行う。更に、金型の代わりに、ポリイミド等からな
る耐熱テープ或いは上基板及び下基板に設ける枠体を用
いることができる。
して、上下の基板２，３間にエポキシ系の封止樹脂を注
入する。この樹脂注入は、半導体装置の３辺を金型で覆
い、開口する辺より注入する、或いは４辺を金型で覆
い、上基板３に予め形成する穴より注入する等の方法に
より行う。更に、金型の代わりに、ポリイミド等からな
る耐熱テープ或いは上基板及び下基板に設ける枠体を用
いることができる。
【００１７】最後に、下基板２より下面に突出するリー
ド４を溶融する半田を溜めた半田槽に浸漬する、或いは
ディスペンサーにより半田ペーストを塗布した後熱硬化
させることで、半田ボール５を形成する。本実施例の半
導体装置によれば、半導体素子１が搭載される下基板２
と上基板３とが、リード４によって平行状態に支持さ
れ、その間に樹脂が注入されているため、樹脂の硬化収
縮による基板の反り発生を抑えることができる。
ド４を溶融する半田を溜めた半田槽に浸漬する、或いは
ディスペンサーにより半田ペーストを塗布した後熱硬化
させることで、半田ボール５を形成する。本実施例の半
導体装置によれば、半導体素子１が搭載される下基板２
と上基板３とが、リード４によって平行状態に支持さ
れ、その間に樹脂が注入されているため、樹脂の硬化収
縮による基板の反り発生を抑えることができる。
【００１８】また、下基板２及び上基板３を支持してい
るリード４は、それぞれの基板を貫通して上表面及び下
面に導出されている。そのため、実装基板に実装した後
でも上表面に導出したリード４に試験用プローバ等を接
触させることによって、動作テストを行うことが可能と
なる。更に、半田ボール５とリード４の凹部８とは、凹
部８を僅かに大きくした同一形状にしており嵌合可能と
している。従って、複数の半導体装置を積層状態で実装
することができ、実装密度を向上させることが可能であ
る。
るリード４は、それぞれの基板を貫通して上表面及び下
面に導出されている。そのため、実装基板に実装した後
でも上表面に導出したリード４に試験用プローバ等を接
触させることによって、動作テストを行うことが可能と
なる。更に、半田ボール５とリード４の凹部８とは、凹
部８を僅かに大きくした同一形状にしており嵌合可能と
している。従って、複数の半導体装置を積層状態で実装
することができ、実装密度を向上させることが可能であ
る。
【００１９】本実施例では、半導体素子１を下基板２上
に搭載しているが、図３の断面図に示す如く、上基板に
半導体素子を搭載することも可能である。図３は、本発
明の第２実施例を示す半導体装置断面図である。本発明
の第２実施例は、図示しない配線パターンが印刷された
上基板１３に半導体素子１１が搭載されて、配線パター
ンと半導体素子１１の電極部とがワイヤーボンディング
によって接続されている。
に搭載しているが、図３の断面図に示す如く、上基板に
半導体素子を搭載することも可能である。図３は、本発
明の第２実施例を示す半導体装置断面図である。本発明
の第２実施例は、図示しない配線パターンが印刷された
上基板１３に半導体素子１１が搭載されて、配線パター
ンと半導体素子１１の電極部とがワイヤーボンディング
によって接続されている。
【００２０】上基板１３は、これと平行状態で下基板１
２とリード１４によって支持されており、両基板間に封
止樹脂１６が注入されている。そして、下基板１２のリ
ード４に対応する位置には、外部接続端子となる半田ボ
ール１５が浸漬によって形成されている。本実施例にお
いても、第１実施例と同様、基板の反りを抑えることが
できると共に、実装後の試験が可能になるという効果を
得ることができる。
２とリード１４によって支持されており、両基板間に封
止樹脂１６が注入されている。そして、下基板１２のリ
ード４に対応する位置には、外部接続端子となる半田ボ
ール１５が浸漬によって形成されている。本実施例にお
いても、第１実施例と同様、基板の反りを抑えることが
できると共に、実装後の試験が可能になるという効果を
得ることができる。
【００２１】
【効果】以上説明した本発明による半導体装置によれ
ば、上下の基板が柱状のリードによって支持される構造
であるため、半導体素子を搭載するプリント基板を大型
化しても、この基板の反りの発生を防止することができ
る。また、柱状のリードが下基板の導電性ボールと上基
板の上面とを電気的に接続しているため、半上基板３の
上面に試験用端子を接触させることによって半導体装置
を実装基板に実装した後であっても、動作試験を行うこ
とが可能となる。
ば、上下の基板が柱状のリードによって支持される構造
であるため、半導体素子を搭載するプリント基板を大型
化しても、この基板の反りの発生を防止することができ
る。また、柱状のリードが下基板の導電性ボールと上基
板の上面とを電気的に接続しているため、半上基板３の
上面に試験用端子を接触させることによって半導体装置
を実装基板に実装した後であっても、動作試験を行うこ
とが可能となる。
【図１】本発明の第１実施例を説明するための半導体装
置斜視図及び断面図である。
置斜視図及び断面図である。
【図２】本発明の第１実施例を説明するための半導体装
置部分断面図である。
置部分断面図である。
【図３】本発明の第２実施例を説明するための半導体装
置断面図である。
置断面図である。
【図４】従来の半導体装置を説明するための斜視図及び
断面図である。
断面図である。
Claims (3)
- 【請求項１】 配線パターン（７）を有するプリント基
板（２）上に半導体素子（１）が搭載され、該半導体素
子（１）の電極部と前記配線パターン（７）の一端が電
気的に接続されると共に、前記配線パターン（７）の他
端がプリント基板（２）を貫通するスルーホールを介し
て下面へ導出され、この導出部分に外部接続端子となる
導電性ボール（５）が設けられてなるボールグリッドア
レイ型の半導体装置において、 前記配線パターン（７）及び導電性ボール（５）を有
し、該配線パターン（７）と電気的に接続される半導体
素子（１）が搭載される下基板（２）と、該下基板
（２）に対して封止樹脂（６）により一定間隔を介して
平行に配置される上基板（３）とを備え、 該上基板（３）と下基板（２）間の封止樹脂（６）内の
所定位置には、下基板（２）の下面の導電性ボール
（５）と上基板（３）の上面とを電気的に接続する柱状
のリード（４）が複数本設けられていることを特徴とす
る半導体装置。 - 【請求項２】 前記柱状のリード（４）は、前記上基板
３を貫通して上基板表面に露出することで、試験用の接
触端子になっていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記柱状のリード（４）は、前記上基板
３の表面に露出する部分に凹部（８）が形成され、下基
板（２）の導電性ボール（５）が嵌合可能になっている
ことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078961A JPH08279570A (ja) | 1995-04-04 | 1995-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078961A JPH08279570A (ja) | 1995-04-04 | 1995-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279570A true JPH08279570A (ja) | 1996-10-22 |
Family
ID=13676498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078961A Withdrawn JPH08279570A (ja) | 1995-04-04 | 1995-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279570A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406447B1 (ko) * | 1999-12-30 | 2003-11-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| CN102208372A (zh) * | 2011-05-19 | 2011-10-05 | 中国科学院微电子研究所 | 一种高密度导电通道基板及其制造方法 |
| CN102208390A (zh) * | 2011-05-19 | 2011-10-05 | 中国科学院微电子研究所 | 一种高密度凸点基板及其制造方法 |
| CN103762206A (zh) * | 2014-01-07 | 2014-04-30 | 申宇慈 | 一种电子器件互连体 |
| JP2014197597A (ja) * | 2013-03-29 | 2014-10-16 | ローム株式会社 | 半導体装置 |
-
1995
- 1995-04-04 JP JP7078961A patent/JPH08279570A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406447B1 (ko) * | 1999-12-30 | 2003-11-20 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| CN102208372A (zh) * | 2011-05-19 | 2011-10-05 | 中国科学院微电子研究所 | 一种高密度导电通道基板及其制造方法 |
| CN102208390A (zh) * | 2011-05-19 | 2011-10-05 | 中国科学院微电子研究所 | 一种高密度凸点基板及其制造方法 |
| JP2014197597A (ja) * | 2013-03-29 | 2014-10-16 | ローム株式会社 | 半導体装置 |
| CN103762206A (zh) * | 2014-01-07 | 2014-04-30 | 申宇慈 | 一种电子器件互连体 |
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