JPH08279598A - 半導体集積回路装置、不揮発性半導体記憶装置及びそれらの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ラッチアップ耐性及びパンチスルー耐圧が向
上し、ウェル領域と半導体基板との接合耐圧が向上した
不揮発性半導体記憶装置得る。 【構成】 高濃度のＰ型のシリコン基板からなる第１の
半導体層１０１の表面上に、低濃度のＰ型のエピ層１０
２ａを形成する。このエピ層１０２ａの表面にボロン
［Ｂ］を注入し、熱処理を行い、低濃度のＰ型の第２の
半導体層１０２とする。所望の領域以外をマスクしてリ
ンを注入し、熱処理を行い、Ｎ型の第１のウェル領域１
０３を形成する。所望の領域以外をマスクしてボロン
［Ｂ］を注入するとともに、ボロン注入層をマスクして
リンを注入し、熱処理を行い、Ｐ型の第２のウェル領域
１０４ａ及び１０４ｂ、Ｐ型の第３のウェル領域１０５
ａ〜１０５ｃ及びＮ型の第４のウェル領域１０６ａ〜１
０６ｃをそれぞれ形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装
置、不揮発性半導体記憶装置及びそれらの製造方法に係
り、特に、エピ基板にトリプルウェル構造を形成した不
揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置の一種で
あるフラッシュメモリが、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）より安価に製造できるため、次世
代を担うメモリデバイスとして期待されている。この種
フラッシュメモリのメモリセルは、対応したソース線に
接続されるソース領域と、対応したビット線に接続され
るドレイン領域と、情報を蓄積するためのフローティン
グゲート電極と、対応したワード線に接続されるコント
ロールゲート電極とを有するものであり、フローティン
グゲート電極直下に位置するトンネル酸化膜からなるゲ
ート絶縁膜のＦＮトンネル現象やチャネルホットエレク
トロン現象等によってフローティングゲート電極に電子
を注入するか、フローティングゲート電極に蓄積された
電子を引き抜くことにより、消去か書き込みがなされ、
フローティングゲート電極における電子の状態によって
しきい値の２値状態を作り出し、その状態によって
「０」か「１」が読み出されることになるものである。

【０００３】一般に、フラッシュメモリは、すべてのメ
モリセルを一括して電気的に消去できるものであるが、
最近、複数のメモリセルを有したブロック単位で一括消
去するものが主流になってきている。このようなものと
して、例えば、「IEEE JOURNAL OF SOLID-STATE CIRCUI
T, VOL.29, NO.4, APRIL 1994」の４５４頁から４６０
頁またはIEICE TRANS. ELECTRON., VOL.E77-C, NO.8 AU
GUST 1994の１２７９頁から１２８６頁にＤＩＮＯＲ型
フラッシュメモリとして記載されている。

【０００４】

【発明が解決しようとする課題】このようなフラッシュ
メモリにおいて、ブロック単位で複数のメモリセルを一
括消去する場合、メモリセルが形成されるウェル領域に
バックゲート（Ｖbb）電圧を印加することになり、ま
た、消去時や書き込み時にメモリセルのドレイン領域ま
たはソース領域に電源電圧より高い電圧が印加されるこ
とになる。したがって、寄生するサイリスタ構成のトラ
ンジスタによるラッチアップを本質的に起こしやすい構
成になりがちである。

【０００５】また、ブロック単位でメモリセルが形成さ
れるウェル領域を半導体基板から電気的に絶縁するため
にメモリセルが形成されるウェル領域をさらに囲むよう
にウェル領域を設ける（トリプルウェル構造）ようにし
ているため、メモリセルが形成されるウェル領域と半導
体基板との間のパンチスルー耐圧も考慮する必要がある
ものである。さらに、高集積化され、メモリセルの占有
面積が小さくなると、電子の注入、引き抜きが行われる
ゲート絶縁膜の品質を向上させる必要があるものであ
る。またさらに、消去時や書き込み時に使用される高電
圧を発生する高電圧発生回路をメモリセルが形成される
半導体基板に一緒に形成する傾向になってきており、こ
のような場合、高電圧発生回路を構成する半導体素子が
形成されるウェル領域と半導体基板との接合耐圧も考慮
する必要があるものである。

【０００６】この発明は、上記した点に鑑みてなされた
ものであり、ラッチアップ耐性が向上した半導体集積回
路装置、不揮発性半導体記憶装置及びそれらの製造方法
を得ることを目的とするものである。また、この発明の
第２の目的は、ウェル領域と半導体基板との間のパンチ
スルー耐圧が向上した半導体集積回路装置、不揮発性半
導体記憶装置及びそれらの製造方法を得ることである。
さらに、この発明の第３の目的は、情報の書き換え回数
を多くでき、寿命の長い不揮発性半導体記憶装置及びそ
れらの製造方法を得ることである。また、さらに、この
発明の第４の目的は、ウェル領域と半導体基板との接合
耐圧が向上した半導体集積回路装置、不揮発性半導体記
憶装置及びそれらの製造方法を得ることである。

【０００７】

【課題を解決するための手段】この発明の第１の発明に
係る半導体集積回路装置は、第１導電型の第１の半導体
層と、この第１の半導体層の表面上に第１の半導体層の
不純物濃度より低い不純物濃度を有するエピタキシャル
成長された第１導電型の第２の半導体層と、この第２の
半導体層の表面に、第１の半導体層の表面との間に第２
の半導体層が介在して形成された第２導電型の第１のウ
ェル領域と、この第１のウェル領域の表面に形成された
第１導電型の第２のウェル領域と、第２の半導体層の表
面に形成され、第２の半導体層の不純物濃度より高い不
純物濃度を有する第１導電型の第３のウェル領域と、第
２の半導体層の表面に第１のウェル領域と離隔して形成
された第２導電型の第４のウェル領域とを有する半導体
基板を備え、半導体基板の第２のウェル領域に形成され
た第１の半導体素子と、半導体基板の第３のウェル領域
に形成された第２の半導体素子と、半導体基板の第４の
ウェル領域に形成された第３の半導体素子を設けたもの
である。

【０００８】この発明の第２の発明に係る不揮発性半導
体記憶装置は、第１導電型の第１の半導体層と、この第
１の半導体層の表面上に第１の半導体層の不純物濃度よ
り低い不純物濃度を有するエピタキシャル成長された第
１導電型の第２の半導体層と、この第２の半導体層の表
面に、第１の半導体層の表面との間に上記第２の半導体
層が介在して形成された第２導電型の第１のウェル領域
と、この第１のウェル領域の表面に形成された第１導電
型の第２のウェル領域と、第２の半導体層の表面に形成
され、第２の半導体層の不純物濃度より高い不純物濃度
を有する第１導電型の第３のウェル領域と、第２の半導
体層の表面に第１のウェル領域と離隔して形成された第
２導電型の第４のウェル領域とを有する半導体基板を備
え、この半導体基板の第２のウェル領域に形成される不
揮発性メモリセルと、半導体基板の第３のウェル領域に
形成される第２導電型のＭＯＳトランジスタと、半導体
基板の第４のウェル領域に形成される第１導電型のＭＯ
Ｓトランジスタを設けたものである。

【０００９】この発明の第３の発明に係る不揮発性半導
体記憶装置は、メモリセルを複数有するメモリセルアレ
イと、このメモリセルアレイのメモリセルに情報を書き
込む、メモリセルに蓄積された情報を読み出す、メモリ
セルに蓄積された情報を消去するための周辺回路とを備
え、メモリセルアレイの複数のメモリセルを複数個毎に
複数ブロックに分割し、このブロック単位で消去動作が
一括して行われるものにおいて、Ｐ型の第１の半導体層
と、この第１の半導体層の表面上に第１の半導体層の不
純物濃度より低い不純物濃度を有するエピタキシャル成
長されたＰ型の第２の半導体層と、この第２の半導体層
の表面に、第１の半導体層の表面との間に第２の半導体
層が介在して形成されたＮ型の第１のウェル領域と、こ
の第１のウェル領域の表面にそれぞれ互いに離隔して形
成されたＰ型の複数の第２のウェル領域と、第２の半導
体層の表面に形成され、第２の半導体層の不純物濃度よ
り高い不純物濃度を有するＰ型の第３のウェル領域と、
第２の半導体層の表面に第１のウェル領域と離隔して形
成されたＮ型の第４のウェル領域とを有する半導体基板
を備え、ブロック単位毎に複数の第２のウェル領域の１
つに対応し、各ブロック単位の複数のメモリセルが、対
応した第２のウェル領域に形成され、周辺回路を構成す
る複数のＮチャネルＭＯＳトランジスタの少なくとも一
部のＮチャネルＭＯＳトランジスタが第３のウェル領域
に形成され、周辺回路を構成する複数のＰチャネルＭＯ
Ｓトランジスタの少なくとも一部のＰチャネルＭＯＳト
ランジスタが第４のウェル領域に形成されている。

【００１０】この発明の第４の発明に係る不揮発性半導
体記憶装置は、メモリセルを複数有するメモリセルアレ
イと、このメモリセルアレイのメモリセルに情報を書き
込む、メモリセルに蓄積された情報を読み出す、メモリ
セルに蓄積された情報を消去するための周辺回路とを備
え、上記メモリセルアレイの複数のメモリセルを複数個
毎に複数ブロックに分割し、このブロック単位で消去動
作が一括して行われるものにおいて、Ｐ型の第１の半導
体層と、この第１の半導体層の表面上に第１の半導体層
の不純物濃度より低い不純物濃度を有するエピタキシャ
ル成長されたＰ型の第２の半導体層と、この第２の半導
体層の表面に、それぞれが互いに離隔して形成されると
ともに、第１の半導体層の表面との間に第２の半導体層
が介在して形成されたＮ型の複数の第１のウェル領域
と、これら複数の第１のウェル領域それぞれの表面にそ
れぞれ形成されたＰ型の複数の第２のウェル領域と、第
２の半導体層の表面に形成され、第２の半導体層の不純
物濃度より高い不純物濃度を有するＰ型の第３のウェル
領域と、第２の半導体層の表面に第１のウェル領域と離
隔して形成されたＮ型の第４のウェル領域とを有する半
導体基板を備え、ブロック単位毎に複数の第２のウェル
領域の１つに対応し、各ブロック単位の複数のメモリセ
ルが、対応した第２のウェル領域に形成され、周辺回路
を構成する複数のＮチャネルＭＯＳトランジスタの少な
くとも一部のＮチャネルＭＯＳトランジスタが第３のウ
ェル領域に形成され、周辺回路を構成する複数のＰチャ
ネルＭＯＳトランジスタの少なくとも一部のＰチャネル
ＭＯＳトランジスタが第４のウェル領域に形成されてい
る。

【００１１】この発明の第５の発明に係る不揮発性半導
体記憶装置は、メモリセルを複数有するメモリセルアレ
イと、このメモリセルアレイのメモリセルに情報を書き
込む、メモリセルに蓄積された情報を読み出す、メモリ
セルに蓄積された情報を消去するための周辺回路とを備
え、周辺回路が、電源電位ノードに印加される電源電位
を受け、この電源電位より高い昇圧電位を出力する昇圧
回路を有したものにおいて、第１導電型の第１の半導体
層と、この第１の半導体層の表面上に第１の半導体層の
不純物濃度より低い不純物濃度を有するエピタキシャル
成長された第１導電型の第２の半導体層と、この第２の
半導体層の表面に、上記第１の半導体層の表面との間に
第２の半導体層が介在して形成された第２導電型の第１
のウェル領域と、この第１のウェル領域の表面に形成さ
れた第１導電型の第２のウェル領域と、第２の半導体層
の表面に形成され、第２の半導体層の不純物濃度より高
い不純物濃度を有する第１導電型の第３のウェル領域
と、第２の半導体層の表面に第１のウェル領域と離隔し
て形成された第２導電型の第４のウェル領域とを有する
半導体基板を備え、記昇圧回路の出力段を構成する半導
体素子が第２のウェル領域に形成され、周辺回路を構成
する複数の第２導電型のＭＯＳトランジスタの少なくと
も一部のＭＯＳトランジスタが上記第３のウェル領域に
形成され、周辺回路を構成する複数の第１導電型のＭＯ
Ｓトランジスタの少なくとも一部のＭＯＳトランジスタ
が第４のウェル領域に形成されている。

【００１２】この発明の第６の発明に係る半導体集積回
路装置の製造方法は、第１導電型の第１の半導体層の表
面上にエピタキシャル成長にてエピ層を形成する工程
と、このエピ層の表面に第１導電型の不純物をイオン注
入し、熱拡散することによって、第１の半導体層の不純
物濃度より低い不純物濃度を有する第１導電型の第２の
半導体層を形成する工程と、この第２の半導体層の表面
に、第１の半導体層の表面との間に第２の半導体層を介
在させて第２導電型の第１のウェル領域を形成する工程
と、この第１のウェル領域の表面に第２のウェル領域を
形成する工程と、第２の半導体層の表面に第２の半導体
層の不純物濃度より高い不純物濃度を有する第１導電型
の第３のウェル領域を形成する工程と、第２の半導体層
の表面に第２導電型の第４のウェル領域を第１のウェル
領域と離隔して形成する工程と、第２のウェル領域に第
１の半導体素子を形成する工程と、第３のウェル領域に
第２の半導体素子を形成する工程と、第４のウェル領域
に第３の半導体素子を形成する工程とを設けたものであ
る。

【００１３】この発明の第７の発明に係る半導体集積回
路装置の製造方法は、第１導電型の第１の半導体層の表
面上にエピタキシャル成長にて第１の半導体層の不純物
濃度より低い不純物濃度を有する第１導電型の第２の半
導体層を形成する工程と、この第２の半導体層の表面か
ら所定深さの位置に不純物濃度のピークが位置するよう
に第２導電型の不純物をイオン注入する工程を含み、第
２の半導体層の表面に第２導電型の第１のウェル領域を
形成する工程と、この第１のウェル領域の表面に、第１
のウェル領域における所定位置の不純物濃度のピーク位
置より上に第１導電型の第２のウェル領域を形成する工
程と、第２の半導体層の表面に第２の半導体層の不純物
濃度より高い不純物濃度を有する第１導電型の第３のウ
ェル領域を形成する工程と、第２の半導体層の表面に第
２導電型の第４のウェル領域を第１のウェル領域と離隔
して形成する工程と、第２のウェル領域に第１の半導体
素子を形成する工程と、第３のウェル領域に第２の半導
体素子を形成する工程と、第４のウェル領域に第３の半
導体素子を形成する工程とを設けたものである。

【００１４】この発明の第８の発明に係る半導体集積回
路装置の製造方法は、第１導電型の第１の半導体層の表
面上にエピタキシャル成長にてエピ層を形成する工程
と、このエピ層の表面から所定深さの位置に不純物濃度
のピークが位置するように第１導電型の不純物をイオン
注入し、第１の半導体層の不純物濃度より低い不純物濃
度を有する第１導電型の第２の半導体層を形成する工程
と、この第２の半導体層の表面に第２導電型の第１のウ
ェル領域を形成する工程と、この第１のウェル領域の表
面に第１導電型の第２のウェル領域を形成する工程と、
第２の半導体層の表面に第２の半導体層の不純物濃度よ
り高い不純物濃度を有する第１導電型の第３のウェル領
域を形成する工程と、第２の半導体層の表面に第２導電
型の第４のウェル領域を第１のウェル領域と離隔して形
成する工程と、第２のウェル領域に第１の半導体素子を
形成する工程と、第３のウェル領域に第２の半導体素子
を形成する工程と、第４のウェル領域に第３の半導体素
子を形成する工程とを設けたものである。

【００１５】この発明の第９の発明に係る半導体集積回
路装置の製造方法は、第１導電型の第１の半導体層の表
面上にエピタキシャル成長にてエピ層を形成する工程
と、このエピ層の表面から所定深さの位置に不純物濃度
のピークが位置するように第１導電型の不純物をイオン
注入し、第１の半導体層の不純物濃度より低い不純物濃
度を有する第１導電型の第２の半導体層を形成する工程
と、この第２の半導体層の表面から所定深さの位置に不
純物濃度のピークが位置するように第２導電型の不純物
をイオン注入する工程を含み、第２の半導体層の表面
に、第１の半導体層の表面との間に上記第２の半導体層
のピーク位置を介在させて第２導電型の第１のウェル領
域を形成する工程と、この第１のウェル領域の表面に第
１導電型の第２のウェル領域を形成する工程と、第２の
半導体層の表面に第２の半導体層の不純物濃度より高い
不純物濃度を有する第１導電型の第３のウェル領域を形
成する工程と、第２の半導体層の表面に第２導電型の第
４のウェル領域を第１のウェル領域と離隔して形成する
工程と、第２のウェル領域に第１の半導体素子を形成す
る工程と、第３のウェル領域に第２の半導体素子を形成
する工程と、第４のウェル領域に第３の半導体素子を形
成する工程とを設けたものである。

【００１６】この発明の第１０の発明に係る半導体集積
回路装置の製造方法は、第１導電型の第１の半導体層の
表面上にエピタキシャル成長にて第１の半導体層の不純
物濃度より低い不純物濃度を有する第１導電型の第２の
半導体層を形成する工程と、この第２の半導体層の表面
に第２導電型の不純物をイオン注入し、その後、４√Ｄ
ｔの値が第２の半導体層の厚さ未満の値にてイオン注入
された不純物を熱拡散することによって、第２の半導体
層の表面に第２導電型の第１のウェル領域を形成する工
程と、この第１のウェル領域の表面に第１導電型の第２
のウェル領域を形成する工程と、第２の半導体層の表面
に第２の半導体層の不純物濃度より高い不純物濃度を有
する第１導電型の第３のウェル領域を形成する工程と、
第２の半導体層の表面に第２導電型の第４のウェル領域
を第１のウェル領域と離隔して形成する工程と、第２の
ウェル領域に第１の半導体素子を形成する工程と、第３
のウェル領域に第２の半導体素子を形成する工程と、第
４のウェル領域に第３の半導体素子を形成する工程とを
設けたものである、

【００１７】この発明の第１１の発明に係る半導体集積
回路装置の製造方法は、第１導電型の第１の半導体層の
表面上にエピタキシャル成長にて第１の半導体層の不純
物濃度より低い不純物濃度を有する第１導電型の第２の
半導体層を形成する工程と、この第２の半導体層の表面
に、（Ｒｐ＋３ΔＲｐ）の値が第２の半導体層の厚さ未
満の値にて第２導電型の不純物をイオン注入し、第２の
半導体層の表面に第２導電型の第１のウェル領域を形成
する工程と、この第１のウェル領域の表面に第１導電型
の第２のウェル領域を形成する工程と、第２の半導体層
の表面に第２の半導体層の不純物濃度より高い不純物濃
度を有する第１導電型の第３のウェル領域を形成する工
程と、第２の半導体層の表面に第２導電型の第４のウェ
ル領域を第１のウェル領域と離隔して形成する工程と、
第２のウェル領域に第１の半導体素子を形成する工程
と、第３のウェル領域に第２の半導体素子を形成する工
程と、第４のウェル領域に第３の半導体素子を形成する
工程とを設けたものである。

【００１８】

【作用】この発明の第１の発明にあっては、エピタキシ
ャル成長によって形成された低濃度の第２の半導体層
が、第１のウェル領域と高濃度の第１の半導体層との間
に介在し、ラッチアップ及び第２のウェル領域と第２の
半導体層との間のパンチスルーを生じにくくさせ、第１
のウェル領域と第２の半導体層との接合耐圧を高くせし
める。

【００１９】この発明の第２の発明にあっては、エピタ
キシャル成長によって形成された低濃度の第２の半導体
層が、第１のウェル領域と高濃度の第１の半導体層との
間に介在し、ラッチアップ及び第２のウェル領域と第２
の半導体層との間のパンチスルーを生じにくくさせ、第
１のウェル領域と第２の半導体層との接合耐圧を高くせ
しめるとともに、第２の半導体層がゲート絶縁膜の不純
物や欠陥密度を少なくせしめる。

【００２０】この発明の第３の発明にあっては、第１の
ウェル領域が第２のウェル領域に独立に電位を与えるこ
とを可能ならしめ、エピタキシャル成長によって形成さ
れた低濃度の第２の半導体層が、第１のウェル領域と高
濃度の第１の半導体層との間に介在し、ラッチアップ及
び第２のウェル領域と第２の半導体層との間のパンチス
ルーを生じにくくさせ、第１のウェル領域と第２の半導
体層との接合耐圧を高くせしめるとともに、第２の半導
体層がゲート絶縁膜の不純物や欠陥密度を少なくせしめ
る。

【００２１】この発明の第４の発明にあっては、第１の
ウェル領域が第２のウェル領域に独立に電位を与えるこ
とを可能ならしめ、エピタキシャル成長によって形成さ
れた低濃度の第２の半導体層が、第１のウェル領域と高
濃度の第１の半導体層との間に介在し、ラッチアップ及
び第２のウェル領域と第２の半導体層との間のパンチス
ルーを生じにくくさせ、第１のウェル領域と第２の半導
体層との接合耐圧を高くせしめるとともに、第２の半導
体層がゲート絶縁膜の不純物や欠陥密度を少なくせしめ
る。

【００２２】この発明の第５の発明にあっては、エピタ
キシャル成長によって形成された低濃度の第２の半導体
層が、第１のウェル領域と高濃度の第１の半導体層との
間に介在し、ラッチアップ及び第２のウェル領域と第２
の半導体層との間のパンチスルーを生じにくくさせ、昇
圧回路の出力段を構成する半導体素子に対する第１のウ
ェル領域と第２の半導体層との接合耐圧を高くせしめ
る。

【００２３】この発明の第６の発明にあっては、第１の
ウェル領域を、第１の半導体層の表面との間にエピタキ
シャル成長によって形成された低濃度の第２の半導体層
を介在させて形成するため、ラッチアップを生じにく
く、介在した低濃度の第２の半導体層がラッチアップ及
び第２のウェル領域と第２の半導体層との間のパンチス
ルーを生じにくくさせ、第１のウェル領域と第２の半導
体層との接合耐圧を高くせしめる。

【００２４】この発明の第７の発明にあっては、第１の
ウェル領域を、第１の半導体層の表面との間にエピタキ
シャル成長によって形成された低濃度の第２の半導体層
を介在させて形成するため、ラッチアップを生じにく
く、介在した低濃度の第２の半導体層がラッチアップ及
び第２のウェル領域と第２の半導体層との間のパンチス
ルーを生じにくくさせ、第１のウェル領域と第２の半導
体層との接合耐圧を高くせしめ、しかも、第２の半導体
層の表面から所定深さの位置に不純物濃度のピークが位
置するように第２導電型の不純物をイオン注入する工程
が、第１のウェル領域の底部における不純物濃度のプロ
ファイルを自由に選択可能せしめる。

【００２５】この発明の第８の発明にあっては、第１の
ウェル領域を、第１の半導体層の表面との間にエピタキ
シャル成長によって形成された低濃度の第２の半導体層
を介在させて形成するため、ラッチアップを生じにく
く、介在した低濃度の第２の半導体層が第２のウェル領
域と第２の半導体層との間のパンチスルーを生じにくく
させ、第１のウェル領域と第２の半導体層との接合耐圧
を高くせしめ、しかも、第２の半導体層がエピ層の表面
から所定深さの位置に不純物濃度のピークが位置するよ
うに第１導電型の不純物をイオン注入する工程が、第２
の半導体層の底部における不純物濃度のプロファイルを
自由に選択可能せしめる。

【００２６】この発明の第９の発明にあっては、第１の
ウェル領域を、第１の半導体層の表面との間にエピタキ
シャル成長によって形成された低濃度の第２の半導体層
を介在させて形成するため、ラッチアップを生じにく
く、介在した低濃度の第２の半導体層が第２のウェル領
域と第２の半導体層との間のパンチスルーを生じにくく
させ、第１のウェル領域と第２の半導体層との接合耐圧
を高くせしめ、しかも、第２の半導体層の表面から所定
深さの位置に不純物濃度のピークが位置するように第２
導電型の不純物をイオン注入する工程が、第１のウェル
領域の底部における不純物濃度のプロファイルを自由に
選択可能せしめるとともに、第２の半導体層がエピ層の
表面から所定深さの位置に不純物濃度のピークが位置す
るように第１導電型の不純物をイオン注入する工程が、
第２の半導体層の底部における不純物濃度のプロファイ
ルを自由に選択可能せしめる。

【００２７】この発明の第１０の発明にあっては、第２
の半導体層の表面に第２導電型の不純物をイオン注入
し、その後、４√Ｄｔの値が第２の半導体層の厚さ未満
の値にてイオン注入された不純物を熱拡散することによ
って、第１のウェル領域を形成する工程が、第１のウェ
ル領域と高濃度の第１の半導体層との間に、確実に、エ
ピタキシャル成長によって形成された低濃度の第２の半
導体層を介在させ、ラッチアップ及び第２のウェル領域
と第２の半導体層との間のパンチスルーを生じにくくさ
せ、第１のウェル領域と第２の半導体層との接合耐圧を
高くせしめる。

【００２８】この発明の第１１の発明にあっては、第２
の半導体層の表面に（Ｒｐ＋３ΔＲｐ）の値が第２の半
導体層の厚さ未満の値にて第２導電型の不純物をイオン
注入し、第２の半導体層の表面に第２導電型の第１のウ
ェル領域を形成する工程が、第１のウェル領域と高濃度
の第１の半導体層との間に、確実に、エピタキシャル成
長によって形成された低濃度の第２の半導体層を介在さ
せ、ラッチアップ及び第２のウェル領域と第２の半導体
層との間のパンチスルーを生じにくくさせ、第１のウェ
ル領域と第２の半導体層との接合耐圧を高くせしめる。

【００２９】

【実施例】

実施例１．以下にこの発明の実施例１を図に基づいて説
明する。まず、この実施例１が適用される半導体不揮発
性記憶装置の一種であるフラッシュメモリの構成を図１
に基づいて説明する。図１において、１₁₁〜１₄₂はそれ
ぞれ、Ｎ型の拡散層からなるソース領域と、このソース
領域と離隔して形成されるＮ型の拡散層からなるドレイ
ン領域と、上記ソース領域と上記ドレイン領域との間に
位置するチャネル領域上にトンネル酸化膜からなるゲー
ト酸化膜を介して形成されるフローティングゲート電極
と、このフローティングゲート電極と層間絶縁膜を介し
て対向配置されるコントロールゲート電極とを有するメ
モリセルである。

【００３０】この図１には説明の都合上、４行２列で、
２行２列単位で一括して消去動作が行われるブロック２
ａ、２ｂしか示していないが、複数行、複数列のマトリ
クス状に配置された複数のメモリセル１でメモリセルア
レイを構成し、メモリセルアレイは一括消去単位である
ブロック２を複数有しており、各ブロック２は複数行、
複数列のメモリセル１を有しているものである。各ブロ
ック２を構成する複数のメモリセル１は、後に詳述する
が、半導体基板に形成されたＰ型のウェル領域に互いに
離隔して形成された複数のＮ型のウェル領域の一つのＮ
型のウェル領域に形成されているものであり、このＮ型
のウェル領域に基板電位が与えられることにより、各ブ
ロック２毎に独立して基板電位が与えられる構成になっ
ているものである。なお、符号における添字の数字は行
及び／又は列を示し、アルファベットはブロック単位の
別を示しているものであり、総称的に示すときは添字を
省略して示す。以下、同様である。

【００３１】３₁〜３₄はそれぞれ対応した行に配置さ
れ、対応した行に配置された複数のメモリセル１のコン
トロールゲート電極に接続されるワード線で、第２層の
ポリシリコン層（フローティングゲート電極が第１層の
ポリシリコン層によって形成されている）にて形成され
るコントロールゲート電極と一体形成されたポリシリコ
ン層と、このポリシリコン層の上方に平行に配置された
第１層の金属層とによって構成されているものである。
４₁〜４₂はそれぞれ対応した列に配置される主ビット線
で、上記ワード線３の上方に配置された第２層の金属層
によって形成されているものである。５_1a〜５_2bはそれ
ぞれ対応した列にかつ対応したブロック２毎に配置さ
れ、対応した列における対応したブロック２の複数のメ
モリセル１のドレイン領域に接続される副ビット線で、
上記ワード線３のポリシリコン層の上方に配置された第
３層のポリシリコン層によって形成されているものであ
る。

【００３２】６_1a〜６_2bはそれぞれ対応した副ビット線
４毎に設けられ、対応した副ビット線４と対応した列に
配置された主ビット線３との間に接続されるＮチャネル
ＭＯＳトランジスタからなるセレクトゲートで、そのゲ
ート電極は第２層のポリシリコン層にょって形成されて
いるものである。７ａ〜７ｂはそれぞれ対応したブロッ
ク２毎に設けられ、対応したブロック２の複数のメモリ
セル１のソース領域に接続されるソース線、８ａ〜８ｂ
はそれぞれ対応したブロック２毎に設けられ、対応した
ブロック２の複数のメモリセル１の基板電位を与えるた
めに、これら複数のメモリセル１が形成されるＰ型ウェ
ル領域に接続されるウェル電位線である。

【００３３】９ａ〜９ｂはそれぞれ対応したブロック２
毎に設けられ、対応したブロック２に対して設けられた
複数のセレクトゲート６のゲート電極(制御電極)に接続
されるブロックセレクト信号線、１０は上記メモリセル
１に書き込むための情報を伝達し、上記メモリセル１に
蓄積された情報を読み出すための入出力線、１１₁〜１
１₂はそれぞれ対応した主ビット線４毎に設けられ、対
応した主ビット線３と上記入出力線１０との間に接続さ
れるＮチャネルＭＯＳトランジスタからなるトランスフ
ァゲートで、そのゲート電極は第２層のポリシリコン層
にょって形成されているものである。１２₁〜１２₂はそ
れぞれ対応したトランスファゲート１１毎に設けられ、
対応したトランスファゲートのゲート電極（制御電極）
に接続されるコラムセレクト信号線である。

【００３４】１３はロウアドレス信号と書き込み／消去
制御信号と電源電位（例えば３．３Ｖ）より高い第１の
高電位（例えば１０Ｖ）と負電位（例えば−８Ｖ）とを
受け、ロウアドレス信号に基づき、上記複数のワード線
３のうちの所望の数（消去時にはブロック単位のワード
線の数、書き込み及び読み出し時は１つ）を選択し、選
択したワード線３に書き込み／消去制御信号に基づいて
選択電位、例えば、書き込み（この例では、フローティ
ングゲート電極に蓄積された電子を引き抜く動作を書き
込みと称す）時に負電位、消去（この例では、フローテ
ィングゲート電極に電子を注入する動作を消去と称す）
時に第１の高電位、読み出し時に電源電位を与え、その
他のワード線３を接地電位の状態を維持させるロウデコ
ーダである。

【００３５】１４はロウアドレス信号の一部及びコラム
アドレス信号の一部と書き込み／消去制御信号と負電位
（例えば−８Ｖ）とを受け、書き込み／消去制御信号と
ロウアドレス信号の一部及びコラムアドレス信号の一部
に基づいてソース線７及びウェル電位線８を所望の電位
にする、例えば書き込み時にすべてのソース線７をフロ
ーティング（電気的に浮いた状態）にするとともにすべ
てのウェル電位線８を接地電位とし、読み出し時にすべ
てのソース線７及びすべてのウェル電位線８を接地電位
とし、消去時にロウアドレス信号の一部及びコラムアド
レス信号の一部にて選択したブロック２に対応するソー
ス線７及びウェル電位線８に負電位を与え、その他のソ
ース線７及びウェル電位線８を接地電位とするソース／
ウェルデコーダである。

【００３６】１５はロウアドレス信号の一部及びコラム
アドレス信号の一部と書き込み／消去制御信号と電源電
位（例えば３．３Ｖ）より高く上記第１の高電位より低
い第２の高電位（例えば６Ｖ）とを受け、ロウアドレス
信号の一部及びコラムアドレス信号の一部に基づき、上
記複数のブロックセレクト信号線９のうちの１つを選択
し、選択したブロックセレクト信号線９に書き込み／消
去制御信号に基づいて選択電位、例えば、書き込み時に
第２の高電位、消去時に接地電位、読み出し時に電源電
位を与え、その他のブロックセレクト信号線９を接地電
位の状態を維持させるセレクトゲートデコーダである。

【００３７】１６はコラムアドレス信号と書き込み／消
去制御信号と電源電位（例えば３．３Ｖ）より高く上記
第１の高電位より低い第２の高電位（例えば６Ｖ）とを
受け、コラムアドレス信号に基づき、上記複数のコラム
セレクト信号線１２のうちの１つを選択し、選択したコ
ラムセレクト信号線１２に書き込み／消去制御信号に基
づいて選択電位、例えば、書き込み時に第２の高電位、
消去時に接地電位、読み出し時に電源電位を与え、その
他のコラムセレクト信号線１２を接地電位の状態を維持
させるコラムデコーダである。１７はアドレス入力パッ
ド１８…１８に入力されたアドレス信号（ロウアドレス
信号及びコラムアドレス信号が時系列に入力される）を
受け、上記ロウデコーダ１３と上記ソース／ウェルデコ
ーダ１４と上記セレクトゲートデコーダ１５と上記コラ
ムデコーダ１６とにアドレス信号を与えるアドレスバッ
ファ回路である。

【００３８】１９は書き込み／消去制御信号とデータ情
報と電源電位（例えば３．３Ｖ）より高く上記第１の高
電位より低い第２の高電位（例えば６Ｖ）とを受け、書
き込み／消去制御信号が書き込み時を示すとともに入出
力パッド２１及びデータ入出力バッファ２０を介して入
力されたデータ情報がプログラムすることを示すと、第
２の高電位を上記入出力線１０に与え、それ以外の時は
その出力がハイインピーダンス状態である書き込み回
路、２２は書き込み／消去制御信号を受け、書き込み／
消去制御信号が読み出し時を示すと活性状態とされ、入
出線１０に低電位（例えば１．２Ｖ）を与え、電流が流
れるか否かを検出し、増幅して選択されたメモリセル１
からの読み出し情報をデータ入出力バッファ２０を介し
て入出力パッド２１に出力させるセンスアンプである。

【００３９】２３は書き込み／消去制御信号を受け、こ
の書き込み／消去制御信号に基づいて上記ロウデコーダ
１３に第１の高電位（例えば１０Ｖ）を与える第１の高
電圧発生回路、２４は書き込み／消去制御信号を受け、
この書き込み／消去制御信号に基づいて上記セレクトゲ
ートデコーダ１５とコラムデコーダ１６と書き込み回路
１９に第２の高電位（例えば６Ｖ）を与える第１の高電
圧発生回路、２５は書き込み／消去制御信号を受け、こ
の書き込み／消去制御信号に基づいて上記ロウデコーダ
１３とソース／ウェルデコーダ１４に負電位（例えば−
８Ｖ）を与える負電位発生回路、２６は上記ロウデコー
ダ１３とソース／ウェルデコーダ１４とセレクトゲート
デコーダ１５とコラムデコーダ１６と書き込み回路１９
とセンスアンプ２２と第１及び第２の高電圧発生回路２
３及び２４と負電圧発生回路２５に書き込み／消去制御
信号を与える書き込み／消去制御回路である。２７は不
揮発性半導体記憶装置におけるチップを示している。

【００４０】なお、上記ロウデコーダ１３とソース／ウ
ェルデコーダ１４とセレクトゲートデコーダ１５とコラ
ムデコーダ１６と、アドレスバッファ回路１７と書き込
み回路１９と入出力バッファ回路２０とセンスアンプ２
２と第１及び第２の高電圧発生回路２３及び２４と負電
圧発生回路２５と書き込み／消去制御回路２６は、メモ
リセルアレイのメモリセル１に情報を書き込む、メモリ
セル１に蓄積された情報を読み出す、メモリセル１に蓄
積された情報を消去するための周辺回路を構成している
ものであり、それぞれ複数のＮチヤネルＭＯＳトランジ
スタ及び複数のＰチヤネルＭＯＳトランジスタを有して
いるものであり、それらのゲート電極は第２層のポリシ
リコン層によって形成されているものである。

【００４１】次に、このように構成されたフラッシュメ
モリを形成するための、この実施例１に適用される半導
体基板１００について図２に基づいて説明する。図２は
この発明の実施例１に適用される半導体基板の要部を示
すものであり、ウェル領域の数等については図２に示さ
れたものに限られるものではない。図２において１０１
は高濃度（例えば略１×１０¹⁹／ｃｍ³）のＰ型のシリ
コン基板からなる第１の半導体層、１０２はこの第１の
半導体層の表面上に１〜１０μｍの厚さにてエピタキシ
ャル成長され、上記第１の半導体層１０１の不純物濃度
より低い不純物濃度（例えば１×１０¹⁵／ｃｍ³であ
り、１×１０¹⁵／ｃｍ³〜１×１０¹⁸であれば良い）を
有するＰ型の第２の半導体層である。

【００４２】１０３はこの第２の半導体層の表面に、上
記第１の半導体層１０１の表面との間に上記第２の半導
体層１０２が介在して形成されたＮ型の第１のウェル領
域で、例えば深さが１〜略９μｍであり、不純物濃度が
１×１０¹⁵〜１×１０¹⁸／ｃｍ³である。１０４ａ、１
０４ｂはこの第１のウェル領域の表面に形成されたＰ型
の第２のウェル領域で、例えば深さが０．５〜略８．５
μｍであり、不純物濃度が１×１０¹⁵〜１×１０¹⁸／ｃ
ｍ³である。１０５ａ、１０５ｂ、１０５ｃは上記第２
の半導体層１０２の表面に、上記第１の半導体層１０１
の表面との間に上記第２の半導体層１０２が介在して形
成され、上記第２の半導体層１０２の不純物濃度より高
い不純物濃度（例えば１×１０¹⁵／ｃｍ³〜１×１
０¹⁸）を有するＰ型の第３のウェル領域で、深さは例え
ば０．５〜略８．５μｍであるが、上記第２の半導体層
１０２が介在せず上記第１の半導体層１０１の表面に接
する深さであっても良い。１０６ａ、１０６ｂ、１０６
ｃは上記第２の半導体層１０２の表面に上記第１のウェ
ル領域１０３と離隔して形成されたＮ型の第４のウェル
領域で、例えば深さが０．５〜略９μｍであり、不純物
濃度が１×１０¹⁵〜１×１０¹⁸／ｃｍ³である。

【００４３】このように構成された半導体基板１００
に、上記図１にて示した構成のフラッシュメモリを形成
した場合の考え方を図３に示す。すなわち、メモリセル
アレイを構成するメモリセル１は第２のウェル領域１０
４ａ、１０４ｂに形成される。この場合、一括消去単位
であるブロック単位毎に複数の第２のウェル領域の１つ
に対応し、各ブロック単位の複数のメモリセルが、対応
した第２のウェル領域に形成されるものであり、例え
ば、ブロック２ａを構成するメモリセル１₁₁、１₁₂、１
₂₁、１₂₂は第２のウェル領域１０４ａに形成され、ブロ
ック２ｂを構成するメモリセル１₃₁、１₃₂、１₄₁、１₄₂
は第２のウェル領域１０４ｂに形成されるものである。

【００４４】一方、周辺回路を構成する、ロウデコーダ
１３とソース／ウェルデコーダ１４とセレクトゲートデ
コーダ１５とコラムデコーダ１６と、アドレスバッファ
回路１７と書き込み回路１９と入出力バッファ回路２０
とセンスアンプ２２と第１及び第２の高電圧発生回路２
３及び２４と負電圧発生回路２５と書き込み／消去制御
回路２６における複数のＮチヤネルＭＯＳトランジスタ
は、第３のウェル領域１０５ａ、１０５ｂ、１０５ｃに
形成され、複数のＰチヤネルＭＯＳトランジスタは第４
のウェル領域１０６ａ、１０６ｂ、１０６ｃに形成され
るものである。

【００４５】なお、メモリセルアレイ内に形成されるセ
レクトゲート６となるＮチャネルＭＯＳトランジスタ
は、メモリセル１と同様に、第１のウェル領域１０３の
表面に、メモリセル１が形成される第２のウェル領域１
０４ａ、１０４ｂと離隔して形成される第２のウェル領
域（図示せず）に形成されているものである。また、第
２のウェル領域１０４ａ及び１０４ｂそれぞれに形成さ
れる複数のメモリセル１間の電気的絶縁は、図３に示す
ように各メモリセル１を囲むように形成された素子分離
酸化膜（ＬＯＣＯＳ）１０７によって行われているもの
であり、第３および第４のウェル領域１０５ａ、１０５
ｂ、１０５ｃ、１０６ａ、１０６ｂ、１０６ｃのそれぞ
れに形成される複数のＭＯＳトランジスタ間の電気的絶
縁も、図３に示すように各ＭＯＳトランジスタを囲むよ
うに形成された素子分離酸化膜（ＬＯＣＯＳ）１０７に
よって行われているものである。

【００４６】次に、このように構成されたフラッシュメ
モリの製造方法、特にこのフラッシュメモリに適用され
た半導体基板１００の製造方法の一例を主として図４な
いし図８に基づいて説明する。まず、図４に示すよう
に、不純物濃度が１×１０¹⁹／ｃｍ³である高濃度のＰ
型のシリコン基板（シリコンウェハ）からなる第１の半
導体層１０１の表面上に、一般に知られている方法にて
エピタキシャル成長させ、略５μｍの厚さからなる不純
物濃度が１×１０¹⁵／ｃｍ³である低濃度のＰ型のエピ
層１０２ａを形成する。この時のエピ層１０２ａの表面
から第１の半導体層１０１内までの濃度分布は図９に示
す一点鎖線Ａで示すようになっている。

【００４７】その後、このエピ層１０２ａの表面に、Ｐ
型の不純物であるボロン［Ｂ］を１００ｋｅＶ、１×１
０¹²〜１×１０¹³／ｃｍ²で注入し、イオン注入層１０
２ｂを形成する。そして、窒素雰囲気中、１１３０〜１
１８０℃で１０時間の熱処理を行い、イオン注入層１０
２ｂのボロン［Ｂ］を熱拡散させ、図５に示すように、
エピ層１０２ａ全体を１×１０¹⁶〜１×１０¹⁸／ｃｍ³
である低濃度のＰ型の第２の半導体層１０２とする。こ
の時のボロン［Ｂ］による不純物濃度は図９に示す実線
Ｂで示すようになっている。

【００４８】次に、図６に示すように、所望の領域（こ
の例においてはメモリセルアレイが形成される領域）以
外をマスク（図示せず）し、そのマスクを介してＮ型の
不純物であるリン［Ｐ］を上記所望の領域に１５０ｋｅ
Ｖ、１×１０¹²〜１×１０¹³／ｃｍ²で注入し、その
後、窒素雰囲気中、１１３０〜１１８０℃で５時間の熱
処理を行い、リン［Ｐ］を熱拡散させ、深さ略３μｍ、
不純物濃度が１×１０¹⁵〜１×１０¹⁸／ｃｍ³であるＮ
型の第１のウェル領域１０３を形成する。この時のリン
［Ｐ］による不純物濃度は図９に示す点線Ｃで示すよう
になっている。

【００４９】その後、図７に示すように、所望の領域
（メモリセルアレイ内における一括消去単位であるブロ
ック単位毎に対応したメモリセル形成領域と、周辺回路
を構成するＮチャネルＭＯＳトランジスタが形成される
領域）以外をマスク（図示せず）し、そのマスクを介し
てＰ型の不純物であるボロン［Ｂ］を上記所望の領域に
１００ｋｅＶ、１×１０¹²〜１×１０¹³／ｃｍ²で注入
し、ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０
５Ｂ、１０５Ｃを形成する。その後、マスクを除去し、
ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０５
Ｂ、１０５Ｃをマスク（図示せず）し、そのマスクを介
してＮ型の不純物であるリン［Ｐ］を上記ボロン注入層
１０４Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ以
外の領域に１５０ｋｅＶ、１×１０¹²〜１×１０¹³／ｃ
ｍ²で注入し、リン注入層１０６Ａ〜１０６Ｄを形成す
る。

【００５０】この状態で、窒素雰囲気中、１１３０〜１
１８０℃で数時間の熱処理を行い、ボロン注入層１０４
Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ及びリン
注入層１０６Ａ〜１０６Ｄのボロン［Ｂ］及びリン
［Ｐ］を熱拡散させ、図８に示すように、第１のウェル
領域１０３表面に深さ略１．５μｍ、不純物濃度が１×
１０¹⁵〜１×１０¹⁸／ｃｍ³であるＰ型の第２のウェル
領域１０４ａ及び１０４ｂを、第２の半導体層１０２表
面に深さ略１．５μｍ、不純物濃度が１×１０¹⁵〜１×
１０¹⁸／ｃｍ³であるＰ型の第３のウェル領域１０６ａ
〜１０６ｃ及び深さ略３μｍ、不純物濃度が１×１０¹⁵
〜１×１０¹⁸／ｃｍ³であるＮ型の第４のウェル領域１
０６ａ〜１０６ｃをそれぞれ形成する。この時のボロン
［Ｂ］による不純物濃度は図９に示す点線Ｄで示すよう
になっている。

【００５１】このようにして、図２に示した半導体基板
１００が形成されるものである。なお、図８と図２とは
同じ状態の半導体基板１００を示している。このように
構成された半導体基板１００にあって、図８にＡ−Ａ’
断面で示す不純物プロファイルは図１０に示すようにな
っているものである。図１０から明らかなように、第２
の半導体層１０２の表面から深さ略１．５μｍまで第２
のウェル領域１０４ａが形成され、第２のウェル領域１
０４ａの底面から深さ略３μｍの間に第１のウェル領域
１０３が介在し、かつ、第１のウェル１０３の底面から
第１の半導体層１０１の表面まで第２の半導体層１０２
が介在しているものである。

【００５２】また、図８にＢ−Ｂ’断面で示す不純物プ
ロファイルは図１１に示すようになっているものであ
る。図１１から明らかなように、第２の半導体層１０２
の表面から深さ略１．５μｍまで第３のウェル領域１０
５ａが形成され、第３のウェル領域１０５ａの底面から
第１の半導体層１０１の表面まで第２の半導体層１０２
が介在しているものである。なお、図１１に示されるよ
うに、第３のウェル領域１０５ａ及び第２の半導体層１
０２ともにＰ型と同じ導電型であるため、第３のウェル
領域１０５ａ及び第２の半導体層１０２との境界が明確
でなく、なだらかに不純物濃度が低下しているものであ
る。

【００５３】さらに、図８にＣ−Ｃ’断面で示す不純物
プロファイルは図１２に示すようになっているものであ
る。図１２から明らかなように、第２の半導体層１０２
の表面から深さ略３μｍまで第４のウェル領域１０６ａ
が形成され、第４のウェル領域１０６ａの底面から第１
の半導体層１０１の表面まで第２の半導体層１０２が介
在しているものである。なお、この実施例においては、
第１ないし第４のウェル領域はすべて熱拡散によって形
成されるため、不純物のプロファイルは表面付近の濃度
が最大としたガウス分布で近似されるプロファイルとな
っているものである。

【００５４】次に、図８に示された半導体基板１０１
に、通常一般に知られている方法にて、第２のウェル領
域１０４ａ及び１０４ｂそれぞれに形成される複数のメ
モリセル１間の電気的絶縁を行うために、各メモリセル
１を囲むように素子分離酸化膜（ＬＯＣＯＳ）１０７を
形成するとともに、第３および第４のウェル領域１０５
ａ、１０５ｂ、１０５ｃ、１０６ａ、１０６ｂ、１０６
ｃのそれぞれに形成される複数のＭＯＳトランジスタ間
の電気的絶縁を行うために、各ＭＯＳトランジスタを囲
むように素子分離酸化膜（ＬＯＣＯＳ）１０７形成す
る。

【００５５】その後、通常一般に知られている方法に
て、第２のウェル領域１０４ａ及び１０４ｂにおける素
子分離酸化膜にて囲まれた領域にメモリセルを形成し、
第３のウェル領域１０５ａ〜１０５ｃにおける素子分離
酸化膜にて囲まれた領域にＮチャネルＭＯＳトランジス
タを形成し、第４のウェル領域１０６ａ〜１０６ｃにお
ける素子分離酸化膜にて囲まれた領域にＰチャネルＭＯ
Ｓトランジスタを形成する。そして、通常一般に知られ
ている方法にて、コンタクト形成、配線形成等を行い、
フラッシュメモリを完成するものである。

【００５６】次に、このように構成されたフラッシュメ
モリの消去動作（この例では、フローティングゲート電
極に電子を注入する動作）、書き込み動作（この例で
は、フローティングゲート電極に蓄積された電子を引き
抜く動作）及び読み出し動作について、図１を用いて説
明する。 ［消去動作］この実施例において、ブロック単位で一括
消去されるものであり、今、ブロック２ａのメモリセル
１₁₁、１₁₂、１₂₁、１₂₂を一括消去し、その他のブロッ
ク２ｂのメモリセル１₃₁、１₃₂、１₄₁、１₄₂は消去しな
いものとする。

【００５７】外部から一括消去を指示するための信号が
書き込み／消去制御回路２６に入力されると、書き込み
／消去制御回路２６は消去を意味する書き込み／消去信
号をロウデコーダ１３とソース／ウェルデコーダ１４と
セレクトゲートデコーダ１５とコラムデコーダ１６と書
き込み回路１９とセンスアンプ２２と第１及び第２の高
電圧発生回路２３及び２４と負電圧発生回路２５に与
え、これら回路を一括消去が行える状態となす。一方、
アドレスバッファ回路１７にはアドレス入力パッド１８
を介してアドレス信号、この場合、ブロック２ａを選択
することを意味する時系列に入力されるロウアドレス信
号及びコラムアドレス信号が入力される。

【００５８】書き込み／消去制御回路２６からの消去を
意味する書き込み／消去信号及びアドレスバッファ１７
からのアドレス信号を受けたロウデコーダ１３は、選択
するブロック２ａのメモリセル１₁₁、１₁₂、１₂₁、１₂₂
に接続されるワード線３₁、３₂に第１の高電圧発生回路
２３からの第１の高電位（例えば１０Ｖ）を与え、選択
しないブロック２ｂのメモリセル１₃₁、１₃₂、１₄₁、１
₄₂に接続されるワード線３₃、３₄の電位を接地電位に維
持する。

【００５９】また、書き込み／消去制御回路２６からの
消去を意味する書き込み／消去信号及びアドレスバッフ
ァ１７からのアドレス信号を受けたソース／ウェルデコ
ーダ１４は、選択するブロック２ａのメモリセル１₁₁、
１₁₂、１₂₁、１₂₂に接続されるソース線７ａに負電圧発
生回路２５からの負電位（例えば−８Ｖ）を与え、選択
しないブロック２ｂのメモリセル１₃₁、１₃₂、１₄₁、１
₄₂に接続されるソース線７ｂの電位を接地電位に維持す
るとともに、選択するブロック２ａのメモリセル１₁₁、
１₁₂、１₂₁、１₂₂の基板、つまり、図２に示した第２の
ウェル領域１０４ａに接続されるウェル電位線８ａに負
電圧発生回路２５からの負電位（例えば−８Ｖ）を与
え、選択しないブロック２ｂのメモリセル１₃₁、１₃₂、
１₄₁、１₄₂の基板、つまり、図２に示した第２のウェル
領域１０４ｂに接続されるウェル電位線８ｂの電位を接
地電位に維持する。

【００６０】さらに、書き込み／消去制御回路２６から
の消去を意味する書き込み／消去信号及びアドレスバッ
ファ１７からのアドレス信号を受けたセレクトゲートデ
コーダ１５は、すべてのブロックセレクト信号線９ａ、
９ｂの電位を接地電位に維持するため、セレクトゲート
６_1a〜６_2bは非導通状態を維持し、主ビット線４₁、４₂
と副ビット線５_1a〜５_2bとを電気的に非接続状態とし、
副ビット線５_1a〜５_{2 b}は電気的に浮いた状態（フローテ
ィング）になっている。

【００６１】またさらに、書き込み／消去制御回路２６
からの消去を意味する書き込み／消去信号及びアドレス
バッファ１７からのアドレス信号を受けたコラムデコー
ダは、すべてのコラムセレクト信号線１２₁、１２₂の電
位を接地電位に維持するため、トランスファゲート１１
₁〜１１₂は非導通状態を維持し、入出力線１０と主ビッ
ト線４₁、４₂とを電気的に非接続状態とし、主ビット線
４₁、４₂は電気的に浮いた状態（フローティング）にな
っている。

【００６２】また、書き込み／消去制御回路２６からの
消去を意味する書き込み／消去信号を受けた書き込み回
路１９はその出力がハイインピーダンス状態になり、セ
ンスアンプ２２は非活性状態とされているものである。
したがって、選択するブロック２ａのメモリセル１₁₁、
１₁₂、１₂₁、１₂₂においては、コントロールゲート電極
が第１の高電位（例えば１０Ｖ）に、ソース領域が負電
位（例えば−８Ｖ）に、ドレイン領域がフローティング
に、基板（第２のウェル領域１０４ａ）が負電位（例え
ば−８Ｖ）にされるため、ソース領域とコントロールゲ
ート電極との間、ソース領域とドレイン領域との間に位
置する基板表面領域つまりチャネル領域とコントロール
ゲート電極との間に高電界がかかるため、チャネル領域
及びソース領域からフローティングゲート電極へ、フロ
ーティングゲート電極直下に位置し、チャネル領域及び
ソース領域上に位置するゲート酸化膜を介してトンネル
現象によって電子が注入される。その結果、フローティ
ングゲート電極には電子が蓄積され、メモリセルのしき
い値電圧が高くなることによって、メモリセルが消去さ
れたことになる。

【００６３】一方、選択しないブロック２ｂのメモリセ
ル１₃₁、１₃₂、１₄₁、１₄₂においては、コントロールゲ
ート電極が接地電位に、ソース領域が接地電位に、ドレ
イン領域がフローティングにされているため、コントロ
ールゲート電極とソース領域、ドレイン領域、チャネル
領域との間には高電界が生じず、フローティングゲート
電極に電子が注入されることなく、また、フローティン
グゲート電極に蓄積された電子の引き抜きもないもので
ある。このようにして、ブロック単位毎に一括消去が行
われるものである。

【００６４】［書き込み動作］今、ブロック２ａのメモ
リセル１₁₁に対して情報を書き込み（プログラム）、そ
の他のメモリセル１₁₂、１₂₁、１₂₂及びその他のブロッ
ク２ｂのメモリセル１₃₁、１₃₂、１₄₁、１₄₂に対しては
情報を書き込まないものとする。

【００６５】外部から書き込みを指示するための信号が
書き込み／消去制御回路２６に入力されると、書き込み
／消去制御回路２６は書き込みを意味する書き込み／消
去信号をロウデコーダ１３とソース／ウェルデコーダ１
４とセレクトゲートデコーダ１５とコラムデコーダ１６
と書き込み回路１９とセンスアンプ２２と第１及び第２
の高電圧発生回路２３及び２４と負電圧発生回路２５に
与え、これら回路を書き込みが行える状態となす。一
方、アドレスバッファ回路１７にはアドレス入力パッド
１８を介してアドレス信号、この場合、メモリセル１₁₁
を選択することを意味する時系列に入力されるロウアド
レス信号及びコラムアドレス信号が入力される。

【００６６】書き込み／消去制御回路２６からの書き込
みを意味する書き込み／消去信号及びアドレスバッファ
１７からのアドレス信号を受けたロウデコーダ１３は、
ロウアドレス信号に基づいて選択するメモリセル１₁₁に
接続されるワード線３₁に負電圧発生回路２５からの負
電位（例えば−８Ｖ）を与え、残りのワード線３₂、
３₃、３₄すべての電位を接地電位に維持する。

【００６７】また、書き込み／消去制御回路２６からの
書き込みを意味する書き込み／消去信号及びアドレスバ
ッファ１７からのアドレス信号を受けたソース／ウェル
デコーダ１４は、すべてのソース線７ａ、７ｂをフロー
ティングにするとともに、すべてのメモリセルの基板、
つまり、図２に示した第２のウェル領域１０４ａ、１０
４ｂに接続されるウェル電位線８ａ、８ｂの電位を接地
電位に維持する。

【００６８】さらに、書き込み／消去制御回路２６から
の書き込みを意味する書き込み／消去信号及びアドレス
バッファ１７からのアドレス信号を受けたセレクトゲー
トデコーダ１５は、ロウアドレス信号の一部及びコラム
アドレス信号の一部に基づいて選択するメモリセル１₁₁
が存在するブロックに対応したブロックセレクト信号線
９ａに第２の高電圧発生回路２４からの第２の高電位
（例えば６Ｖ）を与え、残りのブロックセレクト信号線
９ｂの電位を接地電位に維持する。その結果、ブロック
セレクト信号線９ａに接続されたセレクトゲート６_1a、
６_2aは導通状態となり、主ビット線４₁、４₂と副ビット
線５_1a、５_2aとは電気的に接続状態になり、副ビット線
５_1a、５_2aには主ビット線４₁、４₂の電位が伝達され
る。また、ブロックセレクト信号線９ｂに接続されたセ
レクトゲート６_1b、６_2bは非導通状態を維持し、主ビッ
ト線４₁、４₂と副ビット線５_1b、５_2bとを電気的に非接
続状態とし、副ビット線５_1b、５_2bは電気的に浮いた状
態（フローティング）になっている。

【００６９】またさらに、書き込み／消去制御回路２６
からの書き込みを意味する書き込み／消去信号及びアド
レスバッファ１７からのアドレス信号を受けたコラムデ
コーダは、コラムアドレス信号に基づいて選択するメモ
リセル１₁₁が配置される列に配置される主ビット線４₁
に接続されたトランスファゲート１１₁に接続されたコ
ラムセレクト信号線１２₁に第２の高電圧発生回路２４
からの第２の高電位（例えば６Ｖ）を与え、残りのコラ
ムセレクト信号線１２₂の電位を接地電位に維持する。
その結果、コラムセレクト信号線１２₁に接続されたト
ランスファゲート１１₁は導通状態となり、入出力線１
０と主ビット線４₁、４₂とは電気的に接続状態になり、
主ビット線４₁には入出力線１０の電位が伝達される。
また、コラムセレクト信号線１２₂に接続されたトラン
スファゲート１１₂は非導通状態を維持し、入出力線１
０と主ビット線４₂とを電気的に非接続状態とし、主ビ
ット線４₂は電気的に浮いた状態（フローティング）に
なっている。

【００７０】また、書き込み／消去制御回路２６からの
書き込みを意味する書き込み／消去信号を受けた書き込
み回路１９は、入出力パッド２１からデータ入出力バッ
フア２０を介して入力された情報に基づき、入出力線１
０に第２の高電圧発生回路２４からの第２の高電位（例
えば６Ｖ）を与える。書き込み／消去制御回路２６から
の書き込みを意味する書き込み／消去信号を受けたセン
スアンプ２２は非活性状態とされているものである。

【００７１】したがって、選択するメモリセル１₁₁にお
いては、コントロールゲート電極が負電位（例えば−８
Ｖ）に、ソース領域がフローティングに、ドレイン領域
が第２の高電位（例えば６Ｖ）に、基板（第２のウェル
領域１０４ａ）が接地電位にされるため、ドレイン領域
とコントロールゲート電極との間に高電界がかかるた
め、フローティングゲート電極に蓄積された電子は、フ
ローティングゲート電極直下に位置し、ドレイン電極上
に位置するゲート酸化膜を介してトンネル現象によって
ドレイン電極へ引き抜かれるものである。

【００７２】また、ワード線３₁に接続された非選択の
メモリセル１₁₂においては、コントロールゲート電極が
負電位（例えば−８Ｖ）に、ソース領域がフローティン
グに、ドレイン領域がフローティングに、基板（第２の
ウェル領域１０４ａ）が接地電位にされているため、コ
ントロールゲート電極とソース領域、ドレイン領域、チ
ャネル領域との間には高電界が生じず、フローティング
ゲート電極に蓄積された電子が引き抜かれることもな
く、また、フローティングゲート電極に電子が注入され
ることもないものである。

【００７３】さらに、ワード線３₂に接続された非選択
のメモリセル１₂₁、１₂₂においては、コントロールゲー
ト電極が接地電位に、ソース領域がフローティングに、
ドレイン領域がフローティングに、基板（第２のウェル
領域１０４ａ）が接地電位にされているため、コントロ
ールゲート電極とソース領域、ドレイン領域、チャネル
領域との間には高電界が生じず、フローティングゲート
電極に蓄積された電子が引き抜かれることもなく、ま
た、フローティングゲート電極に電子が注入されること
もないものである。

【００７４】またさらに、ワード線３₃、３₄に接続され
た非選択のメモリセル１₃₁、１₃₂、１₄₁、１₄₂において
は、コントロールゲート電極が接地電位に、ソース領域
がフローティングに、ドレイン領域がフローティング
に、基板（第２のウェル領域１０４ａ）が接地電位にさ
れているため、コントロールゲート電極とソース領域、
ドレイン領域、チャネル領域との間には高電界が生じ
ず、フローティングゲート電極に蓄積された電子が引き
抜かれることもなく、また、フローティングゲート電極
に電子が注入されることもないものである。このように
して、外部から入力されたロウアドレス信号及びコラム
アドレス信号に基づいて選択される１つのメモリセル１
₁₁に対してだけ、そのフローティングゲート電極に蓄積
された電子をドレイン電極側に引き抜くことができ、書
き込みを行えるものである。

【００７５】［読み出し動作］今、ブロック２ａのメモ
リセル１₁₁に対して記憶された情報を読み出し、その他
のメモリセル１₁₂、１₂₁、１₂₂及びその他のブロック２
ｂのメモリセル１₃₁、１₃₂、１₄₁、１₄₂に対しては記憶
された情報を読み出さないものとする。

【００７６】外部から読み出しを指示するための信号が
書き込み／消去制御回路２６に入力されると、書き込み
／消去制御回路２６は読み出しを意味する書き込み／消
去信号をロウデコーダ１３とソース／ウェルデコーダ１
４とセレクトゲートデコーダ１５とコラムデコーダ１６
と書き込み回路１９とセンスアンプ２２と第１及び第２
の高電圧発生回路２３及び２４と負電圧発生回路２５に
与え、これら回路を読み出しが行える状態となす。一
方、アドレスバッファ回路１７にはアドレス入力パッド
１８を介してアドレス信号、この場合、メモリセル１₁₁
を選択することを意味する時系列に入力されるロウアド
レス信号及びコラムアドレス信号が入力される。

【００７７】書き込み／消去制御回路２６からの読み出
しを意味する書き込み／消去信号及びアドレスバッファ
１７からのアドレス信号を受けたロウデコーダ１３は、
ロウアドレス信号に基づいて選択するメモリセル１₁₁に
接続されるワード線３₁に電源電位（例えば３．３Ｖ）
を与え、残りのワード線３₂、３₃、３₄すべての電位を
接地電位に維持する。

【００７８】また、書き込み／消去制御回路２６からの
読み出しを意味する書き込み／消去信号及びアドレスバ
ッファ１７からのアドレス信号を受けたソース／ウェル
デコーダ１４は、すべてのソース線７ａ、７ｂと、すべ
てのメモリセルの基板、つまり、図２に示した第２のウ
ェル領域１０４ａ、１０４ｂに接続されるウェル電位線
８ａ、８ｂの電位を接地電位に維持する。

【００７９】さらに、書き込み／消去制御回路２６から
の読み出しを意味する書き込み／消去信号及びアドレス
バッファ１７からのアドレス信号を受けたセレクトゲー
トデコーダ１５は、ロウアドレス信号の一部及びコラム
アドレス信号の一部に基づいて選択するメモリセル１₁₁
が存在するブロックに対応したブロックセレクト信号線
９ａに電源電位（例えば３．３Ｖ）を与え、残りのブロ
ックセレクト信号線９ｂの電位を接地電位に維持する。
その結果、ブロックセレクト信号線９ａに接続されたセ
レクトゲート６_1a、６_2aは導通状態となり、主ビット線
４₁、４₂と副ビット線５_1a、５_2aとを電気的に接続状態
にする。また、ブロックセレクト信号線９ｂに接続され
たセレクトゲート６_1b、６_2bは非導通状態を維持し、主
ビット線４₁、４₂と副ビット線５_1b、５_2bとを電気的に
非接続状態とし、副ビット線５_1b、５_2bは電気的に浮い
た状態（フローティング）になっている。

【００８０】またさらに、書き込み／消去制御回路２６
からの読み出しを意味する書き込み／消去信号及びアド
レスバッファ１７からのアドレス信号を受けたコラムデ
コーダは、コラムアドレス信号に基づいて選択するメモ
リセル１₁₁が配置される列に配置される主ビット線４₁
に接続されたトランスファゲート１１₁に接続されたコ
ラムセレクト信号線１２₁に電源電位を与え、残りのコ
ラムセレクト信号線１２₂の電位を接地電位に維持す
る。その結果、コラムセレクト信号線１２₁に接続され
たトランスファゲート１１₁は導通状態となり、入出力
線１０と主ビット線４₁、４₂とを電気的に接続状態にす
る。また、コラムセレクト信号線１２₂に接続されたト
ランスファゲート１１₂は非導通状態を維持し、入出力
線１０と主ビット線４₂とを電気的に非接続状態とし、
主ビット線４₂は電気的に浮いた状態（フローティン
グ）になっている。

【００８１】また、書き込み／消去制御回路２６からの
読み出しを意味する書き込み／消去信号を受けた書き込
み回路１９は、その出力がハイインピーダンス状態にさ
れるので、入出力線１０に何ら影響を与えない。書き込
み／消去制御回路２６からの読み出しを意味する書き込
み／消去信号を受けたセンスアンプ２２は活性状態とさ
れ、入出力線１０に低電位（例えば１．２Ｖ）を与え、
入出力線１０に電流が流れるか否かを検出し、その検出
情報を増幅して読み出し情報としてデータ入出力バッフ
ァ２０を介して入出力パッドに出力するものである。

【００８２】したがって、選択するメモリセル１₁₁が情
報を書き込まれている場合、つまり、フローティングゲ
ート電極に蓄積された電子が引き抜かれている場合は、
メモリセル１₁₁のしきい値電圧が低くなっているため、
ワード線３₁に電源電位が与えられることにより、メモ
リセル１₁₁は導通状態になっている。そのため、センス
アンプ２２から低電位が入出力線１０に与えられると、
トランスファゲート１１₁、主ビット線４₁、セレクトゲ
ート６_1a、副ビット線５_1a及びメモリセル１₁₁を介して
ソース線７ａに電流が流れ、センスアンプ２２はそれを
感知して、読み出し情報“１”としてデータ入出力バッ
ファ２０に出力する。

【００８３】一方、選択するメモリセル１₁₁に情報が書
き込まれていない場合、つまり、フローティングゲート
電極に電子が蓄積されている場合は、メモリセル１₁₁の
しきい値電圧が高くなっているため、ワード線３₁に電
源電位が与えられても、メモリセル１₁₁は非導通状態を
維持したままになっている。そのため、センスアンプ２
２から低電位が入出力線１０に与えられても、ソース線
７ａに電流が流れる経路が生じないため、電流が流れ
ず、センスアンプ２２はそれを感知して、読み出し情報
“０”としてデータ入出力バッファ２０に出力する。

【００８４】この時、選択するメモリセル１₁₁が接続さ
れていない残りのワード線３₂〜３₄すべては接地電位に
されているため、これらワード線３₂〜３₄に接続された
メモリセル１₂₁〜１₄₂はすべてその記憶情報にかかわら
ず、非導通状態を維持しているため、これらメモリセル
１₂₁〜１₄₂を介して電流が流れる経路が生じることはな
い。また、選択するメモリセル１₁₁が接続されているワ
ード線３₁に接続された残りのメモリセル１₁₂は、その
記憶情報に応じて導通状態もしくは非導通状態になるも
のの、これらメモリセル１₁₂が接続される主ビット線４
₂はトランスファゲート１１₂によって入出力線１０とは
電気的に非接続状態とされているため、これらメモリセ
ル１₁₂を介して電流が流れる経路が生じることはない。
このようにして、外部から入力されたロウアドレス信号
及びコラムアドレス信号に基づいて選択される１つのメ
モリセル１₁₁に対してだけ、その記憶情報に基づいて電
流が流れるか否かをセンスアンプ２２が検出できるた
め、メモリセル１₁₁に記憶された情報を読み出すことが
できるものである。

【００８５】以上のように構成されたフラッシュメモリ
においては次のような利点を有するものである。第１
に、ブロック単位でメモリセル１の一括消去が行える。
第２に、ブロック単位での一括消去時にメモリセル１の
ソース領域及び第２のウェル領域１０４に電源電位より
絶対値で高い負電位（例えば−８Ｖ）が印加され、書き
込み時にメモリセルのドレイン領域に電源電位より高い
第２の高電位（例えば６Ｖ）が印加されるため、寄生す
るサイリスタ構成のトランジスタによるラッチアップを
本質的に起こしやすいものの、第１のウェル領域１０３
と高濃度の第１の半導体層１０１との間に、エピタキシ
ャル成長によって形成された低濃度の第２の半導体層１
０２が介在されており、第２の半導体層１０２の抵抗が
大幅に低くなってラッチアップ耐性が向上しているもの
である。

【００８６】第３に、エピタキシャル成長によって形成
された第２の半導体層１０２の表面に形成された第２の
ウェル領域１０４上の表面上に、電子の注入及び引き抜
きが行われるメモリセル１のトンネル酸化膜からなるゲ
ート絶縁膜を形成しているため、第２のウェル領域１０
４の表面の不純物（例えば酸素濃度）や欠陥密度をコン
トロールし易く、不純物や欠陥密度の少ないものが得ら
れるので、高品質のゲート絶縁膜が形成でき、寿命の長
い、書き換え回数を多くできるメモリセルが得られるも
のである。第４に、第１のウェル領域１０３と高濃度の
第１の半導体層１０１との間に、エピタキシャル成長に
よって形成された低濃度の第２の半導体層１０２が介在
されているので、第１のウェル領域１０３の第２の半導
体層１０２に対する耐圧を高く設定できるとともに、第
２のウェル領域１０４と第２の半導体層１０２間のパン
チスルー耐圧も向上するものである。

【００８７】なお、上記実施例１においては、第１のウ
ェル領域１０３、第３のウェル領域１０５及び第４のウ
ェル領域１０６が互いに接した構造としたものを示した
が、図１３に示すように、第１のウェル領域１０３、第
３のウェル領域１０５及び第４のウェル領域１０６が互
いに離れた構造、つまり、ウェル領域の間に第２の半導
体層１０２が介在する構造であってもよく、また、図１
４に示すように第１のウェル領域１０３、第３のウェル
領域１０５及び第４のウェル領域１０６が互いに重なり
合った構造であってもよいものである。

【００８８】実施例２．図１５はこの発明の実施例２を
示すものであり、上記した実施例１のものが第１のウェ
ル領域１０３に複数の第２のウェル領域１０４ａ、１０
４ｂを設けたものであるのに対して、第２のウェル領域
１０４ａ、１０４ｂそれぞれに対して第１のウェル領域
１０３ａ、１０３ｂを設けた点、つまり、複数のメモリ
セルをブロック分割したブロック単位毎に各ブロック単
位に対応して第１及び第２のウェル領域１０３、１０４
を設けた点が異なるだけであり、その他の点については
実施例１に示したものと同様である。このように構成し
たものにおいても、実施例１と同様の効果を奏するもの
である。

【００８９】実施例３．図１６及び図１７はこの発明の
実施例３を示すものであり、上記した実施例１における
第１の高電圧発生回路２３及び／又は第２の高電圧発生
回路２４を図１６及び図１７に示す構成にしたことを特
徴とするものであり、その他の点については実施例１に
示したものと同様である。図１６は高電圧発生回路の回
路図を示すものであり、Ｄ１〜Ｄｎは電源電位（例えば
３．３Ｖ）が印加される電源電位ノードＶccと出力ノー
ドＯＵＴとの間に直列接続されたダイオード素子で、
（ｂ）に示したようにベース電極とコレクタ電極とが接
続されたダイオード接続のＮＰＮバイポーラトランジス
タによって構成されているものである。Ｃ１〜Ｃｎはそ
れぞれ対応した上記ダイオード素子Ｄ１〜Ｄｎのカソー
ドに一方の電極が接続された容量性素子で、奇数番目に
位置する容量性素子の他方の電極は電源電位と接地電位
とを交互に繰り返すクロック信号φを受け、偶数番目に
位置する容量性素子の他方の電極は上記クロック信号φ
と丁度反転した関係にあり、電源電位と接地電位とを交
互に繰り返すクロック信号／φを受けるものである。

【００９０】このように構成された高電圧発生回路を上
記した実施例１にて半導体基板１００に組み込むと図１
７に示すようになるものである。図１７において、１０
３₁〜１０３_nは第２の半導体層１０２の表面に、第１の
半導体層１０１の表面との間に第２の半導体層１０２が
介在し、メモリセル１を形成するための第１のウェル領
域１０３と同時にかつ離隔して形成されたＮ型の第１の
ウェル領域で、ダイオード接続されるＮＰＮバイポーラ
トランジスタのコレクタ領域となり、第１のウェル領域
１０３と同様に例えば深さが１〜略９μｍであり、不純
物濃度が１×１０¹⁵〜１×１０¹⁸／ｃｍ³である。

【００９１】１０４₁〜１０４_nはこれら第１のウェル領
域１０３₁〜１０３_nのそれぞれの表面に形成され、メモ
リセル１が形成される第２のウェル領域１０４ａ、１０
４ｂと同時に形成されたＰ型の第２のウェル領域で、ダ
イオード接続されるＮＰＮバイポーラトランジスタのベ
ース領域となり、第２のウェル領域１０４ａ、１０４ｂ
と同様に例えば深さが０．５〜略８．５μｍであり、不
純物濃度が１×１０¹⁵〜１×１０¹⁸／ｃｍ³である。１
０７₁〜１０７_nはこれら第２のウェル領域１０４₁〜１
０４_nのそれぞれの表面に形成されるＮ型の拡散領域か
らなるダイオード接続されるＮＰＮバイポーラトランジ
スタのエミッタ領域で、例えば、メモリセル１のソース
領域及びドレイン領域、周辺回路のＮチャネルＭＯＳト
ランジスタのソース領域及びドレイン領域と同時に形成
されるものである。

【００９２】１０８₁〜１０８_nは上記第１のウェル領域
１０３₁〜１０３_nのそれぞれの表面に形成され、上記第
１のウェル領域１０３₁〜１０３_nの不純物濃度より高濃
度のＮ型のコレクタ電極用拡散領域、１０９１〜１０９
ｎは上記第２のウェル領域１０４₁〜１０４_nのそれぞれ
の表面に形成され、上記第２のウェル領域１０４₁〜１
０４_nのの不純物濃度より高濃度のＰ型のベース電極用
拡散領域である。

【００９３】このように構成された高電圧発生回路にあ
っては、出力ノードに近づくに従ってダイオード素子の
アノード及びカソードの電位は高くなる。すなわち、図
１７に示す第１のウェル領域１０３の電位も高くなるも
のである。その結果、第１のウェル領域１０３と第２の
半導体層１０２との間の接合耐圧を高める必要があるも
のの、この実施例３のものにあっては、第２の半導体層
１０２をエピタキシャル成長によって形成した低濃度の
半導体層としているため、必要十分な接合耐圧が得られ
ているものである。

【００９４】実施例４．図１８ないし図２０はこの発明
の実施例４を示すものであり、上記した実施例１に対し
て、第１のウェル領域１０３の形成方法が異なるだけで
あり、その他の点については上記した実施例１と同様で
ある。従って、上記実施例１と異なる点を主として説明
するため、半導体基板の製造方法について、以下説明す
る。

【００９５】まず、上記実施例１と同様に図４及び図５
に示すように、第１の半導体層１０１の表面上に低濃度
のＰ型のエピ層１０２ａを形成（この時のエピ層１０２
ａの表面から第１の半導体層１０１内までの濃度分布は
実施例１と同様であり、図２１に一点鎖線Ａにて示
す。）し、その後、このエピ層１０２ａの表面に、Ｐ型
の不純物であるボロン［Ｂ］を注入し、窒素雰囲気中で
熱処理を行い、ボロン［Ｂ］を熱拡散させ、エピ層１０
２ａを低濃度のＰ型の第２の半導体層１０２とする。こ
の時のボロン［Ｂ］による不純物濃度は実施例１と同様
であり、図２１に実線Ｂで示すようになっている。

【００９６】次に、図７に示すように、所望の領域（こ
の例においてはメモリセルアレイが形成される領域及び
周辺回路のＰチャネルＭＯＳトランジスタが形成される
領域）以外をマスク（図示せず）し、そのマスクを介し
てＮ型の不純物であるリン［Ｐ］を上記所望の領域にお
いて所定の深さにピークが位置するように１〜５Ｍｅ
Ｖ、１×１０¹²〜１×１０¹⁴／ｃｍ²でイオン注入し、
第１のウェル領域１０３の底部領域１０３Ａを形成する
とともに、第４のウェル領域１０６ａ〜１０６ｃの底部
領域１０６Ａ₀〜１０６Ｃ₀を形成する。この時の底部領
域１０３Ａ及び底部領域１０６Ａ₀〜１０６Ｃ₀の不純物
濃度はず２０に点線Ｃ₁で示すように、第２の半導体層
１０２の表面から深さ２μｍの位置に不純物濃度のピー
ク（１×１０¹⁵〜１×１０¹⁸／ｃｍ³）を有するように
形成しているものである。なお、周辺回路のＰチャネル
ＭＯＳトランジスタが形成される領域、つまり、第４の
ウェル領域を形成するためにもイオン注入を行っている
が、この領域には特にイオン注入を行わなくともよい。

【００９７】その後、上記した実施例１と同様（図１９
に示す）に、所望の領域（メモリセルアレイ内における
一括消去単位であるブロック単位毎に対応したメモリセ
ル形成領域と、周辺回路を構成するＮチャネルＭＯＳト
ランジスタが形成される領域）以外をマスク（図示せ
ず）し、そのマスクを介してＰ型の不純物であるボロン
［Ｂ］を上記所望の領域に注入し、ボロン注入層１０４
Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃを形成す
る。その後、マスクを除去し、ボロン注入層１０４Ａ、
１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃをマスク（図
示せず）し、そのマスクを介してＮ型の不純物であるリ
ン［Ｐ］を上記ボロン注入層１０４Ａ、１０４Ｂ、１０
５Ａ、１０５Ｂ、１０５Ｃ以外の領域にリン注入層１０
６Ａ〜１０６Ｄを形成する。

【００９８】この状態で熱処理を行い、ボロン［Ｂ］及
びリン［Ｐ］を熱拡散させ、図２０に示すように、底部
領域１０３Ａとリン注入層１０６Ｄとによって第１のウ
ェル領域１０３を形成させ、この第１のウェル領域１０
３表面にＰ型の第２のウェル領域１０４ａ及び１０４ｂ
を形成させ、第２の半導体層１０２表面にＰ型の第３の
ウェル領域１０５ａ〜１０５ｃを形成させ、第２の半導
体層１０２表面に底部領域１０６Ａ₀〜１０６Ｃ₀とリン
注入層１０６Ａ〜１０６ＣとによってＮ型の第４のウェ
ル領域１０６ａ〜１０６ｃを形成させる。この時のボロ
ン［Ｂ］による不純物濃度は実施例１と同様であり、図
２１に点線Ｄで示す。

【００９９】このようにして、半導体基板１００が形成
されるものである。このように構成された半導体基板１
００にあって、図２０にＡ−Ａ’断面で示す不純物プロ
ファイルは図２１に示すようになっているものである。
図２２から明らかなように、第２の半導体層１０２の表
面から深さ略１．５μｍまで第２のウェル領域１０４ａ
が形成され、第２のウェル領域１０４ａの底面から深さ
略２．５μｍの間に深さ略２μの位置に不純物濃度のピ
ークをもつ第１のウェル領域１０３が介在し、かつ、第
１のウェル領域１０３の底面から第１の半導体層１０１
の表面まで第２の半導体層１０２が介在しているもので
ある。

【０１００】また、図２０にＢ−Ｂ’断面で示す不純物
プロファイルは上記実施例１と同様であり、図２３に示
す。図２３から明らかなように、第２の半導体層１０２
の表面から深さ略１．５μｍまで第３のウェル領域１０
５ａが形成され、第３のウェル領域１０５ａの底面から
第１の半導体層１０１の表面まで第２の半導体層１０２
が介在しているものである。なお、図２３に示されるよ
うに、第３のウェル領域１０５ａ及び第２の半導体層１
０２ともにＰ型と同じ導電型であるため、第３のウェル
領域１０５ａ及び第２の半導体層１０２との境界が明確
でなく、なだらかに不純物濃度が低下しているものであ
る。

【０１０１】さらに、図２０にＣ−Ｃ’断面で示す不純
物プロファイルは図２４に示すようになっているもので
ある。図２４から明らかなように、第２の半導体層１０
２の表面から深さ略２．５μｍまで第４のウェル領域１
０６ａが形成され、かつ深さ略２μの位置に不純物濃度
のピークをもち、第４のウェル領域１０６ａの底面から
第１の半導体層１０１の表面まで第２の半導体層１０２
が介在しているものである。

【０１０２】このように形成された実施例４のものにあ
っても、実施例１と同様の効果を奏する他、第１のウェ
ル領域１０３（及び第４のウェル領域１０６ａ〜１０６
ｃ）の形成に際して、所定の深さに不純物濃度のピーク
を有するようにしたイオン注入法を採用しているので、
第１のウェル領域１０３の底部領域の中心深さ及び深さ
方向の厚さを自由に選択できるという利点を有している
ものである。

【０１０３】実施例５．図２５及び図２６はこの発明の
実施例５を示すものであり、上記した実施例１に対し
て、第２の半導体層１０２の形成方法が異なるだけであ
り、その他の点については上記した実施例１と同様であ
る。従って、上記実施例１と異なる点を主として説明す
るため、半導体基板の製造方法について、以下説明す
る。

【０１０４】まず、図２５に示すように、不純物濃度が
１×１０¹⁹／ｃｍ³である高濃度のＰ型のシリコン基板
（シリコンウェハ）からなる第１の半導体層１０１の表
面上に、一般に知られている方法にてエピタキシャル成
長させ、略５μｍの厚さからなる不純物濃度が１×１０
¹⁵／ｃｍ³である低濃度のＰ型のエピ層１０２ａを形成
する。この時のエピ層１０２ａの表面から第１の半導体
層１０１内までの濃度分布は上記実施例１と同様であ
り、図２７に一点鎖線Ａで示す。

【０１０５】その後、このエピ層１０２ａの表面から所
定の深さの位置に不純物濃度のピークが位置するよう
に、Ｐ型の不純物であるボロン［Ｂ］を１．５〜５Ｍｅ
Ｖ、１×１０¹²〜１×１０¹⁴／ｃｍ²で注入し、所定の
深さの位置にイオン注入層１０２ｃを形成する。この時
のボロン［Ｂ］による不純物濃度は図２７に示す実線Ｂ
１で示すようになっている。

【０１０６】次に、上記実施例１と同様に形成される。
つまり、図６に示すように、所望の領域（この例におい
てはメモリセルアレイが形成される領域）以外をマスク
（図示せず）し、そのマスクを介してＮ型の不純物であ
るリン［Ｐ］を上記所望の領域に注入し、その後、窒素
雰囲気中で熱処理を行い、リン［Ｐ］を熱拡散させ、Ｎ
型の第１のウェル領域１０３を形成する。この時のリン
［Ｐ］による不純物濃度は上記実施例１と同様であり、
図２７に点線Ｃで示すようになっており、第１のウェル
領域１０３は第２の半導体層１０２の所定の位置にある
不純物濃度のピークより浅い位置にある。。

【０１０７】その後、図７に示すように、所望の領域
（メモリセルアレイ内における一括消去単位であるブロ
ック単位毎に対応したメモリセル形成領域と、周辺回路
を構成するＮチャネルＭＯＳトランジスタが形成される
領域）以外をマスク（図示せず）し、そのマスクを介し
てＰ型の不純物であるボロン［Ｂ］を上記所望の領域に
注入し、ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、
１０５Ｂ、１０５Ｃを形成する。その後、マスクを除去
し、ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０
５Ｂ、１０５Ｃをマスク（図示せず）し、そのマスクを
介してＮ型の不純物であるリン［Ｐ］を上記ボロン注入
層１０４Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ
以外の領域に注入し、リン注入層１０６Ａ〜１０６Ｄを
形成する。

【０１０８】この状態で、窒素雰囲気中で熱処理を行
い、ボロン［Ｂ］及びリン［Ｐ］を熱拡散させ、図２６
に示すように、第１のウェル領域１０３表面にＰ型の第
２のウェル領域１０４ａ及び１０４ｂを、第２の半導体
層１０２表面にＰ型の第３のウェル領域１０５ａ〜１０
５ｃ及びＮ型の第４のウェル領域１０６ａ〜１０６ｃを
それぞれ形成する。この時のボロン［Ｂ］による不純物
濃度は上記実施例１と同様であり、図２７に点線Ｄで示
す。

【０１０９】このように構成された半導体基板１００に
あって、図２６にＡ−Ａ’断面で示す不純物プロファイ
ルは図２８に示すようになっているものである。図２８
から明らかなように、第２の半導体層１０２の表面から
深さ略１．５μｍまで第２のウェル領域１０４ａが形成
され、第２のウェル領域１０４ａの底面から深さ略３．
５μｍの間に第１のウェル領域１０３が介在し、かつ、
第１のウェル１０３の底面から第１の半導体層１０１の
表面まで第２の半導体層１０２が介在しているものであ
る。しかも、第２の半導体層１０２における不純物濃度
のピークが第１のウェル１０３の底面と第１の半導体層
１０１の表面との間に位置しているものである。

【０１１０】また、図２６にＢ−Ｂ’断面で示す不純物
プロファイルは図２９に示すようになっているものであ
る。図２９から明らかなように、第２の半導体層１０２
の表面から深さ略３μｍまで第３のウェル領域１０５ａ
が形成され、第３のウェル領域１０５ａの底面から第１
の半導体層１０１の表面まで第２の半導体層１０２が介
在しているものである。しかも、第２の半導体層１０２
における不純物濃度のピークが第３のウェル１０５ａの
底面と第１の半導体層１０１の表面との間に位置してい
るものである。

【０１１１】さらに、図２６にＣ−Ｃ’断面で示す不純
物プロファイルは図３０に示すようになっているもので
ある。図３０から明らかなように、第２の半導体層１０
２の表面から深さ略３．５μｍまで第４のウェル領域１
０６ａが形成され、第４のウェル領域１０６ａの底面か
ら第１の半導体層１０１の表面まで第２の半導体層１０
２が介在しているものである。しかも、第２の半導体層
１０２における不純物濃度のピークが第４のウェル１０
６ａの底面と第１の半導体層１０１の表面との間に位置
しているものである。

【０１１２】このように形成された実施例５のものにあ
っても、実施例１と同様の効果を奏する他、第２の半導
体層１０２の形成に際して、所定の深さ、つまり、第
１、第３、及び第４のウェル領域１０３、１０５及び１
０６と第１の半導体層１０１との間に不純物濃度のピー
クを有するようにしたイオン注入法を採用しているの
で、この部分における中心深さ及び深さ方向の厚さを自
由に選択できるという利点を有しているものである。

【０１１３】なお、この実施例５において、第１のウェ
ル領域１０３の形成を上記実施例４で示したように、所
定の深さの位置に不純物濃度のピークが位置するように
不純物をイオン注入して形成したものとしてもよいもの
である。

【０１１４】実施例６．図３１ないし図３４はこの発明
の実施例６を示すものであり、上記した実施例１に対し
て、第２の半導体層１０２の形成方法が異なるだけ、つ
まりエピタキシャル成長されたエピ層をそのまま第２の
半導体層１０２として使用するものであり、その他の点
については上記した実施例１と同様である。従って、上
記実施例１と異なる点を主として説明するため、半導体
基板の製造方法について、以下説明する。

【０１１５】まず、図３１に示すように、不純物濃度が
１×１０¹⁹／ｃｍ³である高濃度のＰ型のシリコン基板
（シリコンウェハ）からなる第１の半導体層１０１の表
面上に、一般に知られている方法にてエピタキシャル成
長させ、略５μｍの厚さからなる不純物濃度が１×１０
¹⁵／ｃｍ³である低濃度のＰ型のエピ層からなる第２の
半導体層１０２を形成する。この時の第２の半導体層１
０２の表面から第１の半導体層１０１内までの濃度分布
は図３５に示す一点鎖線Ａで示すようになっている。

【０１１６】その後、図３２に示すように、所望の領域
（この例においてはメモリセルアレイが形成される領
域）以外をマスク（図示せず）し、そのマスクを介して
Ｎ型の不純物であるリン［Ｐ］を上記所望の領域におけ
る表面層に１５０ｋｅＶ、１×１０¹²〜１×１０¹³／ｃ
ｍ²で注入し、その後、窒素雰囲気中、１１３０〜１１
８０℃で５時間の熱処理を行い、リン［Ｐ］を熱拡散さ
せ、深さ略３．５μｍ、不純物濃度が１×１０¹⁵〜１×
１０¹⁸／ｃｍ³であるＮ型の第１のウェル領域１０３を
形成する。この時のリン［Ｐ］による不純物濃度は図３
５に示す点線Ｃ２で示すようになっている。

【０１１７】そして、この時の第１のウェル領域１０３
を形成する条件は、以下のようにして決定されるもので
ある。すなわち、ＬＳＩプロセスにおける不純物拡散
は、簡単にはフィックの拡散方程式に従い、これを一定
量の拡散源からの拡散について一次元で解くと次式
（１）となり、不純物濃度の分布は次式（１）で示され
るガウス分布になる。 Ｃ（ｘ，ｔ）＝（Ｑ／√πＤｔ）×ｅｘｐ（−ｘ²／４Ｄｔ） ……（１） 但し、Ｑは第２の半導体層１０２の表面層における注入
された不純物の全不純物原子量、Ｄは拡散係数、ｘは第
２の半導体層１０２の表面からの距離（深さ）、ｔは拡
散時間である。また、２√Ｄｔは一般に拡散距離と呼ば
れており、ガウス分布の１σに相当する。

【０１１８】一方、第１のウェル領域１０３として必要
な不純物濃度と、第１のウェル領域１０３の底部におけ
るＰＮ接合面の接合耐圧を考慮した場合、第１のウェル
領域１０３の不純物のピーク濃度と第２の半導体層１０
２との濃度の差を２桁程度とる必要があることがわかっ
た。したがって、第１のウェル領域１０３の底面と第１
の半導体層１０１の表面との間に第２の半導体層１０２
を介在させる、つまり少しでも残すためには、第１のウ
ェル領域１０３のピーク濃度（この実施例６においては
第２の半導体層１０２の表面に位置する）より２桁落ち
る深さが第２の半導体層１０２の厚さ以下でなければな
らない。

【０１１９】すなわち、ガウス分布ではピーク濃度の位
置より２σ離れるとピーク濃度より２桁濃度が下がるの
で、２σが第２の半導体層１０２の厚さ未満にする必要
がある。２σが第２の半導体層１０２の厚さと同じ、も
しくはそれを越えると、第１のウェル領域１０３の底面
が第１の半導体層１０１の表面と接してしまう、もしく
は重なってしまうものである。その結果、４√Ｄｔ（＝
２σ）が第２の半導体層１０２の厚さ未満を満足させる
ことにより、第１のウェル領域１０３の底面と第１の半
導体層１０１の表面との間に第２の半導体層１０２を介
在させることができる。このような条件を満足させて第
１のウェル領域１０３を形成するものである。

【０１２０】その後、図３３に示すように、所望の領域
（メモリセルアレイ内における一括消去単位であるブロ
ック単位毎に対応したメモリセル形成領域と、周辺回路
を構成するＮチャネルＭＯＳトランジスタが形成される
領域）以外をマスク（図示せず）し、そのマスクを介し
てＰ型の不純物であるボロン［Ｂ］を上記所望の領域に
１００ｋｅＶ、１×１０¹²〜１×１０¹³／ｃｍ²で注入
し、ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０
５Ｂ、１０５Ｃを形成する。その後、マスクを除去し、
ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０５
Ｂ、１０５Ｃをマスク（図示せず）し、そのマスクを介
してＮ型の不純物であるリン［Ｐ］を上記ボロン注入層
１０４Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ以
外の領域に１５０ｋｅＶ、１×１０¹²〜１×１０¹³／ｃ
ｍ²で注入し、リン注入層１０６Ａ〜１０６Ｄを形成す
る。

【０１２１】この状態で、窒素雰囲気中、１１３０〜１
１８０℃で数時間の熱処理を行い、ボロン注入層１０４
Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ及びリン
注入層１０６Ａ〜１０６Ｄのボロン［Ｂ］及びリン
［Ｐ］を熱拡散させ、図３４に示すように、第１のウェ
ル領域１０３表面に深さ略１μｍ、不純物濃度が１×１
０¹⁵〜１×１０¹⁸／ｃｍ³であるＰ型の第２のウェル領
域１０４ａ及び１０４ｂを、第２の半導体層１０２表面
に深さ略２μｍ、不純物濃度が１×１０¹⁵〜１×１０¹⁸
／ｃｍ³であるＰ型の第３のウェル領域１０６ａ〜１０
６ｃ及び深さ略３．５μｍ、不純物濃度が１×１０¹⁵〜
１×１０¹⁸／ｃｍ³であるＮ型の第４のウェル領域１０
６ａ〜１０６ｃをそれぞれ形成する。この時のボロン
［Ｂ］による不純物濃度は図３５に示す点線Ｄで示すよ
うになっている。

【０１２２】このように構成された半導体基板１００に
あって、図３４にＡ−Ａ’断面で示す不純物プロファイ
ルは図３６に示すようになっているものである。図３６
から明らかなように、第２の半導体層１０２の表面から
深さ略１μｍまで第２のウェル領域１０４ａが形成さ
れ、第２のウェル領域１０４ａの底面から深さ略３．５
μｍの間に第１のウェル領域１０３が介在し、かつ、第
１のウェル１０３の底面から第１の半導体層１０１の表
面まで第２の半導体層１０２が介在しているものであ
る。つまり、４√Ｄｔ（＝２σ）が第２の半導体層１０
２の厚さ未満を満足させる拡散条件に基づいて、第２の
半導体層１０２の表面層にイオン注入された不純物を拡
散させたので、確実に、第１のウェル領域１０３の底面
と高濃度の第１の半導体層１０１の表面との間に低濃度
の第２の半導体層１０２が介在しているものである。

【０１２３】また、図３４にＢ−Ｂ’断面で示す不純物
プロファイルは図３７に示すようになっているものであ
る。図３７から明らかなように、第２の半導体層１０２
の表面から深さ略２μｍまで第３のウェル領域１０５ａ
が形成され、第３のウェル領域１０５ａの底面から第１
の半導体層１０１の表面まで第２の半導体層１０２が介
在しているものである。

【０１２４】さらに、図３４にＣ−Ｃ’断面で示す不純
物プロファイルは図３８に示すようになっているもので
ある。図３８から明らかなように、第２の半導体層１０
２の表面から深さ略３．５μｍまで第４のウェル領域１
０６ａが形成され、第４のウェル領域１０６ａの底面か
ら第１の半導体層１０１の表面まで第２の半導体層１０
２が介在しているものである。このように形成された実
施例６のものにあっても、実施例１と同様の効果を奏す
るものである。

【０１２５】実施例７．図３９ないし図４２はこの発明
の実施例７を示すものであり、上記した実施例１に対し
て、第２の半導体層１０２の形成方法及び第１のウェル
領域１０３の形成方法が異なるだけ、つまりエピタキシ
ャル成長されたエピ層をそのまま第２の半導体層１０２
として使用するとともに、所定深さに不純物をイオン注
入して第１のウェル領域１０３を形成するものであり、
その他の点については上記した実施例１と同様である。
従って、上記実施例１と異なる点を主として説明するた
め、半導体基板の製造方法について、以下説明する。

【０１２６】まず、図３９に示すように、不純物濃度が
１×１０¹⁹／ｃｍ³である高濃度のＰ型のシリコン基板
（シリコンウェハ）からなる第１の半導体層１０１の表
面上に、一般に知られている方法にてエピタキシャル成
長させ、略３μｍの厚さからなる不純物濃度が１×１０
¹⁵／ｃｍ³である低濃度のＰ型のエピ層からなる第２の
半導体層１０２を形成する。この時の第２の半導体層１
０２の表面から第１の半導体層１０１内までの濃度分布
は図４３に示す一点鎖線Ａで示すようになっている。

【０１２７】その後、図４０に示すように、所望の領域
（この例においてはメモリセルアレイが形成される領
域）以外をマスク（図示せず）し、そのマスクを介して
Ｎ型の不純物であるリン［Ｐ］を上記所望の領域におけ
る所定の深さにピークが位置するように１．７５Ｍｅ
Ｖ、１×１０¹³／ｃｍ²で注入し、第１のウェル領域１
０３の底部領域１０３Ａを形成するとともに、第４のウ
ェル領域１０６ａ〜１０６ｃの底部領域１０６Ａ₀〜１
０６Ｃ₀を形成する。この時の底部領域１０３Ａ及び底
部領域１０６Ａ₀〜１０６Ｃ₀の不純物濃度は図４３に実
線Ｃ₃で示すように、第２の半導体層１０２の表面から
深さ１．７μｍの位置に不純物濃度のピーク（１×１０
¹⁵〜１×１０¹⁸／ｃｍ³）を有するように形成している
ものである。なお、周辺回路のＰチャネルＭＯＳトラン
ジスタが形成される領域、つまり、第４のウェル領域１
０６ａ〜１０６ｃを形成するためにもイオン注入を行っ
ているが、この領域には特にイオン注入を行わなくとも
よい。

【０１２８】そして、この時の第１のウェル領域１０３
の底部領域１０３Ａを形成する条件は、以下のようにし
て決定されるものである。すなわち、ＬＳＩプロセスに
おける不純物のイオン注入における注入イオンの一般的
な解としてＬＳＳ理論が用いられる。ＬＳＳ理論による
射影飛程Ｒｐとその分散ΔＲｐは「Projected Range St
atistics in Semiconductors」（by J.F.Gibbons eta
l.）にテーブル化されており、注入分布Ｎ（ｘ）はかん
たんには平均値Ｒｐと分散ΔＲｐをもつガウス分布で近
似でき、次式（２）となり、不純物濃度の分布は次式
（２）で示されるガウス分布になる。 Ｎ（ｘ）＝（ＮＩ／√（2πΔＲｐ））×ｅｘｐ（−（ｘ−Ｒｐ）²／2ΔＲｐ² ） ……（２） 但し、ＮＩは単位面積当たりのイオン注入量、ｘは第２
の半導体層１０２の表面からの距離（深さ）である。

【０１２９】一方、第１のウェル領域１０３として必要
な不純物濃度と、第１のウェル領域１０３の底部におけ
るＰＮ接合面の接合耐圧を考慮した場合、第１のウェル
領域１０３の不純物のピーク濃度と第２の半導体層１０
２との濃度の差を２桁程度とる必要があることがわかっ
た。したがって、第１のウェル領域１０３の底面と第１
の半導体層１０１の表面との間に第２の半導体層１０２
を介在させる、つまり少しでも残すためには、第１のウ
ェル領域１０３のピーク濃度（この実施例７においては
第２の半導体層１０２の内部、例えば１．７μｍの深さ
に位置する）より２桁落ちる深さが第２の半導体層１０
２の厚さ以下でなければならない。

【０１３０】すなわち、（Ｒｐ＋３ΔＲｐ）が第２の半
導体層１０２の厚さ未満にする必要がある。（Ｒｐ＋３
ΔＲｐ）が第２の半導体層１０２の厚さと同じ、もしく
はそれを越えると、第１のウェル領域１０３の底面が第
１の半導体層１０１の表面と接してしまう、もしくは重
なってしまうものである。その結果、（Ｒｐ＋３ΔＲ
ｐ）が第２の半導体層１０２の厚さ未満を満足させるこ
とにより、第１のウェル領域１０３の底面と第１の半導
体層１０１の表面との間に第２の半導体層１０２を介在
させることができる。このような条件を満足させて第１
のウェル領域１０３を形成するものである。

【０１３１】その後、図４１に示すように、所望の領域
（メモリセルアレイ内における一括消去単位であるブロ
ック単位毎に対応したメモリセル形成領域と、周辺回路
を構成するＮチャネルＭＯＳトランジスタが形成される
領域）以外をマスク（図示せず）し、そのマスクを介し
てＰ型の不純物であるボロン［Ｂ］を上記所望の領域に
１００ｋｅＶ、１×１０¹²〜１×１０¹³／ｃｍ²で注入
し、ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０
５Ｂ、１０５Ｃを形成する。その後、マスクを除去し、
ボロン注入層１０４Ａ、１０４Ｂ、１０５Ａ、１０５
Ｂ、１０５Ｃをマスク（図示せず）し、そのマスクを介
してＮ型の不純物であるリン［Ｐ］を上記ボロン注入層
１０４Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ以
外の領域に１５０ｋｅＶ、１×１０¹²〜１×１０¹³／ｃ
ｍ²で注入し、リン注入層１０６Ａ〜１０６Ｄを形成す
る。

【０１３２】この状態で、窒素雰囲気中、１１３０〜１
１８０℃で数時間の熱処理を行い、ボロン注入層１０４
Ａ、１０４Ｂ、１０５Ａ、１０５Ｂ、１０５Ｃ及びリン
注入層１０６Ａ〜１０６Ｄのボロン［Ｂ］及びリン
［Ｐ］を熱拡散させ、図４２に示すように、深さ略２．
５μｍの第１のウェル領域１０３、この第１のウェル領
域１０３の表面に深さ略１μｍ、不純物濃度が１×１０
¹⁵〜１×１０¹⁸／ｃｍ³であるＰ型の第２のウェル領域
１０４ａ及び１０４ｂを、第２の半導体層１０２表面に
深さ略１．５μｍ、不純物濃度が１×１０¹⁵〜１×１０
¹⁸／ｃｍ³であるＰ型の第３のウェル領域１０６ａ〜１
０６ｃ及び深さ略２．５μｍ、不純物濃度が１×１０¹⁵
〜１×１０¹⁸／ｃｍ³であるＮ型の第４のウェル領域１
０６ａ〜１０６ｃをそれぞれ形成する。この時のボロン
［Ｂ］による不純物濃度は図４３に示す点線Ｄで示すよ
うになっている。

【０１３３】このように構成された半導体基板１００に
あって、図４２にＡ−Ａ’断面で示す不純物プロファイ
ルは図４４に示すようになっているものである。図４４
から明らかなように、第２の半導体層１０２の表面から
深さ略１μｍまで第２のウェル領域１０４ａが形成さ
れ、第２のウェル領域１０４ａの底面から深さ略２．５
μｍの間に第１のウェル領域１０３が介在し、かつ、第
１のウェル領域１０３の底面から第１の半導体層１０１
の表面まで第２の半導体層１０２が介在しているもので
ある。しかも、第２のウェル領域１０４ａの底面と第２
の半導体層１０２との間に第１のウェル領域１０３の不
純物の１つのピークが存在しているものである。つま
り、（Ｒｐ＋３ΔＲｐ）が第２の半導体層１０２の厚さ
未満を満足させるイオン注入条件に基づいて、第２の半
導体層１０２の所定の深さにイオン注入させたので、確
実に、第１のウェル領域１０３の底面と高濃度の第１の
半導体層１０１の表面との間に低濃度の第２の半導体層
１０２が介在し、かつ第２のウェル領域１０４の下に１
つのピーク濃度を有しているものである。

【０１３４】また、図４２にＢ−Ｂ’断面で示す不純物
プロファイルは図４５に示すようになっているものであ
る。図４５から明らかなように、第２の半導体層１０２
の表面から深さ略１．５μｍまで第３のウェル領域１０
５ａが形成され、第３のウェル領域１０５ａの底面から
第１の半導体層１０１の表面まで第２の半導体層１０２
が介在しているものである。

【０１３５】さらに、図４２にＣ−Ｃ’断面で示す不純
物プロファイルは図４６に示すようになっているもので
ある。図４６から明らかなように、第２の半導体層１０
２の表面から深さ略２．５μｍまで第４のウェル領域１
０６ａが形成され、第４のウェル領域１０６ａの底面か
ら第１の半導体層１０１の表面まで第２の半導体層１０
２が介在しているものである。なお、この第４のウェル
領域１０６は第２の半導体層１０２の表面層と第２の半
導体層１０２から１．７μｍの深さの位置に不純物濃度
のピークを有しているものである。

【０１３６】このように形成された実施例７のものにあ
っても、実施例１と同様の効果を奏する他、第１のウェ
ル領域１０３（及び第４のウェル領域１０６ａ〜１０６
ｃ）の形成に際して、所定の深さに不純物濃度のピーク
を有するようにしたイオン注入法を採用しているので、
第１のウェル領域１０３の底部領域の中心深さ及び深さ
方向の厚さを自由に選択できるという利点を有している
ものである。

【０１３７】なお、上記実施例１ないし実施例６に示し
たものにおいては、第２の半導体層１０２の厚さの具体
的な値として５μｍ、実施例７に示したものにおいて
は、第２の半導体層１０２の厚さの具体的な値として３
μｍのものを示したが、これに限られるものではなく、
１〜１０μｍの範囲のものであればよいものである。た
だし、第２の半導体層１０２の厚さが異なることによ
り、不純物の注入量、イオン注入加速エネルギー、不純
物拡散のための熱処理温度、熱処理時間等の具体的な最
適値が変化することは勿論である。

【０１３８】また、上記実施例１ないし実施例７に示し
たものにおいては、第２の半導体層１０２を構成するた
めのエピ層（第１導電型の不純物がイオン注入によって
注入されていない状態）の不純物濃度を１×１０¹⁵／ｃ
ｍ³のものを示したが、これに限られるものではなく、
第２の半導体層１０２を構成するためのエピ層の不純物
濃度は１×１０¹¹／ｃｍ³からウェル領域の濃度より十
分に低い１×１０¹⁶／ｃｍ³まで自由に選択できるもの
である。ただし、第２の半導体層１０２の不純物濃度が
異なることにより、不純物の注入量、イオン注入加速エ
ネルギー、不純物拡散のための熱処理温度、熱処理時間
等の具体的な最適値が変化することは勿論である。

【０１３９】さらに、上記実施例１ないし実施例７に示
したものにおいては、第１の半導体層１０１の不純物濃
度を１×１０¹⁹／ｃｍ³を示したが、これに限られるも
のではなく、第１の半導体層１０１の不純物濃度はウェ
ル領域の濃度より十分に高い１×１０¹⁸／ｃｍ³〜１×
１０²⁰／ｃｍ³まで自由に選択できるものである。

【０１４０】

【発明の効果】この発明の第１の発明は、第１導電型の
第１の半導体層と、この第１の半導体層の表面上に第１
の半導体層の不純物濃度より低い不純物濃度を有するエ
ピタキシャル成長された第１導電型の第２の半導体層
と、この第２の半導体層の表面に、第１の半導体層の表
面との間に第２の半導体層が介在して形成された第２導
電型の第１のウェル領域と、この第１のウェル領域の表
面に形成された第１導電型の第２のウェル領域と、第２
の半導体層の表面に形成され、第２の半導体層の不純物
濃度より高い不純物濃度を有する第１導電型の第３のウ
ェル領域と、第２の半導体層の表面に第１のウェル領域
と離隔して形成された第２導電型の第４のウェル領域と
を有する半導体基板を備え、半導体基板の第２のウェル
領域に形成された第１の半導体素子と、半導体基板の第
３のウェル領域に形成された第２の半導体素子と、半導
体基板の第４のウェル領域に形成された第３の半導体素
子を設けたので、低濃度の第２の半導体層が第１のウェ
ル領域と高濃度の第１の半導体層との間に介在し、ラッ
チアップ耐性が向上し、第２のウェル領域と第２の半導
体層との間のパンチスルー耐圧が向上し、第１のウェル
領域と第２の半導体層との接合耐圧が向上するという効
果を有するものである。

【０１４１】この発明の第２の発明は、第１導電型の第
１の半導体層と、この第１の半導体層の表面上に第１の
半導体層の不純物濃度より低い不純物濃度を有するエピ
タキシャル成長された第１導電型の第２の半導体層と、
この第２の半導体層の表面に、第１の半導体層の表面と
の間に上記第２の半導体層が介在して形成された第２導
電型の第１のウェル領域と、この第１のウェル領域の表
面に形成された第１導電型の第２のウェル領域と、第２
の半導体層の表面に形成され、第２の半導体層の不純物
濃度より高い不純物濃度を有する第１導電型の第３のウ
ェル領域と、第２の半導体層の表面に第１のウェル領域
と離隔して形成された第２導電型の第４のウェル領域と
を有する半導体基板を備え、この半導体基板の第２のウ
ェル領域に形成される不揮発性メモリセルと、半導体基
板の第３のウェル領域に形成される第２導電型のＭＯＳ
トランジスタと、半導体基板の第４のウェル領域に形成
される第１導電型のＭＯＳトランジスタを設けたので、
低濃度の第２の半導体層が第１のウェル領域と高濃度の
第１の半導体層との間に介在し、ラッチアップ耐性が向
上し、第２のウェル領域と第２の半導体層との間のパン
チスルー耐圧が向上し、第１のウェル領域と第２の半導
体層との接合耐圧が向上するとともに、ゲート絶縁膜の
不純物や欠陥密度が少ない不揮発性半導体記憶装置が得
られるという効果を有するものである。

【０１４２】この発明の第３の発明は、メモリセルを複
数有するメモリセルアレイと、このメモリセルアレイの
メモリセルに情報を書き込む、メモリセルに蓄積された
情報を読み出す、メモリセルに蓄積された情報を消去す
るための周辺回路とを備え、メモリセルアレイの複数の
メモリセルを複数個毎に複数ブロックに分割し、このブ
ロック単位で消去動作が一括して行われるものにおい
て、Ｐ型の第１の半導体層と、この第１の半導体層の表
面上に第１の半導体層の不純物濃度より低い不純物濃度
を有するエピタキシャル成長されたＰ型の第２の半導体
層と、この第２の半導体層の表面に、第１の半導体層の
表面との間に第２の半導体層が介在して形成されたＮ型
の第１のウェル領域と、この第１のウェル領域の表面に
それぞれ互いに離隔して形成されたＰ型の複数の第２の
ウェル領域と、第２の半導体層の表面に形成され、第２
の半導体層の不純物濃度より高い不純物濃度を有するＰ
型の第３のウェル領域と、第２の半導体層の表面に第１
のウェル領域と離隔して形成されたＮ型の第４のウェル
領域とを有する半導体基板を備え、ブロック単位毎に複
数の第２のウェル領域の１つに対応し、各ブロック単位
の複数のメモリセルが、対応した第２のウェル領域に形
成され、周辺回路を構成する複数のＮチャネルＭＯＳト
ランジスタの少なくとも一部のＮチャネルＭＯＳトラン
ジスタが第３のウェル領域に形成され、周辺回路を構成
する複数のＰチャネルＭＯＳトランジスタの少なくとも
一部のＰチャネルＭＯＳトランジスタが第４のウェル領
域に形成されているものとしたので、第１のウェル領域
が第２のウェル領域に独立に電位を与えることができ、
低濃度の第２の半導体層が第１のウェル領域と高濃度の
第１の半導体層との間に介在し、ラッチアップ耐性が向
上し、第２のウェル領域と第２の半導体層との間のパン
チスルー耐圧が向上し、第１のウェル領域と第２の半導
体層との接合耐圧が向上するとともに、ゲート絶縁膜の
不純物や欠陥密度が少ない不揮発性半導体記憶装置が得
られるという効果を有するものである。

【０１４３】この発明の第４の発明は、メモリセルを複
数有するメモリセルアレイと、このメモリセルアレイの
メモリセルに情報を書き込む、メモリセルに蓄積された
情報を読み出す、メモリセルに蓄積された情報を消去す
るための周辺回路とを備え、上記メモリセルアレイの複
数のメモリセルを複数個毎に複数ブロックに分割し、こ
のブロック単位で消去動作が一括して行われるものにお
いて、Ｐ型の第１の半導体層と、この第１の半導体層の
表面上に第１の半導体層の不純物濃度より低い不純物濃
度を有するエピタキシャル成長されたＰ型の第２の半導
体層と、この第２の半導体層の表面に、それぞれが互い
に離隔して形成されるとともに、第１の半導体層の表面
との間に第２の半導体層が介在して形成されたＮ型の複
数の第１のウェル領域と、これら複数の第１のウェル領
域それぞれの表面にそれぞれ形成されたＰ型の複数の第
２のウェル領域と、第２の半導体層の表面に形成され、
第２の半導体層の不純物濃度より高い不純物濃度を有す
るＰ型の第３のウェル領域と、第２の半導体層の表面に
第１のウェル領域と離隔して形成されたＮ型の第４のウ
ェル領域とを有する半導体基板を備え、ブロック単位毎
に複数の第２のウェル領域の１つに対応し、各ブロック
単位の複数のメモリセルが、対応した第２のウェル領域
に形成され、周辺回路を構成する複数のＮチャネルＭＯ
Ｓトランジスタの少なくとも一部のＮチャネルＭＯＳト
ランジスタが第３のウェル領域に形成され、周辺回路を
構成する複数のＰチャネルＭＯＳトランジスタの少なく
とも一部のＰチャネルＭＯＳトランジスタが第４のウェ
ル領域に形成されているものとしたので、第１のウェル
領域が第２のウェル領域に独立に電位を与えることがで
き、低濃度の第２の半導体層が、第１のウェル領域と高
濃度の第１の半導体層との間に介在し、ラッチアップ耐
性が向上し、第２のウェル領域と第２の半導体層との間
のパンチスルー耐圧が向上し、第１のウェル領域と第２
の半導体層との接合耐圧が向上するとともに、ゲート絶
縁膜の不純物や欠陥密度が少ない不揮発性半導体記憶装
置が得られるという効果を有するものである。

【０１４４】この発明の第５の発明は、メモリセルを複
数有するメモリセルアレイと、このメモリセルアレイの
メモリセルに情報を書き込む、メモリセルに蓄積された
情報を読み出す、メモリセルに蓄積された情報を消去す
るための周辺回路とを備え、周辺回路が、電源電位ノー
ドに印加される電源電位を受け、この電源電位より高い
昇圧電位を出力する昇圧回路を有したものにおいて、第
１導電型の第１の半導体層と、この第１の半導体層の表
面上に第１の半導体層の不純物濃度より低い不純物濃度
を有するエピタキシャル成長された第１導電型の第２の
半導体層と、この第２の半導体層の表面に、上記第１の
半導体層の表面との間に第２の半導体層が介在して形成
された第２導電型の第１のウェル領域と、この第１のウ
ェル領域の表面に形成された第１導電型の第２のウェル
領域と、第２の半導体層の表面に形成され、第２の半導
体層の不純物濃度より高い不純物濃度を有する第１導電
型の第３のウェル領域と、第２の半導体層の表面に第１
のウェル領域と離隔して形成された第２導電型の第４の
ウェル領域とを有する半導体基板を備え、記昇圧回路の
出力段を構成する半導体素子が第２のウェル領域に形成
され、周辺回路を構成する複数の第２導電型のＭＯＳト
ランジスタの少なくとも一部のＭＯＳトランジスタが上
記第３のウェル領域に形成され、周辺回路を構成する複
数の第１導電型のＭＯＳトランジスタの少なくとも一部
のＭＯＳトランジスタが第４のウェル領域に形成されて
いるものとしたので、低濃度の第２の半導体層が第１の
ウェル領域と高濃度の第１の半導体層との間に介在し、
ラッチアップ耐性が向上し、第２のウェル領域と第２の
半導体層との間のパンチスルー耐圧が向上し、昇圧回路
の出力段を構成する半導体素子に対する第１のウェル領
域と第２の半導体層との接合耐圧が向上するという効果
を有するものである。

【０１４５】この発明の第６の発明は、第１導電型の第
１の半導体層の表面上にエピタキシャル成長にてエピ層
を形成する工程と、このエピ層の表面に第１導電型の不
純物をイオン注入し、熱拡散することによって、第１の
半導体層の不純物濃度より低い不純物濃度を有する第１
導電型の第２の半導体層を形成する工程と、この第２の
半導体層の表面に、第１の半導体層の表面との間に第２
の半導体層を介在させて第２導電型の第１のウェル領域
を形成する工程と、この第１のウェル領域の表面に第２
のウェル領域を形成する工程と、第２の半導体層の表面
に第２の半導体層の不純物濃度より高い不純物濃度を有
する第１導電型の第３のウェル領域を形成する工程と、
第２の半導体層の表面に第２導電型の第４のウェル領域
を第１のウェル領域と離隔して形成する工程と、第２の
ウェル領域に第１の半導体素子を形成する工程と、第３
のウェル領域に第２の半導体素子を形成する工程と、第
４のウェル領域に第３の半導体素子を形成する工程とを
設けたので、低濃度の第２の半導体層が第１のウェル領
域と高濃度の第１の半導体層との間に介在し、ラッチア
ップ耐性が向上し、第２のウェル領域と第２の半導体層
との間のパンチスルー耐圧が向上し、第１のウェル領域
と第２の半導体層との接合耐圧が向上するという効果を
有するものである。

【０１４６】この発明の第７の発明は、第１導電型の第
１の半導体層の表面上にエピタキシャル成長にて第１の
半導体層の不純物濃度より低い不純物濃度を有する第１
導電型の第２の半導体層を形成する工程と、この第２の
半導体層の表面から所定深さの位置に不純物濃度のピー
クが位置するように第２導電型の不純物をイオン注入す
る工程を含み、第２の半導体層の表面に第２導電型の第
１のウェル領域を形成する工程と、この第１のウェル領
域の表面に、第１のウェル領域における所定位置の不純
物濃度のピーク位置より上に第１導電型の第２のウェル
領域を形成する工程と、第２の半導体層の表面に第２の
半導体層の不純物濃度より高い不純物濃度を有する第１
導電型の第３のウェル領域を形成する工程と、第２の半
導体層の表面に第２導電型の第４のウェル領域を第１の
ウェル領域と離隔して形成する工程と、第２のウェル領
域に第１の半導体素子を形成する工程と、第３のウェル
領域に第２の半導体素子を形成する工程と、第４のウェ
ル領域に第３の半導体素子を形成する工程とを設けたの
で、低濃度の第２の半導体層が第１のウェル領域と高濃
度の第１の半導体層との間に介在し、ラッチアップ耐性
が向上し、第２のウェル領域と第２の半導体層との間の
パンチスルー耐圧が向上し、第１のウェル領域と第２の
半導体層との接合耐圧が向上し、しかも、第２の半導体
層の表面から所定深さの位置に不純物濃度のピークが位
置するようにイオン注入されるため、第１のウェル領域
の底部における不純物濃度のプロファイルを自由に選択
できるという効果を有するものである。

【０１４７】この発明の第８の発明は、第１導電型の第
１の半導体層の表面上にエピタキシャル成長にてエピ層
を形成する工程と、このエピ層の表面から所定深さの位
置に不純物濃度のピークが位置するように第１導電型の
不純物をイオン注入し、第１の半導体層の不純物濃度よ
り低い不純物濃度を有する第１導電型の第２の半導体層
を形成する工程と、この第２の半導体層の表面に第２導
電型の第１のウェル領域を形成する工程と、この第１の
ウェル領域の表面に第１導電型の第２のウェル領域を形
成する工程と、第２の半導体層の表面に第２の半導体層
の不純物濃度より高い不純物濃度を有する第１導電型の
第３のウェル領域を形成する工程と、第２の半導体層の
表面に第２導電型の第４のウェル領域を第１のウェル領
域と離隔して形成する工程と、第２のウェル領域に第１
の半導体素子を形成する工程と、第３のウェル領域に第
２の半導体素子を形成する工程と、第４のウェル領域に
第３の半導体素子を形成する工程とを設けたので、低濃
度の第２の半導体層が第１のウェル領域と高濃度の第１
の半導体層との間に介在し、ラッチアップ耐性が向上
し、第２のウェル領域と第２の半導体層との間のパンチ
スルー耐圧が向上して、第１のウェル領域と第２の半導
体層との接合耐圧が向上し、しかも、第２の半導体層が
エピ層の表面から所定深さの位置に不純物濃度のピーク
が位置するようにイオン注入するため、第２の半導体層
の底部における不純物濃度のプロファイルを自由に選択
できるという効果を有するものである。

【０１４８】この発明の第９の発明は、第１導電型の第
１の半導体層の表面上にエピタキシャル成長にてエピ層
を形成する工程と、このエピ層の表面から所定深さの位
置に不純物濃度のピークが位置するように第１導電型の
不純物をイオン注入し、第１の半導体層の不純物濃度よ
り低い不純物濃度を有する第１導電型の第２の半導体層
を形成する工程と、この第２の半導体層の表面から所定
深さの位置に不純物濃度のピークが位置するように第２
導電型の不純物をイオン注入する工程を含み、第２の半
導体層の表面に、第１の半導体層の表面との間に上記第
２の半導体層のピーク位置を介在させて第２導電型の第
１のウェル領域を形成する工程と、この第１のウェル領
域の表面に第１導電型の第２のウェル領域を形成する工
程と、第２の半導体層の表面に第２の半導体層の不純物
濃度より高い不純物濃度を有する第１導電型の第３のウ
ェル領域を形成する工程と、第２の半導体層の表面に第
２導電型の第４のウェル領域を第１のウェル領域と離隔
して形成する工程と、第２のウェル領域に第１の半導体
素子を形成する工程と、第３のウェル領域に第２の半導
体素子を形成する工程と、第４のウェル領域に第３の半
導体素子を形成する工程とを設けたので、低濃度の第２
の半導体層が第１のウェル領域と高濃度の第１の半導体
層との間に介在し、ラッチアップ耐性が向上し、第２の
ウェル領域と第２の半導体層との間のパンチスルー耐圧
が向上し、第１のウェル領域と第２の半導体層との接合
耐圧が向上し、しかも、第２の半導体層の表面から所定
深さの位置に不純物濃度のピークが位置するようにイオ
ン注入するため、第１のウェル領域の底部における不純
物濃度のプロファイルを自由に選択できるとともに、第
２の半導体層がエピ層の表面から所定深さの位置に不純
物濃度のピークが位置するようにイオン注入されるた
め、第２の半導体層の底部における不純物濃度のプロフ
ァイルを自由に選択できるという効果を有するものであ
る。

【０１４９】この発明の第１０の発明は、第１導電型の
第１の半導体層の表面上にエピタキシャル成長にて第１
の半導体層の不純物濃度より低い不純物濃度を有する第
１導電型の第２の半導体層を形成する工程と、この第２
の半導体層の表面に第２導電型の不純物をイオン注入
し、その後、４√Ｄｔの値が第２の半導体層の厚さ未満
の値にてイオン注入された不純物を熱拡散することによ
って、第２の半導体層の表面に第２導電型の第１のウェ
ル領域を形成する工程と、この第１のウェル領域の表面
に第１導電型の第２のウェル領域を形成する工程と、第
２の半導体層の表面に第２の半導体層の不純物濃度より
高い不純物濃度を有する第１導電型の第３のウェル領域
を形成する工程と、第２の半導体層の表面に第２導電型
の第４のウェル領域を第１のウェル領域と離隔して形成
する工程と、第２のウェル領域に第１の半導体素子を形
成する工程と、第３のウェル領域に第２の半導体素子を
形成する工程と、第４のウェル領域に第３の半導体素子
を形成する工程とを設けたので、第１のウェル領域と高
濃度の第１の半導体層との間に、確実に、エピタキシャ
ル成長によって形成された第２の半導体層を介在させる
ことができ、ラッチアップ耐性が向上し、第２のウェル
領域と第２の半導体層との間のパンチスルー耐圧が向上
し、第１のウェル領域と第２の半導体層との接合耐圧が
向上するという効果を有するものである。

【０１５０】この発明の第１１の発明は、第１導電型の
第１の半導体層の表面上にエピタキシャル成長にて第１
の半導体層の不純物濃度より低い不純物濃度を有する第
１導電型の第２の半導体層を形成する工程と、この第２
の半導体層の表面に、（Ｒｐ＋３ΔＲｐ）の値が第２の
半導体層の厚さ未満の値にて第２導電型の不純物をイオ
ン注入し、第２の半導体層の表面に第２導電型の第１の
ウェル領域を形成する工程と、この第１のウェル領域の
表面に第１導電型の第２のウェル領域を形成する工程
と、第２の半導体層の表面に第２の半導体層の不純物濃
度より高い不純物濃度を有する第１導電型の第３のウェ
ル領域を形成する工程と、第２の半導体層の表面に第２
導電型の第４のウェル領域を第１のウェル領域と離隔し
て形成する工程と、第２のウェル領域に第１の半導体素
子を形成する工程と、第３のウェル領域に第２の半導体
素子を形成する工程と、第４のウェル領域に第３の半導
体素子を形成する工程とを設けたので、第１のウェル領
域と高濃度の第１の半導体層との間に、確実に、エピタ
キシャル成長によって形成された低濃度の第２の半導体
層を介在させることができ、ラッチアップ耐性が向上
し、第２のウェル領域と第２の半導体層との間のパンチ
スルー耐圧が向上し、第１のウェル領域と第２の半導体
層との接合耐圧が向上するという効果を有するものであ
る。

【図面の簡単な説明】

【図１】 この発明の実施例１を示すブロック図。

【図２】 この発明の実施例１に適用される半導体基
板１００を示す断面図。

【図３】 この発明の実施例１を示す要部断面図。

【図４】 この発明の実施例１に適用される半導体基
板１００の製造を工程順に示す断面図。

【図５】 この発明の実施例１に適用される半導体基
板１００の製造を工程順に示す断面図。

【図６】 この発明の実施例１に適用される半導体基
板１００の製造を工程順に示す断面図。

【図７】 この発明の実施例１に適用される半導体基
板１００の製造を工程順に示す断面図。

【図８】 この発明の実施例１に適用される半導体基
板１００の製造を工程順に示す断面図。

【図９】 この発明の実施例１に適用される半導体基
板１００の製造における個別の不純物のプロファイルを
示す図。

【図１０】 図８のＡ−Ａ’断面における不純物のプロ
ファイルを示す図。

【図１１】 図８のＢ−Ｂ’断面における不純物のプロ
ファイルを示す図。

【図１２】 図８のＣ−Ｃ’断面における不純物のプロ
ファイルを示す図。

【図１３】 この発明の実施例１に適用される半導体基
板１００の他の例を示す断面図。

【図１４】 この発明の実施例１に適用される半導体基
板１００のさらに他の例を示す断面図。

【図１５】 この発明の実施例２を示す要部断面図。

【図１６】 この発明の実施例３に適用される高電圧発
生回路の昇圧回路を示す回路図。

【図１７】 この発明の実施例３に適用される高電圧発
生回路の昇圧回路を半導体基板に組み込んだ例を示す要
部断面図。

【図１８】 この発明の実施例４に適用される半導体基
板１００の製造を工程順に示す断面図。

【図１９】 この発明の実施例４に適用される半導体基
板１００の製造を工程順に示す断面図。

【図２０】 この発明の実施例４に適用される半導体基
板１００の製造を工程順に示す断面図。

【図２１】 この発明の実施例４に適用される半導体基
板１００の製造における個別の不純物のプロファイルを
示す図。

【図２２】 図２０のＡ−Ａ’断面における不純物のプ
ロファイルを示す図。

【図２３】 図２０のＢ−Ｂ’断面における不純物のプ
ロファイルを示す図。

【図２４】 図２０のＣ−Ｃ’断面における不純物のプ
ロファイルを示す図。

【図２５】 この発明の実施例５に適用される半導体基
板１００の製造を工程順に示す断面図。

【図２６】 この発明の実施例５に適用される半導体基
板１００の製造を工程順に示す断面図。

【図２７】 この発明の実施例５に適用される半導体基
板１００の製造における個別の不純物のプロファイルを
示す図。

【図２８】 図２６のＡ−Ａ’断面における不純物のプ
ロファイルを示す図。

【図２９】 図２６のＢ−Ｂ’断面における不純物のプ
ロファイルを示す図。

【図３０】 図２６のＣ−Ｃ’断面における不純物のプ
ロファイルを示す図。

【図３１】 この発明の実施例６に適用される半導体基
板１００の製造を工程順に示す断面図。

【図３２】 この発明の実施例６に適用される半導体基
板１００の製造を工程順に示す断面図。

【図３３】 この発明の実施例６に適用される半導体基
板１００の製造を工程順に示す断面図。

【図３４】 この発明の実施例６に適用される半導体基
板１００の製造を工程順に示す断面図。

【図３５】 この発明の実施例６に適用される半導体基
板１００の製造における個別の不純物のプロファイルを
示す図。

【図３６】 図３４のＡ−Ａ’断面における不純物のプ
ロファイルを示す図。

【図３７】 図３４のＢ−Ｂ’断面における不純物のプ
ロファイルを示す図。

【図３８】 図３４のＣ−Ｃ’断面における不純物のプ
ロファイルを示す図。

【図３９】 この発明の実施例７に適用される半導体基
板１００の製造を工程順に示す断面図。

【図４０】 この発明の実施例７に適用される半導体基
板１００の製造を工程順に示す断面図。

【図４１】 この発明の実施例７に適用される半導体基
板１００の製造を工程順に示す断面図。

【図４２】 この発明の実施例７に適用される半導体基
板１００の製造を工程順に示す断面図。

【図４３】 この発明の実施例７に適用される半導体基
板１００の製造における個別の不純物のプロファイルを
示す図。

【図４４】 図４２のＡ−Ａ’断面における不純物のプ
ロファイルを示す図。

【図４５】 図４２のＢ−Ｂ’断面における不純物のプ
ロファイルを示す図。

【図４６】 図４２のＣ−Ｃ’断面における不純物のプ
ロファイルを示す図。

【符号の説明】

１₁₁〜１₄₁ メモリセル、２ａ〜２ｂ ブロック、３₁
〜３₄ ワード線、４₁〜４₂ ワード線、５_1a〜５_2b
主ビット線、７ａ〜７ｂ ソース線、１００半導体基
板、１０１ 第１の半導体層、１０２ 第２の半導体
層、１０３ 第１のウェル領域、１０４ａ〜１０４ｂ
第２のウェル領域、１０５ａ〜１０５ｃ第３のウェル領
域、１０６ａ〜１０６ｂ 第４のウェル領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１の半導体層と、この第
   １の半導体層の表面上に上記第１の半導体層の不純物濃
   度より低い不純物濃度を有するエピタキシャル成長され
   た第１導電型の第２の半導体層と、この第２の半導体層
   の表面に、上記第１の半導体層の表面との間に上記第２
   の半導体層が介在して形成された第２導電型の第１のウ
   ェル領域と、この第１のウェル領域の表面に形成された
   第１導電型の第２のウェル領域と、上記第２の半導体層
   の表面に形成され、上記第２の半導体層の不純物濃度よ
   り高い不純物濃度を有する第１導電型の第３のウェル領
   域と、上記第２の半導体層の表面に上記第１のウェル領
   域と離隔して形成された第２導電型の第４のウェル領域
   とを有する半導体基板、 この半導体基板の第２のウェル領域に形成された第１の
   半導体素子、 上記半導体基板の第３のウェル領域に形成された第２の
   半導体素子、 上記半導体基板の第４のウェル領域に形成された第３の
   半導体素子を備えた半導体集積回路装置。
2. 【請求項２】 第１導電型の第１の半導体層と、この第
   １の半導体層の表面上に上記第１の半導体層の不純物濃
   度より低い不純物濃度を有するエピタキシャル成長され
   た第１導電型の第２の半導体層と、この第２の半導体層
   の表面に、上記第１の半導体層の表面との間に上記第２
   の半導体層が介在して形成された第２導電型の第１のウ
   ェル領域と、この第１のウェル領域の表面に形成された
   第１導電型の第２のウェル領域と、上記第２の半導体層
   の表面に形成され、上記第２の半導体層の不純物濃度よ
   り高い不純物濃度を有する第１導電型の第３のウェル領
   域と、上記第２の半導体層の表面に上記第１のウェル領
   域と離隔して形成された第２導電型の第４のウェル領域
   とを有する半導体基板、 この半導体基板の第２のウェル領域に形成され、対応の
   ソース線に接続される第２導電型の拡散層からなるソー
   ス領域と、このソース領域と離隔して形成され、対応の
   ビット線に接続される第２導電型の拡散層からなるドレ
   イン領域と、上記ソース領域と上記ドレイン領域との間
   に位置する上記第２のウェル領域上にトンネル酸化膜か
   らなるゲート酸化膜を介して形成されるフローティング
   ゲート電極と、このフローティングゲート電極と層間絶
   縁膜を介して対向配置され、対応のワード線に接続され
   るコントロールゲート電極とを有する不揮発性メモリセ
   ル、 上記半導体基板の第３のウェル領域に形成され、第２導
   電型の拡散層からなるソース領域と、このソース領域と
   離隔して形成される第２導電型の拡散層からなるドレイ
   ン領域と、上記ソース領域と上記ドレイン領域との間に
   位置する上記第３のウェル領域上にゲート酸化膜を介し
   て形成されるゲート電極とを有する第２導電型のＭＯＳ
   トランジスタ、 上記半導体基板の第４のウェル領域に形成され、第１導
   電型の拡散層からなるソース領域と、このソース領域と
   離隔して形成される第１導電型の拡散層からなるドレイ
   ン領域と、上記ソース領域と上記ドレイン領域との間に
   位置する上記第４のウェル領域上にゲート酸化膜を介し
   て形成されるゲート電極とを有する第１導電型のＭＯＳ
   トランジスタを備えた不揮発性半導体記憶装置。
3. 【請求項３】 対応したソース線に接続されるソース領
   域と対応したビット線に接続されるドレイン領域と情報
   を蓄積するためのフローティングゲート電極と対応した
   ワード線に接続されるコントロールゲート電極とを有す
   るメモリセルを複数有するメモリセルアレイと、このメ
   モリセルアレイのメモリセルに情報を書き込む、メモリ
   セルに蓄積された情報を読み出す、メモリセルに蓄積さ
   れた情報を消去するための周辺回路とを備え、上記メモ
   リセルアレイの複数のメモリセルを複数個毎に複数ブロ
   ックに分割し、このブロック単位で消去動作が一括して
   行われるものにおいて、 Ｐ型の第１の半導体層と、この第１の半導体層の表面上
   に上記第１の半導体層の不純物濃度より低い不純物濃度
   を有するエピタキシャル成長されたＰ型の第２の半導体
   層と、この第２の半導体層の表面に、上記第１の半導体
   層の表面との間に上記第２の半導体層が介在して形成さ
   れたＮ型の第１のウェル領域と、この第１のウェル領域
   の表面にそれぞれ互いに離隔して形成されたＰ型の複数
   の第２のウェル領域と、上記第２の半導体層の表面に形
   成され、上記第２の半導体層の不純物濃度より高い不純
   物濃度を有するＰ型の第３のウェル領域と、上記第２の
   半導体層の表面に上記第１のウェル領域と離隔して形成
   されたＮ型の第４のウェル領域とを有する半導体基板を
   備え、 上記ブロック単位毎に上記複数の第２のウェル領域の１
   つに対応し、各ブロック単位の複数のメモリセルが、対
   応した第２のウェル領域に形成され、 上記周辺回路を構成する複数のＮチャネルＭＯＳトラン
   ジスタの少なくとも一部のＮチャネルＭＯＳトランジス
   タが上記第３のウェル領域に形成され、 上記周辺回路を構成する複数のＰチャネルＭＯＳトラン
   ジスタの少なくとも一部のＰチャネルＭＯＳトランジス
   タが上記第４のウェル領域に形成されていることを特徴
   とする不揮発性半導体記憶装置。
4. 【請求項４】 対応したソース線に接続されるソース領
   域と対応したビット線に接続されるドレイン領域と情報
   を蓄積するためのフローティングゲート電極と対応した
   ワード線に接続されるコントロールゲート電極とを有す
   るメモリセルを複数有するメモリセルアレイと、このメ
   モリセルアレイのメモリセルに情報を書き込む、メモリ
   セルに蓄積された情報を読み出す、メモリセルに蓄積さ
   れた情報を消去するための周辺回路とを備え、上記メモ
   リセルアレイの複数のメモリセルを複数個毎に複数ブロ
   ックに分割し、このブロック単位で消去動作が一括して
   行われるものにおいて、 Ｐ型の第１の半導体層と、この第１の半導体層の表面上
   に上記第１の半導体層の不純物濃度より低い不純物濃度
   を有するエピタキシャル成長されたＰ型の第２の半導体
   層と、この第２の半導体層の表面に、それぞれが互いに
   離隔して形成されるとともに、上記第１の半導体層の表
   面との間に上記第２の半導体層が介在して形成されたＮ
   型の複数の第１のウェル領域と、これら複数の第１のウ
   ェル領域それぞれの表面にそれぞれ形成されたＰ型の複
   数の第２のウェル領域と、上記第２の半導体層の表面に
   形成され、上記第２の半導体層の不純物濃度より高い不
   純物濃度を有するＰ型の第３のウェル領域と、上記第２
   の半導体層の表面に上記第１のウェル領域と離隔して形
   成されたＮ型の第４のウェル領域とを有する半導体基板
   を備え、 上記ブロック単位毎に上記複数の第２のウェル領域の１
   つに対応し、各ブロック単位の複数のメモリセルが、対
   応した第２のウェル領域に形成され、 上記周辺回路を構成する複数のＮチャネルＭＯＳトラン
   ジスタの少なくとも一部のＮチャネルＭＯＳトランジス
   タが上記第３のウェル領域に形成され、 上記周辺回路を構成する複数のＰチャネルＭＯＳトラン
   ジスタの少なくとも一部のＰチャネルＭＯＳトランジス
   タが上記第４のウェル領域に形成されていることを特徴
   とする不揮発性半導体記憶装置。
5. 【請求項５】 対応したソース線に接続されるソース領
   域と対応したビット線に接続されるドレイン領域と情報
   を蓄積するためのフローティングゲート電極と対応した
   ワード線に接続されるコントロールゲート電極とを有す
   るメモリセルを複数有するメモリセルアレイと、このメ
   モリセルアレイのメモリセルに情報を書き込む、メモリ
   セルに蓄積された情報を読み出す、メモリセルに蓄積さ
   れた情報を消去するための周辺回路とを備え、上記周辺
   回路が、電源電位ノードに印加される電源電位を受け、
   この電源電位より高い昇圧電位を出力する昇圧回路を有
   したものにおいて、 第１導電型の第１の半導体層と、この第１の半導体層の
   表面上に上記第１の半導体層の不純物濃度より低い不純
   物濃度を有するエピタキシャル成長された第１導電型の
   第２の半導体層と、この第２の半導体層の表面に、上記
   第１の半導体層の表面との間に上記第２の半導体層が介
   在して形成された第２導電型の第１のウェル領域と、こ
   の第１のウェル領域の表面に形成された第１導電型の第
   ２のウェル領域と、上記第２の半導体層の表面に形成さ
   れ、上記第２の半導体層の不純物濃度より高い不純物濃
   度を有する第１導電型の第３のウェル領域と、上記第２
   の半導体層の表面に上記第１のウェル領域と離隔して形
   成された第２導電型の第４のウェル領域とを有する半導
   体基板を備え、 上記昇圧回路の出力段を構成する半導体素子が上記第２
   のウェル領域に形成され、 上記周辺回路を構成する複数の第２導電型のＭＯＳトラ
   ンジスタの少なくとも一部のＭＯＳトランジスタが上記
   第３のウェル領域に形成され、 上記周辺回路を構成する複数の第１導電型のＭＯＳトラ
   ンジスタの少なくとも一部のＭＯＳトランジスタが上記
   第４のウェル領域に形成されていることを特徴とする不
   揮発性半導体記憶装置。
6. 【請求項６】 上記昇圧回路の出力段を構成する半導体
   素子は、第２のウェル領域の表面に形成された第２導電
   型の拡散領域をエミッタ領域とし、第２のウェル領域を
   ベース領域とし、第１のウェル領域をコレクタ領域と
   し、ベース領域とコレクタ領域とが電気的に接続される
   ダイオード接続されたバイポーラトランジスタであるこ
   とを特徴とする請求項５記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 第１導電型の第１の半導体層の表面上に
   エピタキシャル成長にてエピ層を形成する工程、 このエピ層の表面に第１導電型の不純物をイオン注入
   し、熱拡散することによって、上記第１の半導体層の不
   純物濃度より低い不純物濃度を有する第１導電型の第２
   の半導体層を、上記第１の半導体層の表面上に形成する
   工程、 この第２の半導体層の表面に、上記第１の半導体層の表
   面との間に上記第２の半導体層を介在させて第２導電型
   の第１のウェル領域を形成する工程、 この第１のウェル領域の表面に第１導電型の第２のウェ
   ル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
   物濃度より高い不純物濃度を有する第１導電型の第３の
   ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
   領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
   程、 上記第３のウェル領域に第２の半導体素子を形成する工
   程、 上記第４のウェル領域に第３の半導体素子を形成する工
   程を備えた半導体集積回路装置の製造方法。
8. 【請求項８】 第１導電型の第１の半導体層の表面上に
   エピタキシャル成長にて上記第１の半導体層の不純物濃
   度より低い不純物濃度を有する第１導電型の第２の半導
   体層を、上記第１の半導体層の表面上に形成する工程、 この第２の半導体層の表面から所定深さの位置に不純物
   濃度のピークが位置するように第２導電型の不純物をイ
   オン注入する工程を含み、上記第２の半導体層の表面
   に、上記第１の半導体層の表面との間に上記第２の半導
   体層を介在させて第２導電型の第１のウェル領域を形成
   する工程、 この第１のウェル領域の表面に、上記第１のウェル領域
   における所定位置の不純物濃度のピーク位置より上に第
   １導電型の第２のウェル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
   物濃度より高い不純物濃度を有する第１導電型の第３の
   ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
   領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
   程、 上記第３のウェル領域に第２の半導体素子を形成する工
   程、 上記第４のウェル領域に第３の半導体素子を形成する工
   程を備えた半導体集積回路装置の製造方法。
9. 【請求項９】 第１導電型の第１の半導体層の表面上に
   エピタキシャル成長にてエピ層を形成する工程、 このエピ層の表面から所定深さの位置に不純物濃度のピ
   ークが位置するように第１導電型の不純物をイオン注入
   し、上記第１の半導体層の不純物濃度より低い不純物濃
   度を有する第１導電型の第２の半導体層を、上記第１の
   半導体層の表面上に形成する工程、 この第２の半導体層の表面に、上記第１の半導体層の表
   面との間に上記第２の半導体層のピーク位置を介在させ
   て第２導電型の第１のウェル領域を形成する工程、 この第１のウェル領域の表面に第１導電型の第２のウェ
   ル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
   物濃度より高い不純物濃度を有する第１導電型の第３の
   ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
   領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
   程、 上記第３のウェル領域に第２の半導体素子を形成する工
   程、 上記第４のウェル領域に第３の半導体素子を形成する工
   程を備えた半導体集積回路装置の製造方法。
10. 【請求項１０】 第１導電型の第１の半導体層の表面上
    にエピタキシャル成長にてエピ層を形成する工程、 このエピ層の表面から所定深さの位置に不純物濃度のピ
    ークが位置するように第１導電型の不純物をイオン注入
    し、上記第１の半導体層の不純物濃度より低い不純物濃
    度を有する第１導電型の第２の半導体層を、上記第１の
    半導体層の表面上に形成する工程、 この第２の半導体層の表面から所定深さの位置に不純物
    濃度のピークが位置するように第２導電型の不純物をイ
    オン注入する工程を含み、上記第２の半導体層の表面
    に、上記第１の半導体層の表面との間に上記第２の半導
    体層のピーク位置を介在させて第２導電型の第１のウェ
    ル領域を形成する工程、 この第１のウェル領域の表面に、上記第１のウェル領域
    における所定位置の不純物濃度のピーク位置より上に第
    １導電型の第２のウェル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
    物濃度より高い不純物濃度を有する第１導電型の第３の
    ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
    領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
    程、 上記第３のウェル領域に第２の半導体素子を形成する工
    程、 上記第４のウェル領域に第３の半導体素子を形成する工
    程を備えた半導体集積回路装置の製造方法。
11. 【請求項１１】 第１導電型の第１の半導体層の表面上
    にエピタキシャル成長にて上記第１の半導体層の不純物
    濃度より低い不純物濃度を有する第１導電型の第２の半
    導体層を、上記第１の半導体層の表面上に形成する工
    程、 この第２の半導体層の表面に第２導電型の不純物をイオ
    ン注入し、上記第２の半導体層の表面層にイオン注入層
    を形成し、その後、４√Ｄｔ（但し、Ｄはイオン注入さ
    れた第２導電型の不純物の拡散係数、ｔは拡散時間であ
    る）の値が上記第２の半導体層の厚さ未満の値にて上記
    イオン注入層に注入された不純物を熱拡散することによ
    って、上記第２の半導体層の表面に第２導電型の第１の
    ウェル領域を形成する工程、 この第１のウェル領域の表面に第１導電型の第２のウェ
    ル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
    物濃度より高い不純物濃度を有する第１導電型の第３の
    ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
    領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
    程、 上記第３のウェル領域に第２の半導体素子を形成する工
    程、 上記第４のウェル領域に第３の半導体素子を形成する工
    程を備えた半導体集積回路装置の製造方法。
12. 【請求項１２】 第１導電型の第１の半導体層の表面上
    にエピタキシャル成長にて上記第１の半導体層の不純物
    濃度より低い不純物濃度を有する第１導電型の第２の半
    導体層を、上記第１の半導体層の表面上に形成する工
    程、 この第２の半導体層の表面に、（Ｒｐ＋３ΔＲｐ）の値
    が上記第２の半導体層の厚さ未満の値にて第２導電型の
    不純物をイオン注入し、上記第２の半導体層の表面に第
    ２導電型の第１のウェル領域を形成する工程、 この第１のウェル領域の表面に第１導電型の第２のウェ
    ル領域を形成する工程、 上記第２の半導体層の表面に上記第２の半導体層の不純
    物濃度より高い不純物濃度を有する第１導電型の第３の
    ウェル領域を形成する工程、 上記第２の半導体層の表面に第２導電型の第４のウェル
    領域を上記第１のウェル領域と離隔して形成する工程、 上記第２のウェル領域に第１の半導体素子を形成する工
    程、 上記第３のウェル領域に第２の半導体素子を形成する工
    程、 上記第４のウェル領域に第３の半導体素子を形成する工
    程を備えた半導体集積回路装置の製造方法。