JPH08298295A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JPH08298295A
JPH08298295A JP8061868A JP6186896A JPH08298295A JP H08298295 A JPH08298295 A JP H08298295A JP 8061868 A JP8061868 A JP 8061868A JP 6186896 A JP6186896 A JP 6186896A JP H08298295 A JPH08298295 A JP H08298295A
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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 ＤＳＡ構造のメモリセルトランジスタの読み
出し及び書き換え動作が安定して行えるようにする。 【解決手段】 メモリセル２２のチャネル領域となるＰ
型のチャネル拡散層１７ｂが、フィールド酸化膜５ｂ下
に形成されたＰ型不純物拡散層及びＰ型コンタクト拡散
層と連続的に形成されており、このＰ型コンタクト拡散
層が電位制御回路５１と接続されたチャネル用金属配線
２７とコンタクト孔２５ｃにおいて接続されている。 【効果】 チャネル拡散層１７ｂの電位を制御できるよ
うになって、メモリセル２２のしきい値電圧がばらつく
ことがなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
やマスクＲＯＭ等の不揮発性半導体記憶装置及びその製
造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory)は、メモリセルに
記憶されたデータを電気的に書き込み及び消去すること
が可能であるとともに、電源を切ってもデータが消えな
い不揮発性を有する。このようなＥＥＰＲＯＭのうち、
全ビット一括又はブロック単位でデータの消去を行うよ
うにしたフラッシュ型ＥＥＰＲＯＭ（フラッシュメモ
リ）は、各メモリセルにメモリトランジスタと選択トラ
ンジスタとが必要な通常のＥＥＰＲＯＭとは違い、各メ
モリセルが１つのメモリトランジスタだけで構成できる
ので、例えば紫外線消去型ＥＰＲＯＭ（Erasable and P
rogrammable Read Only Memory) と同程度に高集積化が
可能であるという利点を有している。
【０００３】フラッシュメモリなどのＥＥＰＲＯＭで
は、メモリセルトランジスタのソース拡散層とドレイン
拡散層との位置関係で規定されるチャネル領域の実効的
な長さ（実効チャネル長）が、例えばデータ読み出し時
のしきい値電圧やドレイン電流或いはデータ書き込み時
の書き込み特性等のメモリセル特性に大きな影響を及ぼ
す。従って、メモリセル毎に実効チャネル長のばらつき
が大きいとメモリセル特性も大きくばらつくことにな
り、装置の信頼性や良品率が大幅に低下する。
【０００４】ソース拡散層及びドレイン拡散層は制御ゲ
ートと浮遊ゲートとからなるスタックゲート構造をマス
クとして基板に不純物を自己整合的にイオン注入するこ
とにより形成されるので、実効チャネル長は、浮遊ゲー
ト及び制御ゲートの夫々の加工精度と、イオン注入後の
熱処理によるソース拡散層及びドレイン拡散層の夫々の
横方向への広がり（横方向拡散長）という２つの要因に
よって決定される。
【０００５】単位平面積当たりの記憶容量を増大させる
ためにメモリセルサイズが縮小されるようになると、実
効チャネル長の精度は、不純物の横方向拡散長よりも、
浮遊ゲート等の加工精度に大きく依存するようになる。
しかし、フォトレジストの露光限界等により、微細な浮
遊ゲート等を精確に形成することが困難となり、その結
果、メモリセル毎の実効チャネル長に大きなばらつきが
生じてしまう。
【０００６】そこで、不揮発性半導体記憶装置のメモリ
セルトランジスタをＤＳＡ（Diffusion Self-Alignmen
t）型にすることが提案されている（例えば、特開昭５
４−１５６４８３号公報参照）。このＤＳＡ型のメモリ
セルトランジスタでは、実効チャネル長が、浮遊ゲート
等の加工寸法や精度ではなく、Ｐ型不純物とＮ型不純物
の２回の横方向拡散長の差で決定されるので、メモリセ
ル毎の実効チャネル長がばらつくことがない。
【０００７】
【発明が解決しようとする課題】しかし、上記公報に記
載された不揮発性半導体記憶装置では、Ｐ型の不純物拡
散層であるチャネル領域がＮ型の基板とＮ型のドレイン
拡散層とに挟まれてフローティング状態になっており、
チャネル領域の電位を制御することができなかった。そ
のため、読み出し及び書き換えのいずれを行う場合もパ
ンチスルーが生じる等のためにしきい値電圧がメモリセ
ル毎にばらついてしまい、安定した動作を行わせること
が困難であった。
【０００８】そこで、本発明の目的は、読み出し及び書
き換え動作を安定して行わせることができて、信頼性の
高いＤＳＡ型のメモリセルトランジスタを有する不揮発
性半導体記憶装置及びその製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の不揮発性半導体装置は、半導体基板と、
前記半導体基板上に形成されたトランジスタにして、前
記基板の表面の所定領域上に形成されたゲート構造と、
前記半導体基板の表面の前記ゲート構造の両側に、互い
に離隔して形成された第１の導電型の一対の不純物拡散
層と、前記一対の不純物拡散層の少なくとも一方を囲む
ように形成され、前記半導体基板の表面の所定領域に達
する終端部をもち、該トランジスタのチャネル領域を形
成する前記第１の導電型と異なる第２の導電型の第２の
不純物拡散層とをもった前記トランジスタと、前記第２
の不純物拡散層に電気的に接続され、かつ外部よりアク
セス可能に形成された導電層とを具備することを特徴と
する。
【００１０】また、本発明の一態様においては、前記第
２の不純物拡散層は前記半導体基板表面に延在する延長
部を有し、前記導電層は前記トランジスタをカバーする
ように前記半導体基板上に形成された層間絶縁層の上に
形成され、前記層間絶縁層に形成されたコンタクトホー
ルを介して前記第２の不純物拡散層の前記延長部に接続
されている。
【００１１】本発明の不揮発性半導体記憶装置は、半導
体基板と、前記半導体基板上に形成された少なくとも１
つのメモリセルトランジスタにして、各トランジスタ
が、前記半導体基板の表面の所定の領域上に第１の絶縁
膜をその間に介して形成された浮遊ゲートと、前記浮遊
ゲートの上に第２の絶縁膜をその間に介して形成された
制御ゲートとを含むスタック型ゲート構造と、前記半導
体基板の表面の前記ゲート構造の両側に互いに離隔して
形成されて、前記半導体基板よりも低い抵抗をもった、
第１の導電型の一対の第１の不純物拡散層と、前記半導
体基板内に前記一対の第１の不純物拡散層の少なくとも
一方を囲むように形成され、その終端部が前記半導体基
板の表面の所定領域に達して該トランジスタのチャネル
領域を形成する、前記第１の導電型と異なる第２の導電
型の第２の不純物拡散層とを含む前記少なくとも１つの
メモリセルトランジスタと、前記半導体基板内に延長す
る前記第２の不純物拡散層の延長部と、前記延長部に電
気的に接続され、かつ外部よりアクセス可能に形成され
た導電層とを具備することを特徴とする。
【００１２】本発明の不揮発性半導体記憶装置は、半導
体基板と、前記半導体基板上に形成された少なくとも１
つのメモリセルトランジスタにして、各トランジスタ
が、前記半導体基板の表面の所定の領域上に、絶縁膜を
その間に介して形成されたゲート電極と、前記半導体基
板の表面の前記ゲート電極の両側部分に互いに離隔して
形成されて前記半導体基板よりも低い抵抗をもった前記
第１の導電型の一対の第１の不純物拡散層と、前記半導
体基板内に前記一対の第１の不純物拡散層の少なくとも
一方を囲むように形成され、前記半導体基板の表面の所
定領域に達する終端部をもち、該トランジスタのチャネ
ル領域を形成する、前記第１の導電型と異なる第２の導
電型の第２の不純物拡散層とを備えている前記少なくと
も１つのメモリセルトランジスタと、前記半導体基板内
に延長する前記第２の不純物拡散層の延長部と、前記延
長部に電気的に接続され、かつ外部よりアクセス可能に
形成された導電層とを具備することを特徴とする。
【００１３】本発明の不揮発性半導体記憶装置の製造方
法は、第１の導電型の半導体基板の予め定められた領域
に、前記第１の導電型と異なる第２の導電型の不純物を
導入し、それに熱処理を施して、２つの素子活性領域を
互いに電気的に分離する少なくとも１つのフィールド酸
化膜を形成すると共に、前記第２の導電型の不純物を活
性化して前記フィールド酸化膜の下に第２導電型の不純
物拡散層を形成する工程と、前記２つの素子活性領域の
少なくとも一方の領域の上に、第１の絶縁膜を間に介し
て形成された浮遊ゲート、該浮遊ゲートの上に第２の絶
縁膜を間に介して形成された制御ゲートを含むスタック
ドゲートを形成する工程と、前記半導体基板表面の前記
スタックドゲートの両側の領域に第１の導電型の不純物
を導入し、前記両側の領域の一方の領域に前記第１の導
電型の不純物より拡散係数が大きい第２の導電型の不純
物を導入し、それに熱処理を施して前記第１の導電型の
不純物と前記第２の導電型の不純物を活性化して、前記
両側の領域に前記第１の導電型の不純物の拡散による一
対の第１拡散層を形成すると共に、前記一方の領域に前
記第１拡散層を囲み、前記一方の素子活性領域の表面に
達する終端部をもった前記第２の導電型の不純物の拡散
による第２拡散層を形成する工程と、前記第２拡散層に
電気的に接続され外部よりアクセス可能な導電層を形成
する工程とを具備することを特徴とする。
【００１４】本発明の不揮発性半導体記憶装置の製造方
法は、複数のメモリセルをもった不揮発性半導体記憶装
置の製造方法において、第１の導電型の半導体基板の予
め定められた領域に、前記第１の導電型と異なる第２の
導電型の不純物を導入し、それに熱処理を施して、２つ
の素子活性領域を互いに電気的に分離する少なくとも１
つのフィールド酸化膜を形成すると共に、前記第２の導
電型の不純物を活性化して前記フィールド酸化膜の下に
第２導電型の不純物拡散層を形成する工程と、前記複数
のメモリセルに書き込むべきデータに応じたパターンの
マスクを用いて、前記素子活性領域の所定箇所に第２の
導電型の不純物を導入する工程と、前記２つの素子活性
領域の少なくとも一方に所定のパターンで、前記複数の
メモリセルのトランジスタのゲート構造を形成する工程
と、前記半導体基板の前記ゲート構造の両側の領域に前
記第１の導電型の不純物を導入し、前記両側の領域の一
方の領域に前記第１の導電型の不純物より拡散係数が大
きい第２の導電型の不純物を導入し、それに熱処理を施
して前記第１の導電型の不純物と前記第２の導電型の不
純物を活性化し、拡散して、前記両側の領域に前記第１
の導電型の不純物の拡散による一対の第１拡散層を、前
記一方の領域に前記第１拡散層を囲み、前記半導体基板
の表面に達する終端部をもった前記第２の導電型の不純
物の拡散による第２拡散層を夫々形成する工程と、前記
第２拡散層に電気的に接続され外部よりアクセス可能な
導電層を形成する工程とを具備することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明を実施形態につき図
面を参照して説明する。
【００１６】最初に、本発明をフラッシュメモリに適用
した第１の実施形態につき図１〜図５を参照して説明す
る。
【００１７】図１（ａ）は、本発明の第１の実施形態に
よるフラッシュメモリの部分平面図であり、６つのメモ
リセル２１〜２３、３１〜３３が示されている。図１
（ｂ）は、図１（ａ）のＩＢ−ＩＢ線での断面図であ
る。また、図２（ａ）〜（ｃ）は、夫々、図１（ａ）の
IIＡ−IIＡ線、IIＢ−IIＢ線、IIＣ−IIＣ線での断面図
である。
【００１８】図１（ａ）に示すように、フィールド酸化
膜５ａ、５ｂの長手方向と直交する方向にメモリセル２
１〜２３の制御ゲート（ワード線）１２が夫々形成され
ている。そして、各制御ゲート１２の下部であって、フ
ィールド酸化膜５ａ、５ｂに挟まれた素子活性領域上に
は、図２（ｂ）に示すように、メモリセル２１〜２３の
浮遊ゲート１１が夫々形成されている。また、素子活性
領域には、図１（ｂ）に示すように、Ｐ型シリコン基板
１のＮ型ウエル２の表面上にソース拡散層１５ａ、１５
ｂ及びドレイン拡散層１６ａ、１６ｂが形成されてい
る。
【００１９】また、ウエル２の全面に、メモリセル２１
〜２３をカバーするように層間絶縁膜２４が形成され、
層間絶縁膜２４の上には所定のパターンでビット配線用
導電膜２６、チャネル金属配線用の導電膜２７、ソース
配線用導電膜２３（図２（ａ）〜（ｃ）参照）が外部か
らアクセス可能に形成されている。ビット配線用導電膜
２５は、フィールド酸化膜５ａ、５ｂの長手方向に沿っ
て、層間絶縁膜２４に形成されたコンタクトホール２５
ａ、２５ｂを介してドレイン拡散層１６ａ、１６ｂに電
気的に接続されている。フィールド酸化膜５ｂの長手方
向の、前記導電膜２６とは反対側に、フィールド酸化膜
５ｂと平行に長手方向に延びてチャネル用配線の導電膜
２７が形成され、導電膜２７は、コンタクトホール２５
ｃを介して、ドレイン拡散層１６ａ、１６ｂを取り囲む
チャネル拡散層１７ａ、１７ｂに接続されている。ま
た、チャネル拡散層１７ａ、１７ｂは、ウエル２の表面
の、その上に浮遊ゲート１１の形成される領域で終端す
る終端部１７ａ′、１７ｂ′を有している。このチャネ
ル用金属配線２７は、チャネル拡散層１７ａ、１７ｂの
電位を制御するための電位制御回路５１に接続されてい
る。更に、このチャネル用金属配線２７の隣に配置され
たソース配線２８は、コンタクト孔２５ｄにおいて各メ
モリセル２１〜２３、３１〜３３のソース拡散層１５
ａ、１５ｂに接続している（図２（ｃ）参照）。
【００２０】図１（ｂ）中には３つのメモリセル２１〜
２３が描かれている。これらのメモリセル２１〜２３
は、Ｐ型シリコン基板１上に形成された拡散深さ３μｍ
程度の低濃度Ｎ型不純物拡散層であるＮウェル２に夫々
形成されている。そして、Ｎウェル２の表面近傍部分に
互いに離隔して形成された高濃度（従って、Ｎウェル２
よりも低抵抗）のＮ型不純物拡散層であるソース拡散層
１５ａ、１５ｂ及びドレイン拡散層１６ａ、１６ｂと、
これらソース−ドレイン間のＮウェル２上に膜厚１０ｎ
ｍ程度のトンネル酸化膜７を介して形成された浮遊ゲー
ト１１と、この浮遊ゲート１１上に酸化膜換算膜厚２５
ｎｍ程度のＯＮＯ膜９を介して形成された制御ゲート１
２とを備えている。尚、ソース拡散層１５ａはメモリセ
ル２１とメモリセル２２とに共有されており、ドレイン
拡散層１６ｂはメモリセル２２とメモリセル２３とに共
有されている。
【００２１】ドレイン拡散層１６ａ、１６ｂは、シリコ
ン基板１よりも高濃度のＰ型チャネル拡散層１７ａ、１
７ｂにより取り囲まれて、Ｎウェル２と電気的に絶縁分
離されている。また、ソース拡散層１５ａ、１５ｂはＮ
ウェル２と同導電型であり、ソース拡散層１５ａ、１５
ｂとＮウェル２とは電気的に接続した状態である。即
ち、Ｎウェル２に形成された総てのメモリセルのソース
拡散層は互いに電気的に接続されていることになる。そ
して、各メモリセル２１〜２３のソース拡散層１５ａ、
１５ｂとドレイン拡散層１６ａ、１６ｂとの間には、異
種導電型層としてＰ型チャネル拡散層１７ａ、１７ｂの
みが介在することになり、メモリセルの実効チャネル長
は、Ｎウェル２表面近傍部分でのこのチャネル拡散層１
７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、１７ｂ
の横方向拡散長により規定されることになる。このよう
に、本実施形態のフラッシュメモリの各メモリセル２１
〜２３、３１〜３３は、チャネル拡散層１７ａ、１７ｂ
がドレイン拡散層１６ａ、１６ｂとＮウェル２との間に
挟まれたＤＳＡ型のＭＯＳトランジスタとなっている。
【００２２】各メモリセル２１〜２３は、全体が層間絶
縁膜２４に覆われている。そして、その層間絶縁膜２４
上にパターン形成された金属配線であるビット線２６
は、その層間絶縁膜２４に形成されたコンタクト孔２５
ａ、２５ｂにおいてドレイン拡散層１６ａ、１６ｂに夫
々接続している。
【００２３】図２（ａ）は、メモリセル２２と２３、３
２と３３の間のドレイン領域での概略断面図である。こ
の図２（ａ）に示すように、チャネル拡散層１７ｂ、１
７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃
度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型
コンタクト拡散層２９とコンタクトすることにより、こ
れらと一体になってメモリセルが形成される領域外にま
でＮウェル２内を延在している。そして、高濃度Ｐ型コ
ンタクト拡散層２９は、層間絶縁膜２４に形成されたコ
ンタクト孔２５ｃを介してチャネル用金属配線２７に接
続されており、このチャネル用金属配線２７は図１
（ａ）に示したように電位制御回路５１に接続されてい
る。これにより、メモリセル２１〜２３、３１〜３３の
チャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回
路５１と電気的に接続されることになり、メモリセル２
１〜２３、３１〜３３のチャネル領域の電位を基板等か
ら独立して制御することが可能になる。尚、アロイスパ
イク対策等のために、コンタクト孔２５ｃ底部周辺のコ
ンタクト拡散層２９を深く形成してもよい。
【００２４】図２（ｂ）は、メモリセル２２、３２のゲ
ート領域での概略断面図である。この図２（ｂ）に示す
ように、制御ゲート１２は、メモリセル２２、３２等で
連続的に形成されている。また、メモリセル２２と３２
は、フィールド酸化膜５ａにより電気的に分離されてお
り、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこ
のフィールド領域でのチャネルストップ層としても機能
することが分かる。
【００２５】図２（ｃ）は、メモリセル２１と２２、３
１と３２の間のソース領域での概略断面図である。この
図２（ｃ）に示すように、ソース配線２８はコンタクト
孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接
続している。このコンタクト拡散層３０はＮウェル２と
同導電型であり、電気的に接続している。従って、ソー
ス配線２８は、高濃度Ｎ型コンタクト拡散層３０を介し
て、Ｎウェル２に形成された総てのメモリセルのソース
と電気的に接続している。このように、Ｎウェル２と接
続するソース配線２８を設けることにより、メモリセル
２１〜２３、３１〜３３のソース電位を制御することが
可能になる。
【００２６】なお、メモリセルに対する素子分離用フィ
ールド酸化膜５ａ、５ｂ、ビット配線２６、ソース配線
２８、チャネル配線２７の位置関係を図１０を参照して
説明する。
【００２７】不揮発性半導体記憶装置の複数のメモリセ
ルはウエル２に横（rows）、縦（columns ）のマトリツ
クスに配置されている。フィールド酸化膜５ａ、５ｂは
長手方向（縦方向）に延びる複数の帯（stripes ）の形
状に形成され、各フィールド酸化膜は隣接する２つの素
子活性領域を電気的に分離する。ＥＥＰＲＯＭの場合、
各素子活性領域に１つの縦方向のメモリセルのスタツク
ドゲートが形成され、フィールド酸化膜５ａ、５ｂと直
角に交差する横方向に、複数のワード線１２が平行に形
成され、各ワード線は１つの横方向のメモリセルの制御
ゲートに接続されている。１つの横方向のメモリセルの
チャネル領域１７ａ、１７ｂは図２（ａ）に示すよう
に、フィールド酸化膜５ａ、５ｂの下に形成されている
チャネル接続用拡散層６ａ、６ｂを介して素子活性領域
に形成されるコンタクト拡散層２９に延び、コンタクト
拡散層２９は、層間絶縁膜に形成されたコンタクトホー
ルを介して共通のチャネル配線用導電膜２８に接続され
ている。１つの横方向の全てのメモリセルのチャネル拡
散層１７ａ、１７ｂを共通のチャネル配線用導電膜２８
に接続することも可能であるが、共通のチャネル配線に
接続される１ブロックのメモリセルの数が大きくなる
と、線路の抵抗による電位降下が大きくなるので、１ブ
ロックの１つの列のメモリセルの数を例えば４、または
８のような適当な値に制限することが望ましい。
【００２８】図１０においては、１ブロックは、４つの
フィールド酸化膜（５ａ１、５ｂ１、５ａ２、５ｂ２）
によって画定される５つの素子活性領域を含み、その中
の４つに形成される４つのメモリセルのチャネル拡散層
を、他の１つの素子活性領域に形成されるコンタクト拡
散層２９を介して、共通のチャネル配線２７に接続する
ようにしている。従って、１ブロックのメモリセルの数
が、図１０では１列当たり４であるが、これを８または
１６のような適当の数にすることができる。また、１ブ
ロックの１つの行当たりのメモリセルの数に制限はない
が、制御の都合で、１つのブロックの１ｃｏｌｕｍｎ当
たりのメモリセルの数を適当な値に制限してもよい。図
１０の例では、１ブロックの列方向範囲をＡとして１列
当たりのメモリセルの数を４に限定しているが、１つの
行当たりのメモリセルの数は限定していない。すなわ
ち、図１０の構成においては１ブロックのｒｏｗ方向範
囲はＡであり、記憶装置としては、ｒｏｗ方向にＡと同
様の構成が複数並列に設けられる。一方、１ブロックの
ｃｏｌｕｍｎ方向はＢの構成の複数の繰り返しである。
【００２９】また、１ブロックについて、１つの共通の
ソース配線２８が設けられる。１ブロックの１つのｒｏ
ｗのメモリセルのソース拡散層１５ａ、１５ｂはＮ型ウ
エルを介してコンタクト拡散層３０に接続され、コンタ
クト拡散層３０は層間絶縁膜２４に設けられたコンタク
トホール２５ｄを介して、共通のソース配線２８に接続
される。一方、１つのブロックには、各ｃｏｌｕｍｎに
対しての１つのドレイン配線２６が設けられ、１つのｃ
ｏｌｕｍｎのメモリセルのドレイン拡散層１６ａまたは
１６ｂは、対応するドレイン配線２６にコンタクトホー
ル２５ａ、２５ｂを介して接続される。なお、図１
（ａ）は、図１０の斜線で囲まれた領域１００の詳細な
構成を示す図面である。
【００３０】次に、本実施形態のフラッシュメモリの製
造方法を図３〜図５を参照して説明する。尚、図３及び
図４は図１（ｂ）と同じ断面を、図５は図２（ａ）と同
じ断面を夫々示す。
【００３１】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１に、例えばリン等のＮ型不純物を、加速電圧
５０ｋｅＶ程度、ドーズ量１×１０13／ｃｍ2 程度でイ
オン注入する。しかる後、例えば温度１０５０℃程度の
窒素雰囲気下で６時間程度の熱処理を行い、シリコン基
板１の表面部分にＮウェル２を形成する。
【００３２】次に、図５（ａ）に示すように、Ｎウェル
２上に膜厚２０ｎｍ程度のシリコン酸化膜３及びその上
に膜厚４０ｎｍ程度のシリコン窒化膜４を夫々形成し、
将来素子領域とする領域にのみシリコン窒化膜４が残る
ように、フォトレジスト（図示せず）を用いた微細加工
によって、シリコン窒化膜４を選択的にエッチング除去
する。しかる後、残ったシリコン窒化膜４のパターンを
マスクとして、Ｎウェル２内に、例えばホウ素等のＰ型
不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１×１０
15／ｃｍ2 程度でイオン注入する。
【００３３】次に、図５（ｂ）に示すように、シリコン
窒化膜４を耐酸化マスクとしたＬＯＣＯＳ法によって、
Ｎウェル２上に膜厚４５０〜６００ｎｍ程度のフィール
ド酸化膜５ａ、５ｂを形成するとともに、それらのフィ
ールド酸化膜５ａ、５ｂ下に高濃度Ｐ型のチャネル接続
用拡散層６ａ、６ｂを形成し、しかる後、シリコン窒化
膜４を除去してから、フィールド酸化膜５ａ、５ｂに囲
まれた素子領域表面のシリコン酸化膜３を除去する。
【００３４】次に、図３（ｂ）に示すように、例えば１
０ｎｍ程度のトンネル酸化膜７を熱酸化により形成し、
さらに、そのトンネル酸化膜７上に膜厚１００〜２００
ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形成す
る。しかる後、多結晶シリコン膜８内に不純物、例えば
リン等を１×１０18／ｃｍ3 程度の濃度で導入してか
ら、フォトレジスト（図示せず）を用いた微細加工によ
ってこの多結晶シリコン膜８を選択的にエッチング除去
し、後に形成する制御ゲートに沿った方向で多結晶シリ
コン膜８をメモリセル毎に分離する（図２（ｂ）に示す
浮遊ゲート１１の形状を参照）。
【００３５】次に、図３（ｃ）に示すように、シリコン
酸化膜、シリコン窒化膜及びシリコン酸化膜をこの順で
積層した形の酸化膜換算膜厚２５ｎｍ程度のＯＮＯ膜９
を熱酸化法及びＣＶＤ法の組合せによって全面に形成す
る。尚、このＯＮＯ膜９の代わりに、シリコン酸化膜単
独やＯＮＯＮ膜のような他の誘電体膜を用いることも可
能である。しかる後、膜厚１００〜２００ｎｍ程度の多
結晶シリコン膜１０を全面に形成し、この多結晶シリコ
ン膜１０内に不純物、例えばリン等を１×１０20／ｃｍ
3 程度の濃度で導入する。尚、本実施形態では、ゲート
構造の導電膜として多結晶シリコン膜８、１０を用いた
が、多結晶シリコン膜の代わりに、膜厚１００〜２００
ｎｍ程度のＴｉ膜や、膜厚が夫々１５０ｎｍ程度のＴｉ
シリサイド膜と多結晶シリコン膜とからなるポリサイド
膜を用いてもよい。
【００３６】次に、図３（ｄ）に示すように、フォトレ
ジスト（図示せず）を全面に塗布した後、このフォトレ
ジストを制御ゲートのパターンにパターニングする。そ
して、そのパターニングされたフォトレジストをマスク
として、多結晶シリコン膜１０、ＯＮＯ膜９、多結晶シ
リコン膜８及びトンネル酸化膜７を夫々選択的にエッチ
ング除去し、その後、フォトレジストを除去する。これ
により、浮遊ゲート１１、ＯＮＯ膜９及び制御ゲート１
２からなる複合ゲートが形成される。
【００３７】次に、図４（ａ）及び図５（ｃ）に示すよ
うに、フォトレジスト１３を全面に塗布した後、このフ
ォトレジスト１３を、図１（ａ）に示す領域４０のパタ
ーン、即ち、コンタクト孔２５ｃが設けられる領域を覆
うパターンにパターニングする。そして、このパターニ
ングされたフォトレジスト１３及びフィールド酸化膜５
ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物
を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０15／ｃ
ｍ2 程度でＮウェル２内にイオン注入する。このとき、
イオン注入されたＮ型不純物は、後に行う熱処理によっ
て拡散し、各メモリセルのソース拡散層１５ａ、１５
ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタ
クト拡散層３０とを夫々形成する。尚、Ｎ型不純物とし
てリンをイオン注入した場合には、同一イオン注入条件
において、より深くイオンを注入することができる。
【００３８】次に、図４（ｂ）及び図５（ｄ）に示すよ
うに、フォトレジスト１３を除去した後、フォトレジス
ト１４を全面に塗布し、このフォトレジスト１４を、図
１（ａ）に示す領域４１を除くパターン、即ち、各制御
ゲートを挟んで対向するＮウェル２の領域の一方が露出
するパターンにパターニングする。そして、このパター
ニングされたフォトレジスト１４及びフィールド酸化膜
５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純
物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０14／
ｃｍ2 程度でＮウェル２内にイオン注入する。このとき
イオン注入されたＰ型不純物は、後に行う熱処理によっ
て拡散し、各メモリセルのドレイン拡散層１６ａ、１６
ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高
濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、
フォトレジスト１４を除去する。なお、図４（ａ）及び
図５（ｃ）で説明したＮ型不純物のイオン注入工程と図
４（ｂ）及び図５（ｄ）で説明したＰ型不純物のイオン
注入工程とは、順序を入れ換えて行ってもよい。
【００３９】次に、図４（ｃ）に示すように、例えば温
度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を
行い、素子領域のＮウェル２内にイオン注入された砒素
及びホウ素を夫々拡散させる。このとき、砒素の拡散に
より、メモリセル２１、２２に共有されるソース拡散層
１５ａ、メモリセル２３のソース拡散層１５ｂ、メモリ
セル２１のドレイン拡散層１６ａ、メモリセル２２、２
３に共有されるドレイン拡散層１６ｂ、及び、高濃度Ｎ
型コンタクト拡散層３０が形成される。一方、ホウ素の
拡散係数が砒素の拡散係数よりかなり大きいために、こ
のホウ素の拡散により、ドレイン拡散層１６ａ、１６ｂ
を夫々取り囲むＰ型のチャネル拡散層１７ａ、１７ｂと
高濃度Ｐ型コンタクト拡散層２９とが形成される。
【００４０】即ち、ドレイン拡散層１６ａ、１６ｂは、
浮遊ゲート１１及び制御ゲート１２に対して自己整合的
に形成されるとともに、チャネル拡散層１７ａ、１７ｂ
によってＮウェル２から電気的に絶縁分離される。この
とき、チャネル拡散層１７ａ、１７ｂが形成される範囲
は、砒素とホウ素の拡散係数の差及び拡散時の熱処理条
件に強く依存し、従って、浮遊ゲート１１等の加工寸法
及び精度とは殆ど関係なく制御することができる。な
お、この際に形成されたチャネル拡散層１７ａ、１７ｂ
及び高濃度Ｐ型コンタクト拡散層２９は、図５（ｂ）の
工程で形成されたチャネル接続用拡散層６ａ、６ｂとコ
ンタクトして一体となる。
【００４１】この後、図１（ｂ）に示すように、浮遊ゲ
ート１１及び制御ゲート１２の全体が覆われるように、
ＰＳＧやＢＰＳＧからなる層間絶縁膜２４を全面に形成
し、また、この層間絶縁膜２４を選択的にエッチング除
去することにより、ドレイン拡散層１６ａ、１６ｂに夫
々達するコンタクト孔２５ａ、２５ｂ、高濃度Ｐ型コン
タクト拡散層２９に達するコンタクト孔２５ｃ（図２
（ａ）参照）、高濃度Ｎ型コンタクト拡散層３０に達す
るコンタクト孔２５ｄ（図２（ｃ）参照）を夫々形成す
る。そして、コンタクト孔２５ａ、２５ｂにおいてドレ
イン拡散層１６ａ、１６ｂと夫々接続するビット線２
６、コンタクト孔２５ｃにおいてコンタクト拡散層２９
と接続するチャネル用金属配線２７、及び、コンタクト
孔２５ｄにおいてコンタクト拡散層３０と接続するソー
ス拡散層配線２８を夫々形成する。そして、図示しない
領域において、チャネル用金属配線２７と電位制御回路
５１とを接続する。尚、これら配線２６、２７、２８の
材料は、Ａｌ−Ｓｉ−Ｃｕが好ましいが、これに限ら
ず、Ｔｉ、Ｗ、Ａｌ等であってもよい。
【００４２】このように、本実施形態では、チャネル拡
散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続
用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２
９がＮウェル２内に延在して連続的に形成されており、
この連続的に形成されたＰ型の不純物拡散層が各メモリ
セルからの延在部分である高濃度Ｐ型コンタクト拡散層
２９においてコンタクト孔２５ｃを介してチャネル用金
属配線２７に接続されることにより、チャネル拡散層１
７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接
続されている。これにより、メモリセル２１〜２３、３
１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、
フローティング状態にすることなく、その電位を基板等
から独立して制御することが可能になる。従って、読み
出し及び書き換え動作を行う場合にパンチスルーが生じ
る等のためにしきい値電圧がメモリセル毎にばらつくこ
とがなくなり、信頼性の高い安定した動作を行わせるこ
とが可能となる。
【００４３】また、本実施形態では、フィールド酸化膜
５ａ、５ｂ下に形成した高濃度Ｐ型チャネル接続用拡散
層６ａ、６ｂをチャネル拡散層１７ａ、１７ｂ、１７ｃ
とコンタクトさせてこれらを電気的に一体の不純物拡散
層としているので、高濃度Ｐ型チャネル接続用拡散層６
ａ、６ｂをチャネルストッパとして機能させることがで
きるとともに、フィールド酸化膜５ａ、５ｂで素子分離
された複数のメモリセルのチャネル領域を一括して制御
できる。従って、素子分離能力を向上させることがで
き、また、チャネル領域の電位を制御するための構造を
簡略化できる。
【００４４】また、本実施形態のフラッシュメモリは、
高濃度Ｐ型チャネル接続用拡散層６ａ、６ｂを通常のチ
ャネルストッパを形成する工程で形成することができ、
高濃度Ｐ型コンタクト拡散層２９をチャネル拡散層１７
ａ、１７ｂ、１７ｃと同時に形成することができるの
で、ＤＳＡ構造のメモリセルトランジスタを有するフラ
ッシュメモリと同じ工程数で製造することができる。
【００４５】また、本実施形態によると、Ｎウェル２に
おいてドレイン拡散層１６ａ、１６ｂを夫々取り囲むよ
うに形成されたチャネル拡散層１７ａ、１７ｂの幅が各
メモリセルの実効チャネル長を規定しており、このチャ
ネル拡散層１７ａ、１７ｂの幅はメモリセル毎のばらつ
きがほとんどない不純物の横方向拡散長にのみ強く依存
し、浮遊ゲート１１等の加工寸法及び精度とは無関係に
制御することができる。従って、各メモリセル２１〜２
６の実効チャネル長にほとんどばらつきが生じず、この
結果、メモリセル特性のばらつきも非常に少なくなり、
装置の信頼性や良品率が大幅に向上する。また、ドレイ
ン拡散層１６ａ、１６ｂが高濃度Ｐ型のチャネル拡散層
１７ａ、１７ｂで覆われているため、ドレイン拡散層１
６ａ、１６ｂでのホットキャリア書き込みを十分高速に
行い且つパンチスルーを防止することができる。
【００４６】次に、本実施形態のフラッシュメモリの書
き換え動作を、図１（ｂ）に示すメモリセル２１を例に
とって説明する。尚、以下の説明において、Ｖcgは制御
ゲート１２に印加する電圧、Ｖd はドレイン拡散層１６
ａに印加する電圧、Ｖs はＮウェル２及びソース拡散層
１５ａに印加する電圧、Ｖchはチャネル拡散層１７ａに
印加する電圧である。
【００４７】まず、メモリセル２１にデータを書き込む
には、Ｖcg＝１２Ｖ、Ｖd ＝６Ｖ、Ｖs ＝Ｖch＝０Ｖに
夫々バイアスする。すると、ゲート直下の部分のチャネ
ル拡散層１７ａに少数キャリアの電子が誘起されて、Ｐ
型であったチャネル拡散層１７ａのその部分がＮ型に反
転し、ソース拡散層１５ａ−ドレイン拡散層１６ａ間が
導通するとともに、チャネル拡散層１７ａのドレイン拡
散層近傍のピンチオフ領域で加速された電子がホットエ
レクトロンとなって浮遊ゲート１１に注入される。その
結果、過剰な電子が浮遊ゲート１１に蓄積され、製造直
後の初期状態又は電気的消去状態で例えば２Ｖ程度であ
ったメモリセル２１のしきい値電圧が７Ｖ程度へと変化
し、メモリセル２１は書き込み状態となる。
【００４８】メモリセル２１に記憶されたデータを消去
するには、Ｖs ＝１２Ｖ、Ｖcg＝Ｖch＝０Ｖに夫々バイ
アスするとともに、Ｖd をフローティング（開放状態）
にする。すると、浮遊ゲート１１に蓄積されていた過剰
な電子が、浮遊ゲート１１とソース拡散層１５ａ及びＮ
ウェル２とのオーバーラップ部分のトンネル酸化膜７を
通じてファウラー−ノルドハイム（Fowler-Nordheim)ト
ンネル現象に起因する電流（トンネル電流）により、ソ
ース拡散層１５ａ及びＮウェル２へと引き抜かれる。そ
の結果、メモリセル２１のしきい値電圧が７Ｖ程度から
２Ｖ程度へと変化し、メモリセル２１は消去状態とな
る。
【００４９】メモリセル２１に記憶されたデータの読み
出しを行うには、浮遊ゲート１１へのホットエレクトロ
ン注入が起こらないように、Ｖcg＝５Ｖ、Ｖd ＝１Ｖ、
Ｖs＝Ｖch＝０Ｖに夫々バイアスする。そして、このと
きのドレイン電流の有無によって、メモリセル２１が書
き込み状態又は消去状態のいずれであるかを判定する。
【００５０】次に、本実施形態のフラッシュメモリにお
いて内部電源として負の電圧を利用可能な場合の書き換
え動作を、同じくメモリセル２１を例にとって説明す
る。尚、データを書き込むときの動作は上述したのと同
じであるのでここでは説明を省略する。
【００５１】内部電源として負の電圧を利用してメモリ
セル２１に記憶されたデータを消去するには、Ｖs ＝７
Ｖ、Ｖcg＝−８Ｖ、Ｖch＝０Ｖに夫々バイアスするとと
もに、Ｖd をフローティング（開放状態）にする。する
と、浮遊ゲート１１に蓄積されていた過剰な電子が、浮
遊ゲート１１とソース拡散層１５ａ及びＮウェル２との
オーバーラップ部分のトンネル酸化膜７を通じてファウ
ラー−ノルドハイム（Fowler-Nordheim)トンネル現象に
起因する電流（トンネル電流）により、ソース拡散層１
５ａ及びＮウェル２へと引き抜かれる。その結果、メモ
リセル２１のしきい値電圧が７Ｖ程度から２Ｖ程度へと
変化し、メモリセル２１は消去状態となる。
【００５２】このように本実施形態のフラッシュメモリ
では、チャネル拡散層１７ａの電位制御が可能なために
負の電圧を利用してデータの消去を行うことができ、こ
の場合には、ソース拡散層１５ａとチャネル拡散層１７
ａとの間に印加される電圧が小さくなって接合リーク電
流が減少する。この結果、トンネル酸化膜７にトラップ
されるキャリアが少なくなって、データ書き換えによる
ストレスに起因してメモリセル２１のデータ保持信頼性
が低下するのを防止することができる。
【００５３】次に、本発明をイオン注入プログラム方式
のマスクＲＯＭに適用した第２の実施形態につき、図６
〜図９及び第１の実施形態で用いた図５を参照して説明
する。
【００５４】図６（ａ）は、本発明の第２の実施形態に
よるマスクＲＯＭの部分平面図であり、６つのメモリセ
ル２１〜２３、３１〜３３が示されている。図６（ｂ）
は、図６（ａ）のVIＢ−VIＢ線での断面図である。ま
た、図７（ａ）〜（ｃ）は、夫々、図６（ａ）のVII Ａ
−VII Ａ線、VII Ｂ−VII Ｂ線、VII Ｃ−VII Ｃ線での
断面図である。なお、本実施形態において、上述した第
１の実施形態と同一部材には同一符号を付し、その説明
を省略する。
【００５５】図６（ａ）に示すように、フィールド酸化
膜５ａ、５ｂの長手方向と直交する方向にメモリセル２
１〜２３のゲート電極（ワード線）６１が夫々形成され
ている。図６（ａ）及び（ｂ）に示すように、フィール
ド酸化膜５ｂを挟んでビット配線２６の反対側には、ド
レイン拡散層１６ａ、１６ｂを取り囲むチャネル拡散層
１７ａ、１７ｂ（図６（ｂ）参照）にコンタクト孔２５
ｃにおいて接続したチャネル用金属配線２７が形成され
ている（図７（ａ）参照）。チャネル拡散層１７ａ、１
７ｂは、ウェル２の表面のゲート電極６１がその上に形
成される領域に終端する終端部１７′ａ、１７′ｂを有
している。このチャネル用金属配線２７は、チャネル拡
散層１７ａ、１７ｂの電位を制御するための電位制御回
路５１に接続されている。
【００５６】図６（ｂ）中には３つのメモリセル２１〜
２３が描かれている。これらのメモリセル２１〜２３
は、Ｎウェル２の表面近傍部分に互いに離隔して形成さ
れた高濃度（従って、Ｎウェル２よりも低抵抗）のＮ型
不純物拡散層であるソース拡散層１５ａ、１５ｂ及びド
レイン拡散層１６ａ、１６ｂと、これらソース−ドレイ
ン間のＮウェル２上に膜厚３０〜５０ｎｍ程度のゲート
酸化膜６２を介して形成されたゲート電極６１とを備え
ている。各メモリセル２１〜２３のソース拡散層１５
ａ、１５ｂとドレイン拡散層１６ａ、１６ｂとの間に
は、異種導電型層としてＰ型チャネル拡散層１７ａ、１
７ｂのみが介在することになり、メモリセルの実効チャ
ネル長は、Ｎウェル２表面近傍部分でのこのチャネル拡
散層１７ａ、１７ｂの幅、即ちチャネル拡散層１７ａ、
１７ｂの横方向拡散長により規定されることになる。こ
のように、本実施形態のマスクＲＯＭの各メモリセル２
１〜２３、３１〜３３は、チャネル拡散層１７ａ、１７
ｂがドレイン拡散層１６ａ、１６ｂとＮウェル２との間
に挟まれたＤＳＡ型のＭＯＳトランジスタとなってい
る。
【００５７】また、チャネル拡散層１７ａ、１７ｂは、
各メモリセル２１〜２３に書き込まれたデータ（記憶状
態）に応じて、その不純物濃度が設定されている。例え
ば、メモリセル２２にデータ“０”がメモリセル２３に
データ“１”が書き込まれている場合、チャネル拡散層
１７ｂの不純物濃度が、メモリセル２２側で相対的に低
く、メモリセル２３側で相対的に高くなるようにする。
このように、チャネル拡散層１７ａ、１７ｂの不純物濃
度の高低を場所に応じて設定することにより、各メモリ
セル２１〜２３のしきい値電圧を制御することができ、
これにより各メモリセル２１〜２３に所定のデータ
（“０”又は“１”）を書き込むことができる。
【００５８】図７（ａ）は、メモリセル２２と２３、３
２と３３の間のドレイン領域での概略断面図である。こ
の図７（ａ）に示すように、チャネル拡散層１７ｂ、１
７ｃは、フィールド酸化膜５ａ、５ｂ下に形成した高濃
度Ｐ型チャネル接続用拡散層６ａ、６ｂ及び高濃度Ｐ型
コンタクト拡散層２９とコンタクトすることにより、こ
れらと一体になってメモリセルが形成される領域外にま
でＮウェル２内を延在している。そして、高濃度Ｐ型コ
ンタクト拡散層２９は、層間絶縁膜２４に形成されたコ
ンタクト孔２５ｃを介してチャネル用金属配線２７に接
続されており、このチャネル用金属配線２７は図６
（ａ）に示したように電位制御回路５１に接続されてい
る。これにより、メモリセル２１〜２３、３１〜３３の
チャネル拡散層１７ａ、１７ｂ、１７ｃは、電位制御回
路５１と電気的に接続されることになり、メモリセル２
１〜２３、３１〜３３のチャネル領域の電位を基板等か
ら独立して制御することが可能になる。尚、アロイスパ
イク対策等のために、コンタクト孔２５ｃ底部周辺のコ
ンタクト拡散層２９を深く形成してもよい。
【００５９】図７（ｂ）は、メモリセル２２、３２のゲ
ート領域での概略断面図である。この図７（ｂ）に示す
ように、ゲート電極６１は、メモリセル２２、３２等で
連続的に形成されている。また、メモリセル２２と３２
は、フィールド酸化膜５ａにより電気的に分離されてお
り、上述した高濃度Ｐ型チャネル接続用拡散層６ａがこ
のフィールド領域でのチャネルストップ層としても機能
することが分かる。
【００６０】図７（ｃ）は、メモリセル２１と２２、３
１と３２の間のソース領域での概略断面図である。この
図７（ｃ）に示すように、ソース配線２８はコンタクト
孔２５ｄにおいて高濃度Ｎ型コンタクト拡散層３０と接
続している。このコンタクト拡散層３０はＮウェル２と
同導電型であり、電気的に接続している。従って、ソー
ス配線２８は、高濃度Ｎ型コンタクト拡散層３０を介し
て、Ｎウェル２に形成された総てのメモリセルのソース
と電気的に接続している。このように、Ｎウェル２と接
続するソース配線２８を設けることにより、メモリセル
２１〜２３、３１〜３３のソース電位を制御することが
可能になる。なお、図１０の各種配線の配置図は本実施
形態にも適用される。
【００６１】次に、本実施形態のマスクＲＯＭの製造方
法を図８〜図９及び図５を参照して説明する。尚、図８
及び図９は図６（ｂ）と同じ断面を、図５は図７（ａ）
と同じ断面を夫々示す。
【００６２】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板１に、例えばリン等のＮ型不純物を、加速電圧
５０ｋｅＶ程度、ドーズ量１×１０13／ｃｍ2 程度でイ
オン注入する。しかる後、例えば温度１０５０℃程度の
窒素雰囲気下で６時間程度の熱処理を行い、シリコン基
板１の表面部分にＮウェル２を形成する。
【００６３】次に、図５（ａ）及び図５（ｂ）に示すよ
うに、第１の実施形態と同じ工程により、フィールド酸
化膜５ａ、５ｂ及び高濃度Ｐ型のチャネル接続用拡散層
６ａ、６ｂを形成する。
【００６４】次に、図８（ｂ）に示すように、各メモリ
セルトランジスタ２１〜２３に書き込むべきデータに応
じた形状にパターニングされたフォトレジスト６３をマ
スクとしてイオン注入を行い、Ｎウェル２にホウ素等の
Ｐ型不純物を加速エネルギー２０ｋｅＶ程度でドーズ量
５×１０14ｃｍ-2程度で導入する。例えば、メモリセル
２２にデータ“０”をメモリセル２１、２３にデータ
“１”を書き込む場合、メモリセル２１、２３が形成さ
れる領域のフォトレジスト６３を残存させるとともに、
メモリセル２２が形成される領域であってチャンネル拡
散層がウェル２の表面の、その上にゲート電極６１が構
成される領域に終端する終端部（図６（ｂ）の１７′
ｂ）となる領域のフォトレジスト６３が除去されるよう
にパターニングを行う。このイオン注入により、メモリ
セル２２が形成される領域のＰ型不純物の不純物濃度が
他の領域と比較して大きくなる。
【００６５】次に、図８（ｃ）に示すように、例えば膜
厚４０ｎｍ程度のゲート酸化膜６２を熱酸化により形成
し、さらに、そのゲート酸化膜６２上に膜厚１００〜２
００ｎｍ程度の多結晶シリコン膜８をＣＶＤ法により形
成する。しかる後、多結晶シリコン膜８内に不純物、例
えばリン等を１×１０18／ｃｍ3 程度の濃度で導入す
る。
【００６６】次に、図８（ｄ）に示すように、フォトレ
ジスト（図示せず）を全面に塗布した後、このフォトレ
ジストをゲート電極のパターンにパターニングする。そ
して、そのパターニングされたフォトレジストをマスク
として、多結晶シリコン膜８及びゲート酸化膜６２を夫
々選択的にエッチング除去することにより、多結晶シリ
コン膜８からなるゲート電極６１を形成する。しかる
後、フォトレジストを除去する。
【００６７】次に、図９（ａ）及び図５（ｃ）に示すよ
うに、フォトレジスト１３を全面に塗布した後、このフ
ォトレジスト１３を、図６（ａ）に示す領域４０のパタ
ーン、即ち、コンタクト孔２５ｃが設けられる領域を覆
うパターンにパターニングする。そして、このパターニ
ングされたフォトレジスト１３及びフィールド酸化膜５
ａ、５ｂをマスクとして、例えば砒素等のＮ型不純物
を、加速電圧４０ｋｅＶ程度、ドーズ量５×１０15／ｃ
ｍ2 程度でＮウェル２内にイオン注入する。このとき、
イオン注入されたＮ型不純物は、後に行う熱処理によっ
て拡散し、各メモリセルのソース拡散層１５ａ、１５
ｂ、ドレイン拡散層１６ａ、１６ｂと高濃度Ｎ型コンタ
クト拡散層３０とを夫々形成する。
【００６８】次に、図９（ｂ）及び図５（ｄ）に示すよ
うに、フォトレジスト１３を除去した後、フォトレジス
ト１４を全面に塗布し、このフォトレジスト１４を、図
６（ａ）に示す領域４１を除くパターン、即ち、各ゲー
ト電極を挟んで対向するＮウェル２の領域の一方が露出
するパターンにパターニングする。そして、このパター
ニングされたフォトレジスト１４及びフィールド酸化膜
５ａ、５ｂをマスクとして、例えばホウ素等のＰ型不純
物を、加速電圧２０ｋｅＶ程度、ドーズ量５×１０14／
ｃｍ2 程度でＮウェル２内にイオン注入する。このとき
イオン注入されたＰ型不純物は、後に行う熱処理によっ
て拡散し、各メモリセルのドレイン拡散層１６ａ、１６
ｂを夫々取り囲むチャネル拡散層１７ａ、１７ｂ及び高
濃度Ｐ型コンタクト拡散層２９を形成する。しかる後、
フォトレジスト１４を除去する。
【００６９】次に、図９（ｃ）に示すように、例えば温
度９５０℃程度の窒素雰囲気下で３０分程度の熱処理を
行い、素子領域のＮウェル２内にイオン注入された砒素
及びホウ素を夫々拡散させる。このとき、図９（ａ）の
工程でイオン注入された砒素の拡散により、メモリセル
２１、２２に共有されるソース拡散層１５ａ、メモリセ
ル２３のソース拡散層１５ｂ、メモリセル２１のドレイ
ン拡散層１６ａ、メモリセル２２、２３に共有されるド
レイン拡散層１６ｂ、及び、高濃度Ｎ型コンタクト拡散
層３０が形成される。一方、ホウ素の拡散係数が砒素の
拡散係数よりかなり大きいために、このホウ素の拡散に
より、ドレイン拡散層１６ａ、１６ｂを夫々取り囲むＰ
型のチャネル拡散層１７ａ、１７ｂと高濃度Ｐ型コンタ
クト拡散層２９とが形成される。
【００７０】また、図８（ｂ）の工程でホウ素をイオン
注入したことにより、チャネル拡散層１７ｂのＰ型不純
物の不純物濃度が、メモリセル２２側で相対的に高く、
メモリセル２３側で相対的に低くなるとともに、チャネ
ル拡散層１７ａのＰ型不純物の不純物濃度が、メモリセ
ル２１側で相対的に低くなる。これにより、メモリセル
２１、２３のしきい値電圧は相対的に小さくなり、メモ
リセル２２のしきい値電圧は相対的に大きくなる。
【００７１】また、ドレイン拡散層１６ａ、１６ｂは、
ゲート電極６１に対して自己整合的に形成されるととも
に、チャネル拡散層１７ａ、１７ｂによってＮウェル２
から電気的に絶縁分離される。このとき、チャネル拡散
層１７ａ、１７ｂが形成される範囲は、砒素とホウ素の
拡散係数の差及び拡散時の熱処理条件に強く依存し、従
って、ゲート電極６１等の加工寸法及び精度とは殆ど関
係なく制御することができる。なお、この際に形成され
たチャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタ
クト拡散層２９は、図５（ｂ）の工程で形成されたチャ
ネル接続用拡散層６ａ、６ｂとコンタクトして一体とな
る。
【００７２】この後、チャネル用金属配線２７と電位制
御回路５１とを接続する等、上記第１の実施形態と同様
の工程を経ることにより、図６に示したマスクＲＯＭが
完成する。
【００７３】このように、本実施形態では、チャネル拡
散層１７ａ、１７ｂ、１７ｃ、高濃度Ｐ型チャネル接続
用拡散層６ａ、６ｂ及び高濃度Ｐ型コンタクト拡散層２
９がＮウェル２内に延在して連続的に形成されており、
この連続的に形成されたＰ型の不純物拡散層が各メモリ
セルからの延在部分である高濃度Ｐ型コンタクト拡散層
２９においてコンタクト孔２５ｃを介してチャネル用金
属配線２７に接続されることにより、チャネル拡散層１
７ａ、１７ｂ、１７ｃが電位制御回路５１と電気的に接
続されている。これにより、メモリセル２１〜２３、３
１〜３３のチャネル拡散層１７ａ、１７ｂ、１７ｃを、
フローティング状態にすることなく、その電位を基板等
から独立して制御することが可能になる。従って、読み
出し動作を行う場合にパンチスルーが生じる等のために
しきい値電圧がメモリセル毎にばらつくことがなくな
り、信頼性の高い安定した動作を行わせることが可能と
なる。
【００７４】次に、本実施形態のマスクＲＯＭの読み出
し動作を、図６（ｂ）に示すメモリセル２１〜２３を例
にとって説明する。なお、以下の説明において、メモリ
セル２２にデータ“０”がメモリセル２１、２３にデー
タ“１”が書き込まれている、即ちメモリセル２１、２
３のしきい値電圧が相対的に小さく、メモリセル２２の
しきい値電圧が相対的に大きいものとする。
【００７５】メモリセル２１〜２３に記憶されたデータ
の読み出しを行うには、メモリセル２１、２３のしきい
値電圧よりも大きく且つメモリセル２２のしきい値電圧
よりも小さい電圧をゲート電極６１に印加するととも
に、ドレイン拡散層１６ａ、１６ｂに１〜３Ｖ、Ｎウェ
ル２及びソース拡散層１５ａ、１５ｂ並びにチャネル拡
散層１７ａ、１７ｂに０Ｖの電圧を印加する。そして、
このときのドレイン電流の有無によって、メモリセル２
１〜２３のそれぞれに書き込まれたデータが“０”また
は“１”のいずれであるかを判定する。
【００７６】尚、以上に説明した実施形態では、Ｎウェ
ル２よりも高濃度のソース拡散層１５ａ、１５ｂを設け
て、ソースを高耐圧構造としているが、ソース拡散層を
設けずに、Ｎウェル２のみをソースとして機能させても
よい。また、上述の実施形態では、ウェル（並びにソー
ス拡散層）及びドレイン拡散層が夫々Ｎ型でチャネル拡
散層がＰ型の場合を説明したが、ウェル（並びにソース
拡散層）及びドレイン拡散層が夫々Ｐ型でチャネル拡散
層がＮ型の場合にも本発明は適用可能である。また、本
発明は、各メモリセルトランジスタ毎に選択トランジス
タを有するＥＥＰＲＯＭに適用することも可能である。
【００７７】次に、本発明の第３の実施形態について、
図１１〜図１２を参照して説明する。本実施形態が第
１、第２の実施形態と異なるのは、本実施形態において
は素子分離フィールド酸化膜に代えて、素子分離用電極
を用いて素子活性領域を電気的に分離したことにある。
【００７８】図１１は、第１の実施形態の図２（ａ）に
相当するものであり、図２（ａ）と同じ構成要素には同
じ参照番号で示す。図１１に示すように、本実施形態に
おいては、図２（ａ）のフィールド酸化膜５ａに代えて
半導体基板上に形成された絶縁膜９０２、その上に形成
された素子分離電極９０３、その上面及び側面をカバー
するキャップ絶縁膜９０４及びサイドウォール絶縁膜９
０５を含む素子分離電極構造が形成される。それに伴
い、Ｐ型チャネル拡散層１７ｂは、半導体基板の表面の
素子分離電極９０３の下部に延びる延長部６ｂを通って
高濃度Ｐ型コンタクト拡散層２９に接続される。
【００７９】次に、本実施形態によるフラッシュメモリ
の製造方法を図１２に基づいて説明する。
【００８０】まず、図１２（ａ）に示すように、Ｐ型シ
リコン基板１に、例えばリン等のようなＮ型不純物を、
加速電圧５０ｋｅＶ程度、ドース量１×１０13／ｃｍ2
程度でイオン注入する。しかる後、例えば温度１０５０
℃程度の窒素雰囲気下で６時間程度の熱処理を行い、シ
リコン基板１の表面部分にＮウエル２を形成する。
【００８１】次に、Ｎウエル２上に膜厚２０ｎｍ程度の
シリコン酸化膜３及びその上にレジスト膜９０１を夫々
形成し、将来素子活性領域とする領域にのみレジスト膜
９０１が残るように選択的にレジスト膜９０１をパター
ニングする。しかる後、残ったレジスト膜９０１のパタ
ーンをマスクとして、Ｎウエル２内に、例えばホウ素等
のＰ型不純物を、加速電圧２０ｋｅＶ程度、ドーズ量１
×１０15／ｃｍ2 程度でイオン注入する。その後、レジ
スト膜９０１を除去する。
【００８２】次に、図１２（ｂ）に示すように、Ｐ型シ
リコン基板１に熱処理を施すことにより高濃度Ｐ型のチ
ャネル接続用拡散層６ａ、６ｂを形成する。しかる後、
熱酸化法によってＮウエル２上にシリコン酸化膜９０２
を形成した後、ＣＶＤ法によってシリコン酸化膜９０２
上に不純物を含有する多結晶シリコン膜９０３とシリコ
ン酸化膜９０４を順次堆積する。次に、フォトリソグラ
フィー技術及びエッチング技術によって、シリコン酸化
膜９０４、多結晶シリコン膜９０３、シリコン酸化膜９
０２を順次パターニングすることにより、高濃度Ｐ型の
チャネル接続用拡散層６ａ、６ｂ上のみに上記シリコン
酸化膜９０２、多結晶シリコン膜９０３、シリコン酸化
膜９０４を残存させる。この多結晶シリコン膜９０３
は、ＧＮＤまたは外部よりアクセス可能に形成された導
電層と接続され、その両側に互いに電気的に分離された
２つの素子活性領域を固定する、素子分離電極を形成す
る。
【００８３】更に、ＣＶＤ法によってシリコン酸化膜９
０５をＮウエル２上全面に堆積した後、このシリコン酸
化膜９０５に異方性エッチングを施すことにより、シリ
コン酸化膜９０２、多結晶シリコン膜９０３、シリコン
酸化膜９０４の側壁にシリコン酸化膜９０５を残存させ
る。それにより、多結晶シリコン膜９０３の側壁にサイ
ドウォールシリコン酸化膜９０５を形成するものであ
る。
【００８４】次に、図１２（ｃ）に示すように、フォト
レジスト１３を全面に塗布した後、このフォトレジスト
１３を、図１（ａ）に示す領域４０のパターン、即ち、
コンタクト孔２５ｃが設けられる領域を覆うパターンに
パターニングする。そして、このパターニングされたフ
ォトレジスト１３及び素子分離用電極９０３をマスクと
して、例えば砒素等のＮ型不純物を、加速電圧４０ｋｅ
Ｖ程度、ドーズ量５×１０15／ｃｍ2 程度でＮウエル２
内にイオン注入する。このとき、イオン注入されたＮ型
不純物は、後に行う熱処理によって拡散し、各メモリセ
ルのソース拡散層１５ａ、１５ｂ、ドレイン拡散層１６
ａ、１６ｂと高濃度Ｎ型コンタクト拡散層３０とを夫々
形成する。尚、Ｎ型不純物としてリンをイオン注入した
場合には、同一イオン注入条件において、より深くイオ
ンを注入することができる。
【００８５】次に、図１２（ｄ）に示すように、フォト
レジスト１３を除去した後、フォトレジスト１４を全面
に塗布し、このフォトレジスト１４を、図１（ａ）に示
す領域４１を除くパターン、即ち、各制御ゲートの両側
にあるＮウエル２の２つの領域の一方が露出するパター
ンにパターニングする。そして、このパターニングされ
たフォトレジスト１４及び素子分離用電極９０３をマス
クとして、例えばホウ素等のＰ型不純物を、加速電圧２
０ｋｅＶ程度、ドーズ量５×１０14ｃｍ2 程度でＮウエ
ル２内にイオン注入する。このときイオン注入されたＰ
型不純物は、後に行う熱処理によって拡散し、各メモリ
セルのドレイン拡散層１６ａ、１６ｂを夫々取り囲むチ
ャネル拡散層１７ａ、１７ｂ及び高濃度Ｐ型コンタクト
拡散層２９を形成する。しかる後、フォトレジスト１４
を除去する。
【００８６】
【発明の効果】本発明によれば、ＤＳＡ型のメモリセル
トランジスタのチャネル領域の電位が制御可能に構成さ
れているために、このチャネル領域がフローティング状
態にはならず、従って、読み出し及び書き換え動作を行
う場合にしきい値電圧がメモリセル毎にばらつくことも
ないので、安定した動作を行わせることができるように
なる。また、各メモリセルの実効チャネル長を不純物の
横方向拡散長により制御できるので、メセルセルサイズ
を縮小した場合でも、浮遊ゲート等の加工限界に起因す
る実効チャネル長のばらつきがない。従って、高集積化
が可能であるとともに、例えばデータ読み出し時のしき
い値電圧やドレイン電流又はデータ書き込み時の書き込
み特性等のメモリセル特性のばらつきのきわめて少な
い、信頼性及び良品率の高い不揮発性半導体記憶装置を
得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるフラッシュメモ
リの要部を示す概略平面図及び概略断面図である。
【図２】本発明の第１の実施形態によるフラッシュメモ
リの要部を示す概略断面図である。
【図３】本発明の第１の実施形態によるフラッシュメモ
リの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態によるフラッシュメモ
リの製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態によるフラッシュメモ
リの製造方法を工程順に示す概略断面図である。
【図６】本発明の第２の実施形態によるマスクＲＯＭの
要部を示す概略平面図及び概略断面図である。
【図７】本発明の第２の実施形態によるマスクＲＯＭの
要部を示す概略断面図である。
【図８】本発明の第２の実施形態によるマスクＲＯＭの
製造方法を工程順に示す概略断面図である。
【図９】本発明の第２の実施形態によるマスクＲＯＭの
製造方法を工程順に示す概略断面図である。
【図１０】本発明の第１の実施形態によるフラッシュメ
モリの概略平面図である。
【図１１】本発明の第３の実施形態によるフラッシュメ
モリの要部を示す概略断面図である。
【図１２】本発明の第３の実施形態によるフラッシュメ
モリの製造方法を工程順に示す概略断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎウェル ３ シリコン酸化膜 ４ シリコン窒化膜 ５ａ、５ｂ フィールド酸化膜 ６ａ、６ｂ チャネル接続用拡散層 ７ トンネル酸化膜 ８、１０ 多結晶シリコン膜 ９ ＯＮＯ膜 １１ 浮遊ゲート １２ 制御ゲート １５ａ、１５ｂ ソース拡散層 １６ａ、１６ｂ ドレイン拡散層 １７ａ、１７ｂ チャネル拡散層 ２１、２２、２３、３１、３２、３３ メモリセル ２４ 層間絶縁膜 ２５ａ、２５ｂ、２５ｃ、２５ｄ コンタクト孔 ２６ ビット線 ２７ チャネル用金属配線 ２８ ソース配線 ２９ 高濃度Ｐ型コンタクト拡散層 ３０ 高濃度Ｎ型コンタクト拡散層 ５１ 電位制御回路（電位制御手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成されたトランジスタにして、前
    記基板の表面の所定領域上に形成されたゲート構造と、
    前記半導体基板の表面の前記ゲート構造の両側に、互い
    に離隔して形成された第１の導電型の一対の不純物拡散
    層と、前記一対の不純物拡散層の少なくとも一方を囲む
    ように形成され、前記半導体基板の表面の所定領域に達
    する終端部をもち、該トランジスタのチャネル領域を形
    成する前記第１の導電型と異なる第２の導電型の第２の
    不純物拡散層とをもった前記トランジスタと、 前記第２の不純物拡散層に電気的に接続され、かつ外部
    よりアクセス可能に形成された導電層とを具備すること
    を特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記第２の不純物拡散層は前記半導体基
    板表面に延在する延長部を有し、前記導電層は前記トラ
    ンジスタをカバーするように前記半導体基板上に形成さ
    れた層間絶縁層の上に形成され、前記層間絶縁層に形成
    されたコンタクトホールを介して前記第２の不純物拡散
    層の前記延長部に接続されていることを特徴とする請求
    項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記半導体基板に少なくとも２つの電気
    的に離隔された素子活性領域を画定するため、前記半導
    体基板に形成された少なくとも１つの長く延びた素子分
    離用フィールド酸化膜をさらに有し、前記トランジスタ
    は、前記２つの素子活性領域の一方に形成され、前記第
    ２の不純物拡散層の延長部は、前記フィールド酸化膜の
    下方を通り、前記２つの素子活性領域の他方に延びてい
    ることを特徴とする請求項２に記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板上に形成された少なくとも１つのメモリ
    セルトランジスタにして、各トランジスタが、前記半導
    体基板の表面の所定の領域上に第１の絶縁膜をその間に
    介して形成された浮遊ゲートと、前記浮遊ゲートの上に
    第２の絶縁膜をその間に介して形成された制御ゲートと
    を含むスタック型ゲート構造と、前記半導体基板の表面
    の前記ゲート構造の両側に互いに離隔して形成されて、
    前記半導体基板よりも低い抵抗をもった、第１の導電型
    の一対の第１の不純物拡散層と、前記半導体基板内に前
    記一対の第１の不純物拡散層の少なくとも一方を囲むよ
    うに形成され、その終端部が前記半導体基板の表面の所
    定領域に達して該トランジスタのチャネル領域を形成す
    る、前記第１の導電型と異なる第２の導電型の第２の不
    純物拡散層とを含む前記少なくとも１つのメモリセルト
    ランジスタと、 前記半導体基板内に延長する前記第２の不純物拡散層の
    延長部と、 前記延長部に電気的に接続され、かつ外部よりアクセス
    可能に形成された導電層とを具備することを特徴とする
    不揮発性半導体記憶装置。
  5. 【請求項５】 前記導電層は前記メモリトランジスタを
    カバーするように前記半導体基板上に形成された層間絶
    縁層の上に形成され、前記層間絶縁層に形成されたコン
    タクトホールを介して前記第２の不純物拡散層の前記延
    長部に接続されていることを特徴とする請求項４に記載
    の不揮発性半導体記憶装置。
  6. 【請求項６】 前記半導体基板に少なくとも２つの電気
    的に離隔された素子活性領域を画定するため、前記半導
    体基板に形成された少なくとも１つの長く延びた素子分
    離用フィールド酸化膜をさらに有し、前記少なくとも１
    つのトランジスタは、前記２つの素子活性領域の一方に
    形成され、前記第２の不純物拡散層の延長部は、前記フ
    ィールド酸化膜の下方を通り、前記２つの素子活性領域
    の他方に延びていることを特徴とする請求項４に記載の
    不揮発性半導体記憶装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板上に形成された少なくとも１つのメモリ
    セルトランジスタにして、各トランジスタが、前記半導
    体基板の表面の所定の領域上に、絶縁膜をその間に介し
    て形成されたゲート電極と、前記半導体基板の表面の前
    記ゲート電極の両側部分に互いに離隔して形成されて前
    記半導体基板よりも低い抵抗をもった前記第１の導電型
    の一対の第１の不純物拡散層と、前記半導体基板内に前
    記一対の第１の不純物拡散層の少なくとも一方を囲むよ
    うに形成され、前記半導体基板の表面の所定領域に達す
    る終端部をもち、該トランジスタのチャネル領域を形成
    する、前記第１の導電型と異なる第２の導電型の第２の
    不純物拡散層とを備えている前記少なくとも１つのメモ
    リセルトランジスタと、 前記半導体基板内に延長する前記第２の不純物拡散層の
    延長部と、 前記延長部に電気的に接続され、かつ外部よりアクセス
    可能に形成された導電層とを具備することを特徴とする
    不揮発性半導体記憶装置。
  8. 【請求項８】 前記導電層は前記メモリトランジスタを
    カバーするように前記半導体基板上に形成された層間絶
    縁層の上に形成され、前記層間絶縁層に形成されたコン
    タクトホールを介して前記第２不純物拡散層の前記延長
    部に接続されていることを特徴とする請求項７に記載の
    不揮発性半導体記憶装置。
  9. 【請求項９】 前記半導体基板に少なくとも２つの電気
    的に離隔された素子活性領域を画定するため、前記半導
    体基板に形成された少なくとも１つの長く延びた素子分
    離用フィールド酸化膜をさらに有し、前記少なくとも１
    つのトランジスタは、前記２つの素子活性領域の一方に
    形成され、前記第２の不純物拡散層の延長部は、前記フ
    ィールド酸化膜の下方を通り、前記２つの素子活性領域
    の他方に延びていることを特徴とする請求項７に記載の
    不揮発性半導体記憶装置。
  10. 【請求項１０】 前記半導体基板が第１の導電型である
    ことを特徴とする請求項１〜９のいずれか１項に記載の
    不揮発性半導体記憶装置。
  11. 【請求項１１】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型であることを特徴とする請求項１〜
    １０のいずれか１項に記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記半導体基板に少なくとも２つの電
    気的に離隔された素子活性領域を画定するため、前記半
    導体基板に形成された少なくとも１つの長く延びた素子
    分離用電極をさらに有し、前記トランジスタは、前記２
    つの素子活性領域の一方に形成され、前記第２の不純物
    拡散層の延長部は、前記素子分離用電極の下方を通り、
    前記第２つの素子活性領域の他方に延びていることを特
    徴とする請求項２、４、７のいずれか１項に記載の不揮
    発性半導体記憶装置。
  13. 【請求項１３】 第１の導電型の半導体基板の予め定め
    られた領域に、前記第１の導電型と異なる第２の導電型
    の不純物を導入し、それに熱処理を施して、２つの素子
    活性領域を互いに電気的に分離する少なくとも１つのフ
    ィールド酸化膜を形成すると共に、前記第２の導電型の
    不純物を活性化して前記フィールド酸化膜の下に第２導
    電型の不純物拡散層を形成する工程と、 前記２つの素子活性領域の少なくとも一方の領域の上
    に、第１の絶縁膜を間に介して形成された浮遊ゲート、
    該浮遊ゲートの上に第２の絶縁膜を間に介して形成され
    た制御ゲートを含むスタックドゲートを形成する工程
    と、 前記半導体基板表面の前記スタックドゲートの両側の領
    域に第１の導電型の不純物を導入し、前記両側の領域の
    一方の領域に前記第１の導電型の不純物より拡散係数が
    大きい第２の導電型の不純物を導入し、それに熱処理を
    施して前記第１の導電型の不純物と前記第２の導電型の
    不純物を活性化して、前記両側の領域に前記第１の導電
    型の不純物の拡散による一対の第１拡散層を形成すると
    共に、前記一方の領域に前記第１拡散層を囲み、前記一
    方の素子活性領域の表面に達する終端部をもった前記第
    ２の導電型の不純物の拡散による第２拡散層を形成する
    工程と、 前記第２拡散層に電気的に接続され外部よりアクセス可
    能な導電層を形成する工程とを具備することを特徴とす
    る不揮発性半導体記憶装置の製造方法。
  14. 【請求項１４】 複数のメモリセルをもった不揮発性半
    導体記憶装置の製造方法において、 第１の導電型の半導体基板の予め定められた領域に、前
    記第１の導電型と異なる第２の導電型の不純物を導入
    し、それに熱処理を施して、２つの素子活性領域を互い
    に電気的に分離する少なくとも１つのフィールド酸化膜
    を形成すると共に、前記第２の導電型の不純物を活性化
    して前記フィールド酸化膜の下に第２導電型の不純物拡
    散層を形成する工程と、 前記複数のメモリセルに書き込むべきデータに応じたパ
    ターンのマスクを用いて、前記素子活性領域の所定箇所
    に第２の導電型の不純物を導入する工程と、 前記２つの素子活性領域の少なくとも一方に所定のパタ
    ーンで、前記複数のメモリセルのトランジスタのゲート
    構造を形成する工程と、 前記半導体基板の前記ゲート構造の両側の領域に前記第
    １の導電型の不純物を導入し、前記両側の領域の一方の
    領域に前記第１の導電型の不純物より拡散係数が大きい
    第２の導電型の不純物を導入し、それに熱処理を施して
    前記第１の導電型の不純物と前記第２の導電型の不純物
    を活性化し、拡散して、前記両側の領域に前記第１の導
    電型の不純物の拡散による一対の第１拡散層を、前記一
    方の領域に前記第１拡散層を囲み、前記半導体基板の表
    面に達する終端部をもった前記第２の導電型の不純物の
    拡散による第２拡散層を夫々形成する工程と、 前記第２拡散層に電気的に接続され外部よりアクセス可
    能な導電層を形成する工程とを具備することを特徴とす
    る不揮発性半導体記憶装置の製造方法。
  15. 【請求項１５】 前記第１の導電型がＮ型であり、前記
    第２の導電型がＰ型であることを特徴とする請求項１３
    又は１４に記載の不揮発性半導体記憶装置の製造方法。
JP06186896A 1995-02-28 1996-02-23 不揮発性半導体記憶装置及びその製造方法 Expired - Fee Related JP3586332B2 (ja)

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