JPH0828632B2 - Input/Output Circuit - Google Patents
Input/Output CircuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、オーディオ信号処理回路などに用いられ
るICに外付けされるキャパシタやその端子の削減のため
の入出力共用化に用いられる入出力回路に関する。Description: FIELD OF THEINVENTION The present invention relates to an input/output circuit used for shared input/output to reduce the number of capacitors and their terminals that are externally attached to ICs used in audio signal processing circuits and the like.
一般に、ビデオテープレコーダなどのオーディオ信号
の処理回路において、その処理回路を構成するICに対し
て設置されるキャパシタや端子を削減するため、入出力
端子を単一化し、入出力の共用化が図られている。 Generally, in audio signal processing circuits such as video tape recorders, input/output terminals are unified and shared input/output is achieved in order to reduce the number of capacitors and terminals provided for the ICs that make up the processing circuits.
たとえば、第２図に示すように、オーディオ信号処理
系統において、二つの信号処理用IC2、４が設置され、
各IC2、４には、対応する単一化された入出力端子（ピ
ン）21、41が設けられている。 For example, as shown in FIG. 2, two signal processing ICs 2 and 4 are installed in an audio signal processing system.
Each of the ICs 2, 4 is provided with a corresponding unified input/output terminal (pin) 21, 41.
このような入出力系統を共通にした各IC2、４では、
それぞれ入力回路22、42および出力バッファ回路23、43
が設置され、これらの入出力動作が、図示していない制
御回路からのコントロール信号VC1、VC2によって切り換
えられる。たとえば、IC2からIC4に信号が伝達される場
合には、出力バッファ回路23および入力回路42が動作状
態、入力回路22および出力バッファ回路43が不動作状態
に切り換えられ、出力バッファ回路23の出力信号V01が
入出力端子21からキャパシタ６を経てIC4の入出力端子4
1ら入力回路42に加えられる。また、この逆の場合に
は、出力バッファ回路43および入力回路22が動作状態、
入力回路42および出力バッファ回路23が不動作状態に切
り換えられ、出力バッファ回路43の出力信号V02が入出
力端子41からキャパシタ６を経てIC2の入出力端子21か
ら入力回路22に加えられる。 In each IC2 and 4, which share such an input/output system,
The input circuits 22 and 42 and the output buffer circuits 23 and 43
These input/output operations are switched by control signals VC1 and VC2 from a control circuit (not shown). For example, when a signal is transmitted from IC2 to IC4, the output buffer circuit 23 and input circuit 42 are switched to an operating state, and the input circuit 22 and output buffer circuit 43 are switched to an inoperable state, and the output signal V01 of the output buffer circuit 23 is transmitted from the input/output terminal 21 to the input/output terminal 4 of IC4 via the capacitor 6.
In the opposite case, the output buffer circuit 43 and the input circuit 22 are in the operating state.
The input circuit 42 and the output buffer circuit 23 are switched to the inoperative state, and the output signal V02 of the output buffer circuit 43 is applied from the input/output terminal 41 through the capacitor 6 to the input/output terminal 21 of IC2 and to the input circuit 22.
このような入出力の共用化では、出力系として低イン
ピーダンス化や低歪率化を実現するため、帰還回路を備
えた増幅器や増幅利得を持たないバッファ回路が用いら
れている。このような入出力回路には、たとえば、エミ
ッタフォロワ回路を用いることが理論的には可能である
が、低歪率が確保できないという不都合がある。 In this type of shared input/output, amplifiers with feedback circuits and buffer circuits without amplification gain are used to achieve low impedance and low distortion in the output system. In theory, it is possible to use emitter follower circuits for this type of input/output circuit, but this has the disadvantage that low distortion cannot be ensured.
そして、このような入出力回路において、出力バッフ
ァ回路23には、たとえば、第３図に示すように、トラン
ジスタ231、232から成るトランジスタ差動対233が設置
され、共通に接続されたトランジスタ231、232のエミッ
タ側には、各トランジスタ231、232に対して動作電流を
流すための定電流源234が設置されているとともに、出
力バッファ回路23の動作を切り換えるためのスイッチ23
5が直列に設置されている。 In such an input/output circuit, for example, as shown in FIG. 3, a transistor differential pair 233 consisting of transistors 231 and 232 is provided in the output buffer circuit 23, and a constant current source 234 for supplying operating current to each of the transistors 231 and 232 is provided on the emitter side of the commonly connected transistors 231 and 232, and a switch 23 for switching the operation of the output buffer circuit 23 is provided on the emitter side of the commonly connected transistors 231 and 232.
5 are installed in series.
各トランジスタ231、232のコレクタ側には、能動負荷
としてトランジスタ236、237および抵抗238、239から成
る電流ミラー回路240が設置されており、トランジスタ2
32、237のコレクタに出力点が設定されている。すなわ
ち、トランジスタ232のベース・コレクタ間には、帰還
回路を成すトランジスタ241のベース・エミッタ間を用
いて短絡することによって、全帰還増幅器が構成されて
いる。そして、この出力バッファ回路23のトランジスタ
232のベースには、入出力端子21が形成されており、同
一構成の入力回路22が接続され、入力回路22および出力
バッファ回路23の共通化された入出力部には、抵抗242
を通して一定のバイアス電圧VBが加えられている。 A current mirror circuit 240 consisting of transistors 236, 237 and resistors 238, 239 is provided on the collector side of each of the transistors 231, 232 as an active load.
The output point is set to the collectors of the transistors 32 and 237. That is, a full feedback amplifier is formed by shorting the base-collector of the transistor 232 with the base-emitter of the transistor 241 which constitutes a feedback circuit.
An input/output terminal 21 is formed on the base of the output buffer circuit 232, and an input circuit 22 having the same configuration is connected to the input/output portion shared by the input circuit 22 and the output buffer circuit 23. A resistor 242 is connected to the input/output portion shared by the input circuit 22 and the output buffer circuit 23.
A constant bias voltage VB is applied through
ところで、入力回路22の動作が選択され、出力バッフ
ァ回路23が不動作状態に設定された場合のモードでは、
トランジスタ232の動作が停止しているにも拘わらず、
トランジスタ232、237のコレクタと接地点（IC基板）と
の間に寄生容量Ｃが生起し、トランジスタ232のベース
が入出力端子21に加えられる信号によって高電位化する
ため、ベース・コレクタ間のインピーダンスが低下し、
ベース・コレクタに対して入力信号に伴う充電電流ｉが
流れる。このような充電電流ｉは、入力信号の正負側振
幅の到来に対応して生じ、そのレベルがトランジスタ23
2のベース・コレクタ間が導通するスレッショルドレベ
ルを越える時点から充電を開始し、第４図に示すよう
に、信号Viに対応した充電電圧Vcが生じることになる。
この充電電圧Vcがエミッタフォロワ回路を成すトランジ
スタ241によって増幅されるので、トランジスタ241がク
ランプ回路として動作し、これが出力バッファ回路23の
出力動作点を上昇させる。 In the mode in which the input circuit 22 is selected and the output buffer circuit 23 is set to a non-operating state,
Even though the transistor 232 is deactivated,
A parasitic capacitance C occurs between the collectors of the transistors 232 and 237 and the ground point (IC substrate), and the base of the transistor 232 is brought to a high potential by the signal applied to the input/output terminal 21, so that the impedance between the base and collector is reduced.
A charging current i flows between the base and collector of the input signal. This charging current i occurs in response to the arrival of the positive and negative amplitudes of the input signal, and its level is
Charging begins when the threshold level at which the base-collector connection of transistor 2 becomes conductive is exceeded, and as shown in FIG. 4, a charging voltage Vc corresponding to signal Vi is generated.
This charging voltage Vc is amplified by the transistor 241 forming an emitter follower circuit, so that the transistor 241 operates as a clamp circuit, which raises the output operating point of the output buffer circuit 23 .
このため、入力回路22および出力バッファ回路23の動
作を単純に切り換えるだけでは、入力信号に応じて動作
点がフローティングし、動作を停止させるべき出力バッ
ファ回路23側に誤動作を生じさせることになる。このよ
うな誤動作は、IC2側およびIC4側の双方において生じ
る。したがって、出力バッファ回路23の出力側に入力回
路22との干渉を防止するため、第５図に示すように、コ
ントロール信号VC1によって制御されるスイッチ８を信
号系統に設置する必要がある。このようなスイッチ８を
設置することは、信号系統のインピーダンスが高くなる
とともに、スイッチ８を通過する信号に対し、波形歪を
生じさせる原因になる。 For this reason, if the input circuit 22 and the output buffer circuit 23 are simply switched over, the operating point will float in response to the input signal, causing a malfunction in the output buffer circuit 23, which should be stopped. Such a malfunction will occur on both the IC2 and IC4 sides. Therefore, in order to prevent interference between the input circuit 22 and the output side of the output buffer circuit 23, it is necessary to provide a switch 8 controlled by a control signal VC1 in the signal system, as shown in Fig. 5. The provision of such a switch 8 increases the impedance of the signal system and causes waveform distortion in the signal passing through the switch 8.
そこで、この発明は、このようなスイッチを併設する
ことなく、簡単な回路構成を以て信号の入出力を確保す
るとともに、低歪率化などを図った入出力回路の実現を
目的とする。 SUMMARY OF THE PRESENT EMBODIMENT An object of the present invention is to provide an input/output circuit which ensures signal input/output with a simple circuit configuration without providing such a switch, and which also achieves low distortion.
この発明の入出力回路は、第１図に例示するように、
入力回路（22、42）と出力バッファ回路（23、43）とを
併設して入出力端子（21又は41）を共用化した入出力回
路であって、前記出力バッファ回路に設置されたトラン
ジスタ差動対（303）の一方のトランジスタ（302）と負
荷（電流ミラー回路314）との間に前記負荷から前記ト
ランジスタ側に向かって順方向としたダイオード（トラ
ンジスタ315）を挿入し、このダイオードと負荷（電流
ミラー回路314）との接続点を出力点に設定し、この出
力点に出力トランジスタ（トランジスタ316）のベース
を接続し、この出力トランジスタのエミッタ側を前記入
出力端子に接続してなることを特徴とする。 The input/output circuit of the present invention, as shown in FIG.
An input/output circuit in which an input circuit (22, 42) and an output buffer circuit (23, 43) are provided in parallel to share an input/output terminal (21 or 41), characterized in that a diode (transistor 315) is inserted between one transistor (302) of a transistor differential pair (303) installed in the output buffer circuit and a load (current mirror circuit 314) with the forward direction from the load toward the transistor side, the connection point between this diode and the load (current mirror circuit 314) is set as an output point, the base of an output transistor (transistor 316) is connected to this output point, and the emitter side of this output transistor is connected to the input/output terminal.
このように構成すれば、トランジスタ差動対とその負
荷との間にダイオードが挿入され、全帰還増幅器の出力
点のレベルがダイオードの順方向降下電圧だけレベルシ
フトされるとともに、ダイオードの高電位側端子である
アノード側に生起する寄生容量（コレクタ容量）に対
し、逆方向に遮断することになり、不要な誤動作が阻止
される。 With this configuration, a diode is inserted between the transistor differential pair and its load, and the level of the output point of the full feedback amplifier is shifted by the forward drop voltage of the diode. At the same time, the parasitic capacitance (collector capacitance) occurring on the anode side, which is the high potential terminal of the diode, is blocked in the reverse direction, thereby preventing unnecessary malfunctions.
第１図は、この発明の入出力回路の実施例を示す。FIG. 1 shows an embodiment of an input/output circuit according to the present invention.
共通の信号処理系統には二つのIC2、４が設置され、
各IC2、４は、対応する単一化された入出力端子（ピ
ン）21、41により、キャパシタ６を介在させて接続され
ている。そして、IC2には入力回路22および出力バッフ
ァ回路23、また、IC4には入力回路42および出力バッフ
ァ回路43が設置されている。各出力バッファ回路23、43
は、それぞれ共通の全帰還増幅器を以て構成されてお
り、第１図に示す入出力回路では出力バッファ回路23を
具体的な回路として示したものである。 Two ICs, IC2 and IC4, are installed in the common signal processing system.
The ICs 2 and 4 are connected to each other by corresponding unified input/output terminals (pins) 21 and 41 with a capacitor 6 interposed therebetween. An input circuit 22 and an output buffer circuit 23 are provided in the IC2, and an input circuit 42 and an output buffer circuit 43 are provided in the IC4. Each of the output buffer circuits 23 and 43
are each constructed with a common total feedback amplifier, and in the input/output circuit shown in FIG. 1, the output buffer circuit 23 is shown as a specific circuit.
すなわち、出力バッファ回路23には、一対のトランジ
スタ301、302から成るトランジスタ差動対303が設置さ
れており、共通に接続されたエミッタ側には、定電流源
304からの定電流I0を動作電流として流すためのトラン
ジスタ305および抵抗306の直列回路が接続されている。 That is, the output buffer circuit 23 is provided with a transistor differential pair 303 consisting of a pair of transistors 301 and 302, and a constant current source
A series circuit of a transistor 305 and a resistor 306 is connected to supply a constant current I0 from 304 as an operating current.
定電流源304には、ベース・コレクタを共通にしてダ
イオード接続されたトランジスタ307および抵抗308が直
列に接続されている。すなわち、電流ミラー回路309に
よって定電流源304からの定電流I0がトランジスタ307お
よびトランジスタ305を通じてトランジスタ差動対303に
流れる。 A diode-connected transistor 307 and a resistor 308 are connected in series to the constant current source 304 with the base and collector in common. That is, a constant current I0 from the constant current source 304 flows through the transistors 307 and 305 to the transistor differential pair 303 by the current mirror circuit 309.
また、トランジスタ301、302のコレクタ側には、能動
負荷としてのトランジスタ310、311および抵抗312、313
から成る電流ミラー回路314が設置され、トランジスタ3
02、311のコレクタ間には、ダイオードを成すベース・
コレクタを共通にされたトランジスタ315が設置されて
いる。この実施例では、入出力回路がICで構成されるこ
とから、IC上のダイオード素子としてベース・コレクタ
を共通にすることによりダイオードとされたトランジス
タ315が用いられているが、直接ダイオード素子を以て
充当してもよい。 In addition, on the collector side of the transistors 301 and 302, transistors 310 and 311 and resistors 312 and 313 are connected as active loads.
A current mirror circuit 314 is provided, which comprises transistors 3
Between the collectors of 02 and 311, there is a base
A transistor 315 with a common collector is provided. In this embodiment, since the input/output circuits are configured with ICs, a transistor 315 with a common base and collector is used as a diode element on the IC, but a direct diode element may also be used.
このトランジスタ315のベース・コレクタには、エミ
ッタフォロワ回路を以て帰還回路を成す出力トランジス
タ316のベース・エミッタがそのエミッタ側をトランジ
スタ302のベース側にして接続され、コレクタが抵抗317
を介して電源側に接続されている。また、トランジスタ
302のベースには、電流ミラー回路309のトランジスタ31
8および抵抗319の直列回路が設置されている。 The base and collector of this transistor 315 are connected to the base and emitter of an output transistor 316 which forms a feedback circuit with an emitter follower circuit, with its emitter side being connected to the base side of the transistor 302, and its collector is connected to a resistor 317.
It is connected to the power supply via a transistor.
The base of 302 is connected to the transistor 31 of the current mirror circuit 309.
8 and resistor 319 are installed in series.
そして、電流ミラー回路309には、定電流源304からの
定電流I0をトランジスタ差動対303に流すか否かを切り
換えるためのスイッチ320がトランジスタ307のベース・
コレクタ側に設置され、スイッチ320はコントロール信
号VC1によって導通が制御される。すなわち、スイッチ3
20は、出力バッファ回路23が動作モードとなるとき、実
線で示すように開かれ、出力バッファ回路43が動作モー
ドに移行するとき、破線で示すように閉じられる。 In the current mirror circuit 309, a switch 320 for switching whether or not the constant current I0 from the constant current source 304 is passed to the transistor differential pair 303 is connected between the base and the base of the transistor 307.
The switch 320 is disposed on the collector side and its conduction is controlled by a control signal VC1 .
20 is opened as shown by the solid line when the output buffer circuit 23 is in the operating mode, and is closed as shown by the dashed line when the output buffer circuit 43 is in the operating mode.
また、入力回路22および出力バッファ回路23には、共
通のバイアス電圧VBが抵抗321を介して加えられてい
る。そして、IC4側に設置された出力バッファ回路43に
ついても同様に定電流源404が設置され、コントロール
信号VC2によるスイッチ420のオン・オフによって動作が
切り換えられ、また、入力回路42および出力バッファ回
路43には、共通のバイアス電圧VBが抵抗421を介して加
えられている。 A common bias voltage VB is applied to the input circuit 22 and the output buffer circuit 23 via a resistor 321. A constant current source 404 is also installed in the output buffer circuit 43 installed on the IC4 side, and its operation is switched by turning on and off a switch 420 by a control signal VC2 . A common bias voltage VB is also applied to the input circuit 42 and the output buffer circuit 43 via a resistor 421.
このように構成すると、出力バッファ回路23のトラン
ジスタ302、311のコレクタ間にトランジスタ315から成
るダイオードが挿入され、しかも、トランジスタ316の
ベースを能動負荷側のトランジスタ311のコレクタに接
続することにより、入力回路22が動作状態、出力バッフ
ァ回路23が不動作状態となるとき、トランジスタ311の
コレクタに形成される寄生容量（コレクタ容量）Ｃに対
する充電が阻止され、トランジスタ302の誤動作が防止
される。したがって、このようなダイオードでの誤動作
防止対策では、第５図に示したスイッチ８を設置する必
要がなく、他の複雑な回路を併用することがないので、
回路構成の簡略化とともに、出力系統の低インピーダン
ス化、低歪率化が実現される。 With this configuration, a diode consisting of transistor 315 is inserted between the collectors of transistors 302 and 311 of output buffer circuit 23, and the base of transistor 316 is connected to the collector of transistor 311 on the active load side, so that when input circuit 22 is in the operating state and output buffer circuit 23 is in the non-operating state, charging of parasitic capacitance (collector capacitance) C formed at the collector of transistor 311 is prevented, thereby preventing malfunction of transistor 302. Therefore, with such a diode as a countermeasure to prevent malfunction, it is not necessary to install switch 8 shown in Fig. 5, and no other complicated circuit is used in combination,
In addition to simplifying the circuit configuration, low impedance and low distortion are achieved in the output system.
以上説明したように、この発明によれば、併設される
出力バッファ回路と入力回路とを出力バッファ回路側に
ダイオードを付加することによって共用化でき、出力バ
ッファ回路と入力回路との切換えのために信号系統にス
イッチを付設する必要がなく、また、信号切換えのため
の複雑な回路を伴うこともなく、簡単な回路を以て入出
力系統の共用化とともに、出力系統の低インピーダンス
化および低歪率化を実現することができる。 As described above, according to the present invention, an output buffer circuit and an input circuit that are provided in parallel can be shared by adding a diode to the output buffer circuit side, and it is not necessary to provide a switch in the signal system for switching between the output buffer circuit and the input circuit, and no complicated circuitry is required for signal switching. With a simple circuit, the input/output systems can be shared, and low impedance and low distortion can be achieved in the output system.
第１図はこの発明の入出力回路の実施例を示す回路図、
第２図は従来の入出力回路を示すブロック図、第３図は
第２図に示した出力バッファ回路の具体的な回路構成を
示す回路図、第４図は第３図に示した出力バッファ回路
の動作特性を示す図、第５図はスイッチを挿入した従来
の入出力回路を示す回路図である。 ２、４……IC 21、41……入出力端子 22、42……入力回路 23、43……出力バッファ回路 302……トランジスタ 303……トランジスタ差動対 314……電流ミラー回路（負荷） 315……トランジスタ（ダイオード） 316……トランジスタ（出力トランジスタ） FIG. 1 is a circuit diagram showing an embodiment of an input/output circuit according to the present invention;
Fig. 2 is a block diagram showing a conventional input/output circuit, Fig. 3 is a circuit diagram showing a specific circuit configuration of the output buffer circuit shown in Fig. 2, Fig. 4 is a diagram showing the operating characteristics of the output buffer circuit shown in Fig. 3, and Fig. 5 is a circuit diagram showing a conventional input/output circuit with a switch inserted. 2, 4... IC 21, 41... Input/output terminal 22, 42... Input circuit 23, 43... Output buffer circuit 302... Transistor 303... Transistor differential pair 314... Current mirror circuit (load) 315... Transistor (diode) 316... Transistor (output transistor)
Claims (1)
入出力端子を共用化した入出力回路であって、 前記出力バッファ回路に設置されたトランジスタ差動対
の一方のトランジスタと負荷との間に前記負荷から前記
トランジスタ側に向かって順方向としたダイオードを挿
入し、このダイオードと負荷との接続点を出力点に設定
し、この出力点に出力トランジスタのベースを接続し、
この出力トランジスタのエミッタ側を前記入出端子に接
続してなることを特徴とする入出力回路。[Claim 1] An input/output circuit in which an input circuit and an output buffer circuit are provided in parallel to share an input/output terminal, comprising: a diode, the forward direction of which is from the load to the transistor, inserted between one transistor of a differential pair of transistors provided in the output buffer circuit and a load; a connection point between the diode and the load is set as an output point; and a base of an output transistor is connected to the output point;
an input/output circuit comprising: an output transistor having an emitter connected to the input/output terminal;
Priority Applications (1)
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|---|---|---|---|
| JP63154192A JPH0828632B2 (en) | 1988-06-22 | 1988-06-22 | Input/Output Circuit |
Applications Claiming Priority (1)
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| JP63154192A JPH0828632B2 (en) | 1988-06-22 | 1988-06-22 | Input/Output Circuit |
Publications (2)
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| JPH01320806A JPH01320806A (en) | 1989-12-26 |
| JPH0828632B2 true JPH0828632B2 (en) | 1996-03-21 |
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ID=15578849
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1988
- 1988-06-22 JP JP63154192A patent/JPH0828632B2/en not_active Expired - Fee Related
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| JPH01320806A (en) | 1989-12-26 |
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