JPH0828655B2 - Electronic counter device - Google Patents
Electronic counter deviceInfo
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- JPH0828655B2 JPH0828655B2 JP61190836A JP19083686A JPH0828655B2 JP H0828655 B2 JPH0828655 B2 JP H0828655B2 JP 61190836 A JP61190836 A JP 61190836A JP 19083686 A JP19083686 A JP 19083686A JP H0828655 B2 JPH0828655 B2 JP H0828655B2
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- Counters In Electrophotography And Two-Sided Copying (AREA)
- Control Or Security For Electrophotography (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、数値を計数するカウンタ装置、特に電子写
真複写機、ページプリンタのプリント枚数の計数に好適
な電子カウンタ装置に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a counter device for counting numerical values, and more particularly to an electronic counter device suitable for counting the number of prints of an electrophotographic copying machine or a page printer.
〔従来技術〕 従来、この種の装置としては、電磁カウンタとカムを
組合せたメカカウンタが使用されていたが、最近ではマ
イクロコンピュータ制御の電子カウンタが普及してい
る。このカウンタは計数値の記憶手段としてCMOSのRAM
（ランダムアクセスメモリ）、あるいはCMOSのCPU（プ
ロセッサ回路）に内蔵されたRAMを用い、且つこのRAMは
電源遮断時にデータが消滅するため、リチウム電池等に
よりバックアップされる。また、RAMの代りにデータの
書込み及び消去が可能なEE−PROM（エレクトリカリ−イ
レーサブループログラマブルリードオンリーメモリ）も
用いられている。EE−PROMを使用した場合、周知の如
く、バックアップ用の電池は不要である。そして、これ
らのカウンタのデータは発光ダイオードからなる７セグ
メントの表示器を使用して表示できるため、メカカウン
タに比較して表示品質が良く、また他の装置とデータの
授受できる利点を有する。[Prior Art] Conventionally, as this type of device, a mechanical counter in which an electromagnetic counter and a cam are combined has been used, but recently, an electronic counter controlled by a microcomputer has become widespread. This counter is a CMOS RAM as a means of storing the count value.
(Random access memory) or RAM built in a CMOS CPU (processor circuit) is used, and since data is lost in this RAM when power is cut off, it is backed up by a lithium battery or the like. Further, instead of RAM, EE-PROM (Electrical-erasable programmable read-only memory) capable of writing and erasing data is also used. When using the EE-PROM, as is well known, a backup battery is unnecessary. Since the data of these counters can be displayed by using a 7-segment display consisting of a light emitting diode, it has an advantage that the display quality is better than that of the mechanical counter and the data can be exchanged with other devices.
しかしながら、前述のようなCMOSのRAMあるいはEE−P
ROMを用いたカウンタ装置では、いずれであってもCPUに
よって制御するため、もしCPUが暴走するような事態が
生じた場合、カウンタの内容を誤書込みによって破壊す
る恐れがある。CPUが暴走した場合、その検出手段とし
てウォッチドッグタイマのようなものも知られている
が、CPUの暴走を検出するには一定の時間が必要である
ため、その時間内にCPUが暴走すればやはり前述のよう
なデータの破壊の恐れがある。従って、ウオッチドッグ
タイマを用いても、確実にカウンタの内容を保護するこ
とが困難であった。However, as described above, CMOS RAM or EE-P
In a counter device using a ROM, whichever is controlled by the CPU, if the CPU goes out of control, the contents of the counter may be erroneously written and destroyed. When a CPU goes out of control, something like a watchdog timer is known as a means of detecting it, but it takes a certain amount of time to detect a runaway of the CPU, so if the CPU goes out of control within that time After all, there is a risk of data destruction as described above. Therefore, it is difficult to reliably protect the contents of the counter even if the watchdog timer is used.
本発明は、上記問題点に鑑み、CPUが暴走した場合で
あっても、確実にデータを保護するようにした電子カウ
ンタ装置を提供することを目的とする。In view of the above problems, it is an object of the present invention to provide an electronic counter device that reliably protects data even when the CPU runs out of control.
上記目的は本発明によれば、特定コードデータを記憶
するROMと、該ROMから前記特定コードデータを読み出
し、該特定コードデータを出力する制御手段と、該制御
手段から出力される特定コードデータを入力し、アクセ
ス許可信号を出力する許可信号出力手段と、該許可信号
出力手段の出力に従ってメモリにカウントデータを書き
込む書き込み手段とを有することを特徴とする電子カウ
ンタ装置を提供することにより達成される。According to the present invention, the above object is to provide a ROM that stores specific code data, a control unit that reads out the specific code data from the ROM and outputs the specific code data, and a specific code data output from the control unit. The present invention is achieved by providing an electronic counter device characterized by having permission signal output means for inputting and outputting an access permission signal, and writing means for writing count data to a memory according to the output of the permission signal output means. .
以下、本発明の実施例を図面を参照して詳細に説明す
る。第１図は本発明のカウンタ装置の一実施例を示すブ
ロック図である。なお、本実施例は電子写真複写機に使
用されるカウンタ装置を例にとって説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the counter device of the present invention. The present embodiment will be described by taking a counter device used in an electrophotographic copying machine as an example.
第１図において、１はCPU（プロセッサ回路）であ
り、ROM（リードオンリメモリ）２に格納された制御プ
ログラムに従って電子写真複写機の動作を制御する。３
はRAM（ランダムアクセスメモリ）、４はEE−PROMであ
り、電気的にデータの消去、書込みができる機能を有
し、後述するようにRAM3、CPU1でデータバス５を通して
データの授受を行うことにより、電子写真複写機のプリ
ント枚数を計数するカウンタ装置を構成する。In FIG. 1, a CPU (processor circuit) 1 controls the operation of the electrophotographic copying machine according to a control program stored in a ROM (read only memory) 2. Three
Is a RAM (random access memory), and 4 is an EE-PROM, which has a function of electrically erasing and writing data. As described later, by transferring data through the data bus 5 in RAM3 and CPU1. , A counter device for counting the number of prints of the electrophotographic copying machine.
また、６はアドレスデコーダであって、アドレスバス
７により前記ROM2、RAM3、EE−PROM4、出力ラッチ8,9及
び入力バッファ10,11、書込制御回路16に接続されてい
る。そして、アドレスデコーダ16は、CPU1の指令に基づ
いて各部のアドレスをデコードするようになっている。
また、出力ラッチ８の出力信号は、発光ダイオードを用
いた７セグメントの表示器12に入力され、後述するよう
にCPU1の指令に従ってプリント枚数を表示する。出力ラ
ッチ９の出力は、負荷12、即ち電子写真プロセスを実行
する感光体の駆動装置、現像器等の各部品に出力され
る。更に入力バッファ10,11には、各種のセンサ14、操
作パネル上のキーボードからなる入力部15からセンサ出
力及びプリント枚数が入力される。CPU1は、この入力に
基づき設定枚数のプリントを行うように制御すると共
に、センサ出力により動作条件を制御する。An address decoder 6 is connected to the ROM2, RAM3, EE-PROM4, output latches 8 and 9, input buffers 10 and 11, and write control circuit 16 by an address bus 7. Then, the address decoder 16 is adapted to decode the address of each unit based on the instruction of the CPU 1.
The output signal of the output latch 8 is input to the 7-segment display 12 using a light emitting diode, and the number of prints is displayed according to a command from the CPU 1 as described later. The output of the output latch 9 is output to the load 12, that is, each component such as the driving device of the photoconductor that executes the electrophotographic process and the developing device. Further, sensor outputs and the number of prints are input to the input buffers 10 and 11 from various sensors 14 and an input unit 15 including a keyboard on the operation panel. The CPU 1 controls to print a set number of sheets based on this input, and also controls operating conditions by sensor output.
書込制御回路16は、詳しくは後述するが、EE−PROM4
にプリント枚数データを書込む場合に、許容された期間
内のみデータの書込みを許可するように制御する回路で
ある。The write control circuit 16 will be described in detail later, but the EE-PROM4
When writing the number-of-printed-data to, the control is such that the writing of the data is permitted only within the permitted period.
第２図はその書込制御回路16の具体的構成を示す回路
図である。FIG. 2 is a circuit diagram showing a specific configuration of the write control circuit 16.
図中17は、CPU1から送出される特定データによってフ
リップフロップ回路（以下、FF回路という）18にDDEC信
号を送出するアンド回路である。特定データは、アドレ
スバス５を通って書込制御回路16に送出され、且つこの
データはCPU1がEE−PROM4にプリント枚数データを書込
む前に送出される。また、特定データとしては、本実施
例では16進数で55Hを用い、２進数では01010101であ
る。この特定データの上位からアンド回路17の各入力端
子のD7,D6,D5・・・D0の順に入力される。この場合、ア
ンド回路17の入力端子のD1,D3,D5,D7にはそれぞれイン
バータ回路19が設けられているので、データ55Hが入力
されると、アンド回路17の出力はハイレベルに立上る。
この動作を第３図に示すタイムチャートにより説明する
と、まずCPU1がアドレスADEC1にデータ55Hを書込むと、
データバス５から第３図（ａ）に示すデータ55Hが送出
され、第３図（ｂ）に示す如く、アンド回路17からハイ
レベルのDDEC信号がFF回路18に送出される。Reference numeral 17 in the figure is an AND circuit for transmitting a DDEC signal to a flip-flop circuit (hereinafter referred to as FF circuit) 18 according to specific data transmitted from the CPU 1. The specific data is sent to the write control circuit 16 through the address bus 5, and this data is sent before the CPU 1 writes the print number data to the EE-PROM 4. Further, as the specific data, 55H in hexadecimal number is used in this embodiment, and 01010101 in binary number. The specific data are input from the upper order in the order of D 7 , D 6 , D 5 ... D 0 of each input terminal of the AND circuit 17. In this case, since the inverter circuit 19 is provided at each of the input terminals D 1 , D 3 , D 5 , and D 7 of the AND circuit 17, when the data 55H is input, the output of the AND circuit 17 becomes high level. Rise to.
This operation will be described with reference to the time chart shown in FIG. 3. First, when the CPU1 writes the data 55H to the address ADEC1,
Data 55H shown in FIG. 3 (a) is sent from the data bus 5, and a high level DDEC signal is sent from the AND circuit 17 to the FF circuit 18 as shown in FIG. 3 (b).
一方、CPU1がアドレスADEC1をアクセスしたのでアド
レスバス７の出力は前記アドレスデコーダ６によりデコ
ードされ、第３図（ｃ）に示す如く、▲▼が
ローレベルとなる。▲▼は、FF回路18のCK
（クロック）端子に入力されており、CPU1が次のアドレ
スをアクセスした時にこの▲▼が立上ること
により前記DDEC（ハイレベル）をFF回路18に取込む。こ
れにより、第３図（ｄ）に示すように、FF回路18のＱ出
力からCPU1がEE−PROM4にデータの書込みを許可するWEN
（ライトイネーブル）信号が出力され、EE−PROM4への
データ書込み待機状態となる。WEN信号はナンド回路20
に出力され、この状態でCPU1から第３図（ｅ）に示すWR
（ライト）信号をナンド回路20に出力することにより、
ナンド回路20から第３図（ｆ）に示すような が出力され、EE−PROM4にCPU1からデータバス５を介し
て出力されているデータが書込まれる。On the other hand, since the CPU 1 has accessed the address ADEC1, the output of the address bus 7 is decoded by the address decoder 6, and as shown in FIG. ▲ ▼ is the CK of the FF circuit 18
It is input to the (clock) terminal, and when the CPU 1 accesses the next address, the above-mentioned ▲ ▼ rises and the above DDEC (high level) is taken into the FF circuit 18. As a result, as shown in FIG. 3 (d), the WEN that allows the CPU1 to write the data to the EE-PROM4 from the Q output of the FF circuit 18.
The (write enable) signal is output and the EE-PROM4 enters the standby state for writing data. WEN signal is NAND circuit 20
To the WR shown in Fig. 3 (e) from the CPU1 in this state.
By outputting the (write) signal to the NAND circuit 20,
From the NAND circuit 20 as shown in FIG. Is output, and the data output from the CPU 1 via the data bus 5 is written in the EE-PROM 4.
また、CPU1は前述のようにEE−PROM4にデータを書込
んだ後に、ADEC2というアドレスをアクセスし、アドレ
スデコーダ６はこれを受けてデコードすることにより、
第３図（ｇ）に示すように、▲▼をローレベ
ルに立下る。▲▼信号は、アンド回路21を介
して前記FF回路18のＲ（リセット）端子に入力され、こ
れにより▲▼を信号の立下りに同期してFF回
路18の出力（WEN信号）がローレベルに立下る（第３図
（ｄ））。従って、ナンド回路20にローレベルのWEN信
号が入力されるため、ナンド回路20は閉じた状態にな
り、EE−PROM4のデータ書込みが禁止される。Further, the CPU 1 accesses the address ADEC2 after writing the data in the EE-PROM 4 as described above, and the address decoder 6 receives this and decodes it.
As shown in FIG. 3 (g), ▲ ▼ falls to the low level. The ▲ ▼ signal is input to the R (reset) terminal of the FF circuit 18 through the AND circuit 21, whereby the output (WEN signal) of the FF circuit 18 is at a low level in synchronization with the falling of the signal. (Fig. 3 (d)). Therefore, since the low-level WEN signal is input to the NAND circuit 20, the NAND circuit 20 is closed and the data writing to the EE-PROM 4 is prohibited.
従って、EE−PROM4にデータを書込む場合に、特定デ
ータを送出したときのみデータの書込みを許可する構成
であるため、例えばノイズによってCPU1が暴走するよう
な事態が生じた場合、前述の様なデータ書込み条件が満
足されないことになる。この場合、EE−PROM4へのデー
タ書込みは禁止された状態となるため、EE−PROM4に誤
ってデータが書込まれるというようなことは全くなくな
り、確実にEE−PROM4のデータを保護することができ
る。Therefore, when writing data to the EE-PROM 4, since the data writing is permitted only when the specific data is sent out, for example, when a situation where the CPU 1 goes out of control due to noise occurs, as described above. The data write condition will not be satisfied. In this case, data writing to the EE-PROM4 is prohibited, so there is no chance that data will be accidentally written to the EE-PROM4, and the data in the EE-PROM4 can be reliably protected. it can.
なお、第２図中、▲▼信号は装置の電源投入時
の書込制御回路16を初期状態に設定するためのリセット
信号である。In FIG. 2, the signal ▼ is a reset signal for setting the write control circuit 16 to the initial state when the power of the device is turned on.
以上説明したように本発明によれば、EE−PROMにデー
タを書込む場合に、特定データを送出したときのみデー
タの書込みを許可するようにしたので、CPUが暴走する
ような事態が生じた場合に、EE−PROMへのデータ書込み
を禁止することができる。従って、CPUが暴走したとき
にEE−PROMに誤まってデータが書込まれるような誤動作
を防止でき、確実にEE−PROMのデータを保護することが
できる。As described above, according to the present invention, when the data is written to the EE-PROM, the writing of the data is permitted only when the specific data is transmitted, so that the situation where the CPU goes out of control occurs. In this case, data writing to the EE-PROM can be prohibited. Therefore, it is possible to prevent an erroneous operation in which data is erroneously written in the EE-PROM when the CPU goes out of control, and it is possible to reliably protect the data in the EE-PROM.
第１図は本発明の一実施例の構成を示すブロック図、 第２図は本発明の要部の構成を示す回路図、 第３図は上記実施例の動作を示すタイムチャートであっ
て、（ａ）は特定データ55Hの波形図、（ｂ）はアンド
回路17から出力されるDDEC信号の波形図、（ｃ）はFF回
路18に入力される▲▼信号の波形図、（ｄ）
はFF回路18から出力されるWEN信号の波形図、（ｅ）はC
PU1から出力されるWR信号の波形図、（ｆ）はナンド回
路20から出力される▲▼信号の波形図、
（ｇ）はアンド回路21に入力される▲▼信号
の波形図である。 １……CPU、 ２……ROM、 ４……EE−PROM、 ６……アドレスデコーダ、 16……書込制御回路．FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention, FIG. 2 is a circuit diagram showing a configuration of a main part of the present invention, and FIG. 3 is a time chart showing an operation of the above-mentioned embodiment. (A) is a waveform diagram of the specific data 55H, (b) is a waveform diagram of the DDEC signal output from the AND circuit 17, (c) is a waveform diagram of the ▲ ▼ signal input to the FF circuit 18, (d)
Is the waveform diagram of the WEN signal output from the FF circuit 18, (e) is C
Waveform diagram of WR signal output from PU1, (f) Waveform diagram of ▲ ▼ signal output from NAND circuit 20,
(G) is a waveform diagram of a signal input to the AND circuit 21. 1 ... CPU, 2 ... ROM, 4 ... EE-PROM, 6 ... Address decoder, 16 ... Write control circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｇ 21/00 ３８８ ５００ 21/02 Ｇ０６Ｍ 1/00 Ｚ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification number Internal reference number for FI Technical indication G03G 21/00 388 500 21/02 G06M 1/00 Z
Claims (1)
ードデータを出力する制御手段と、 該制御手段から出力される特定コードデータを入力し、
アクセス許可信号を出力する許可信号出力手段と、 該許可信号出力手段の出力に従ってメモリにカウントデ
ータを書き込む書き込み手段と、 を有することを特徴とする電子カウンタ装置。1. A ROM for storing specific code data, a control means for reading the specific code data from the ROM and outputting the specific code data, and a specific code data output from the control means,
An electronic counter device comprising: a permission signal output means for outputting an access permission signal; and a writing means for writing count data in a memory according to the output of the permission signal output means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190836A JPH0828655B2 (en) | 1986-08-14 | 1986-08-14 | Electronic counter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190836A JPH0828655B2 (en) | 1986-08-14 | 1986-08-14 | Electronic counter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6347777A JPS6347777A (en) | 1988-02-29 |
| JPH0828655B2 true JPH0828655B2 (en) | 1996-03-21 |
Family
ID=16264570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190836A Expired - Fee Related JPH0828655B2 (en) | 1986-08-14 | 1986-08-14 | Electronic counter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828655B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444522A (en) * | 1977-09-16 | 1979-04-09 | Ricoh Co Ltd | Copying control device |
| JPH0550787A (en) * | 1991-08-23 | 1993-03-02 | Dainippon Printing Co Ltd | Record calling method in forming id card |
-
1986
- 1986-08-14 JP JP61190836A patent/JPH0828655B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347777A (en) | 1988-02-29 |
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