JPH0828664B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH0828664B2 JPH0828664B2 JP63257012A JP25701288A JPH0828664B2 JP H0828664 B2 JPH0828664 B2 JP H0828664B2 JP 63257012 A JP63257012 A JP 63257012A JP 25701288 A JP25701288 A JP 25701288A JP H0828664 B2 JPH0828664 B2 JP H0828664B2
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明はD/A変換装置に係り、特にリードアウト付
オシロスコープおよび外部制御付オシロスコープ等に好
適なD/A変換装置に関する。
オシロスコープおよび外部制御付オシロスコープ等に好
適なD/A変換装置に関する。
（従来技術） 従来のD/A変換装置は第４図に示す如く構成してい
た。すなわち中央処理装置（CPU）１から出力されるデ
ジタルデータをD/A変換器２でアナログ信号に変換す
る。中央処理装置１は時分割的に複数のデジタルデータ
を出力する。この各々のデジタルデータはD/A変換器に
供給されて、それぞれ時分割で複数のアナログ信号に変
換される。D/A変換器２へのデジタルデータの供給に同
期して、中央処理装置１はアナログスイツチ３に制御信
号を出力して、アナログスイツチ３でD/A変換器２から
出力されたアナログ信号をホールド回路４に印加してホ
ールドし、ボルテージホロワ５を介して出力している。
た。すなわち中央処理装置（CPU）１から出力されるデ
ジタルデータをD/A変換器２でアナログ信号に変換す
る。中央処理装置１は時分割的に複数のデジタルデータ
を出力する。この各々のデジタルデータはD/A変換器に
供給されて、それぞれ時分割で複数のアナログ信号に変
換される。D/A変換器２へのデジタルデータの供給に同
期して、中央処理装置１はアナログスイツチ３に制御信
号を出力して、アナログスイツチ３でD/A変換器２から
出力されたアナログ信号をホールド回路４に印加してホ
ールドし、ボルテージホロワ５を介して出力している。
中央処理装置１から時分割的に出力される他のそれぞ
れのデジタルデータに対しても同様である。
れのデジタルデータに対しても同様である。
（発明が解決しようとする課題） 上記した如き従来のD/A変換装置によれば、分解能はD
/A変換器の分解能で決定され、たとえば直流電圧制御を
デジタルデータで制御する場合D/A変換器の分解能以上
の分解能で直流電圧制御を行なうことができない問題点
があつた。
/A変換器の分解能で決定され、たとえば直流電圧制御を
デジタルデータで制御する場合D/A変換器の分解能以上
の分解能で直流電圧制御を行なうことができない問題点
があつた。
したがつて分解能を上げる場合は分解能が高いD/A変
換器を用いねばならない問題点があつた。
換器を用いねばならない問題点があつた。
この発明は上記の問題点を解消して、少ないビツト数
のD/A変換器、すなわち分解能の低いD/A変換器を用いて
それより高い分解能を実質的に得ることができるD/A変
換装置を提供することを目的とする。
のD/A変換器、すなわち分解能の低いD/A変換器を用いて
それより高い分解能を実質的に得ることができるD/A変
換装置を提供することを目的とする。
（課題を達成するための手段） この発明のD/A変換装置は、D/A変換器と、前記D/A変
換器へ入力されるデジタルデータがD/A変換器の最大入
力範囲のデジタルデータ以上か否かを判別する判別手段
と、この判別手段によって以上と判別されたときは前記
最大入力範囲のデジタルデータを記憶し、かつ未満と判
別されたときは前記D/A変換器へ入力されるデジタルデ
ータを記憶する第１記憶手段と、前記判別手段によって
以上と判別されたときは前記D/A変換器へ入力されるデ
ジタルデータから前記最大入力範囲のデジタルデータを
減算する減算手段と、前記判別手段によって以上と判別
されたときは前記減算手段による減算結果のデジタルデ
ータを記憶し、かつ未満と判別されたときは零のデジタ
ルデータを記憶する第２記憶手段と、前記第１記憶手段
の記憶内容を前記D/A変換器で変換したアナログ信号を
ホールドする第１ホールド回路と、前記第２記憶手段の
記憶内容を前記D/A変換器で変換したアナログ信号をホ
ールドする第２ホールド回路と、前記第１記憶手段の記
憶内容を前記D/A変換器へ出力するときと前記第２記憶
手段の記憶内容を前記D/A変換器へ出力するときとにそ
れぞれ同期して前記第１記憶手段の記憶内容のD/A変換
出力を前記第１ホールド回路へ供給しかつ前記第２記憶
手段の記憶内容のD/A変換出力を前記第２ホールド回路
へ供給する切替手段と、前記第１ホールド回路の出力信
号レベルと前記第２ホールド回路の出力信号レベルとを
加算する加算回路とを備えたことを特徴とする。
換器へ入力されるデジタルデータがD/A変換器の最大入
力範囲のデジタルデータ以上か否かを判別する判別手段
と、この判別手段によって以上と判別されたときは前記
最大入力範囲のデジタルデータを記憶し、かつ未満と判
別されたときは前記D/A変換器へ入力されるデジタルデ
ータを記憶する第１記憶手段と、前記判別手段によって
以上と判別されたときは前記D/A変換器へ入力されるデ
ジタルデータから前記最大入力範囲のデジタルデータを
減算する減算手段と、前記判別手段によって以上と判別
されたときは前記減算手段による減算結果のデジタルデ
ータを記憶し、かつ未満と判別されたときは零のデジタ
ルデータを記憶する第２記憶手段と、前記第１記憶手段
の記憶内容を前記D/A変換器で変換したアナログ信号を
ホールドする第１ホールド回路と、前記第２記憶手段の
記憶内容を前記D/A変換器で変換したアナログ信号をホ
ールドする第２ホールド回路と、前記第１記憶手段の記
憶内容を前記D/A変換器へ出力するときと前記第２記憶
手段の記憶内容を前記D/A変換器へ出力するときとにそ
れぞれ同期して前記第１記憶手段の記憶内容のD/A変換
出力を前記第１ホールド回路へ供給しかつ前記第２記憶
手段の記憶内容のD/A変換出力を前記第２ホールド回路
へ供給する切替手段と、前記第１ホールド回路の出力信
号レベルと前記第２ホールド回路の出力信号レベルとを
加算する加算回路とを備えたことを特徴とする。
（作用） 上記の如く構成したこの発明のD/A変換装置によれ
ば、D/A変換器へ入力されるデジタルデータがD/A変換器
の最大入力範囲のデジタルデータ以上のときは、第１記
憶手段にはD/A変換器の最大入力範囲のデジタルデータ
が、第２記憶手段には減算手段による減算結果のデジタ
ルデータが記憶されており、第２記憶手段の記憶内容は
最大でD/A変換器の最大入力範囲のデジタルデータであ
る。第１記憶手段の記憶内容をアナログ変換したアナロ
グ信号が第１ホールド手段に、第２記憶手段の記憶内容
をアナログ変換したアナログ信号が第２ホールド手段に
ホールドされ、第１ホールド回路の出力信号レベルと第
２ホールド回路の出力信号レベルとが加算回路にて加算
のうえ出力される。したがつて加算回路からの出力でみ
れば、D/A変換器へ入力されるデジタルデータを１ビツ
ト分解能が大きいD/A変換器で変換したのと等価とな
る。
ば、D/A変換器へ入力されるデジタルデータがD/A変換器
の最大入力範囲のデジタルデータ以上のときは、第１記
憶手段にはD/A変換器の最大入力範囲のデジタルデータ
が、第２記憶手段には減算手段による減算結果のデジタ
ルデータが記憶されており、第２記憶手段の記憶内容は
最大でD/A変換器の最大入力範囲のデジタルデータであ
る。第１記憶手段の記憶内容をアナログ変換したアナロ
グ信号が第１ホールド手段に、第２記憶手段の記憶内容
をアナログ変換したアナログ信号が第２ホールド手段に
ホールドされ、第１ホールド回路の出力信号レベルと第
２ホールド回路の出力信号レベルとが加算回路にて加算
のうえ出力される。したがつて加算回路からの出力でみ
れば、D/A変換器へ入力されるデジタルデータを１ビツ
ト分解能が大きいD/A変換器で変換したのと等価とな
る。
また、D/A変換器へ入力されるデジタルデータがD/A変
換器の最大入力範囲のデジタルデータ未満のときは、第
１記憶手段にはD/A変換器へ入力されるデジタルデータ
が、第２記憶手段には零のデジタルデータが記憶されて
いる。第１ホールド回路の出力信号レベルと第２ホール
ド回路の出力信号レベルとを加算した加算回路からの出
力も、D/A変換器へ入力されるデジタルデータを１ビツ
ト分解能が大きいD/A変換器で変換したのと等価とな
る。
換器の最大入力範囲のデジタルデータ未満のときは、第
１記憶手段にはD/A変換器へ入力されるデジタルデータ
が、第２記憶手段には零のデジタルデータが記憶されて
いる。第１ホールド回路の出力信号レベルと第２ホール
ド回路の出力信号レベルとを加算した加算回路からの出
力も、D/A変換器へ入力されるデジタルデータを１ビツ
ト分解能が大きいD/A変換器で変換したのと等価とな
る。
（実施例） 以下、この発明を実施例により説明する。
第１図はこの発明の構成を示すブロツク図である。
中央処理装置（CPU）１、ROM9およびRAM10でマイクロ
コンピユータ11を構成しており、ROM9にプログラムが記
憶してある。RAM10にはデータが記憶される。中央処理
装置１は計数機能と比較機能とを備えており、スイツチ
12がオン状態にされている期間を計数し、計数した期間
に対応したデジタルデータをD/A変換器２に供給する。
さらに中央処理装置１はデジタルデータをD/A変換器２
へ出力するときに同期して、アナログスイツチ３を切替
える切替信号をアナログスイツチ３に供給し、D/A変換
器２において変換されたアナログ信号をホールド回路
４、またはホールド回路５に印加させる。ホールド回路
４および５は印加された変換アナログ信号をホールドす
る。ホールド回路４でホールドされた変換アナログ信号
はボルテージホロワ６を介して加算回路８に印加し、ホ
ールド回路５でホールドされた変換アナログ信号は加算
回路８に印加して、ホールド回路４でホールドされた変
換アナログ信号とホールド回路５でホールドされた変換
アナログ信号とは加算回路８で加算のうえ出力する。
コンピユータ11を構成しており、ROM9にプログラムが記
憶してある。RAM10にはデータが記憶される。中央処理
装置１は計数機能と比較機能とを備えており、スイツチ
12がオン状態にされている期間を計数し、計数した期間
に対応したデジタルデータをD/A変換器２に供給する。
さらに中央処理装置１はデジタルデータをD/A変換器２
へ出力するときに同期して、アナログスイツチ３を切替
える切替信号をアナログスイツチ３に供給し、D/A変換
器２において変換されたアナログ信号をホールド回路
４、またはホールド回路５に印加させる。ホールド回路
４および５は印加された変換アナログ信号をホールドす
る。ホールド回路４でホールドされた変換アナログ信号
はボルテージホロワ６を介して加算回路８に印加し、ホ
ールド回路５でホールドされた変換アナログ信号は加算
回路８に印加して、ホールド回路４でホールドされた変
換アナログ信号とホールド回路５でホールドされた変換
アナログ信号とは加算回路８で加算のうえ出力する。
なお、中央処理装置１から時分割的に出力される他の
デジタルデータに対しても同様であつて、１対のホール
ド回路、ボルテージホロワおよび加算回路を、中央処理
装置１から時分割的に出力される他のデジタルデータに
対して設けてある。
デジタルデータに対しても同様であつて、１対のホール
ド回路、ボルテージホロワおよび加算回路を、中央処理
装置１から時分割的に出力される他のデジタルデータに
対して設けてある。
上記の如く構成されたこの発明の一実施例における作
用をROM9に記憶させたプログラムにしたがつて説明す
る。
用をROM9に記憶させたプログラムにしたがつて説明す
る。
スイツチ12をオン状態にする。スイツチ12がオン状態
にされている期間は中央処理装置１によつて計数され、
スイツチ12がオン状態にされている期間に対応したデジ
タルデータに変換される。この変換デジタルデータがD/
A変換器２の最大入力範囲α以上か否かがチエツクされ
る（ステツプS1）。ここで仮にD/A変換器２が12ビツトD
/A変換器であるとすれば最大入力αは“FFF（Ｈ）”で
ある。
にされている期間は中央処理装置１によつて計数され、
スイツチ12がオン状態にされている期間に対応したデジ
タルデータに変換される。この変換デジタルデータがD/
A変換器２の最大入力範囲α以上か否かがチエツクされ
る（ステツプS1）。ここで仮にD/A変換器２が12ビツトD
/A変換器であるとすれば最大入力αは“FFF（Ｈ）”で
ある。
ステツプS1において上記変換デジタルデータが最大入
力範囲α以上と判別されたときはステツプS1に続いて
（変換デジタルデータ−α）の演算が行なわれる。（変
換デジタルデータ−α）＝βとする（ステツプS2）。ス
テツプS2に続いてRAM10の第１記憶領域に最大入力範囲
のデジタルデータが記憶され（ステツプS3）、続いてRA
M10の第２記憶領域にデジタルデータβが記憶される
（ステツプS4）。ステツプS1において変換デジタルデー
タが最大入力範囲α未満と判別されたときはステツプS1
に続いてRAM10の第１記憶領域に変換デジタルデータが
記憶される（ステツプS5）。ステツプS5に続いてRAM10
の第２記憶領域に“000H"が記憶される（ステツプ
S6）。
力範囲α以上と判別されたときはステツプS1に続いて
（変換デジタルデータ−α）の演算が行なわれる。（変
換デジタルデータ−α）＝βとする（ステツプS2）。ス
テツプS2に続いてRAM10の第１記憶領域に最大入力範囲
のデジタルデータが記憶され（ステツプS3）、続いてRA
M10の第２記憶領域にデジタルデータβが記憶される
（ステツプS4）。ステツプS1において変換デジタルデー
タが最大入力範囲α未満と判別されたときはステツプS1
に続いてRAM10の第１記憶領域に変換デジタルデータが
記憶される（ステツプS5）。ステツプS5に続いてRAM10
の第２記憶領域に“000H"が記憶される（ステツプ
S6）。
ステツプS4およびS6に続いて、RAM10の第１記憶領域
の記憶内容が読み出されて（ステツプS7）、D/A変換器
２に供給される（ステツプS8）。D/A変換器２にてステ
ツプS8において供給されたデジタルデータ、すなわちRA
M10の第１記憶領域に記憶されている記憶内容がアナロ
グ信号に変換される。ステツプS8において供給されたデ
ジタルデータのD/A変換器２における変換時間遅れて、
アナログスイツチ３に切替信号が中央処理装置１から供
給されてD/A変換器２によつて変換されたアナログ信号
がホールド回路４へ供給される（ステツプS9）。したが
つてホールド回路４においてはRAM10の第１記憶領域の
記憶内容を変換したアナログ信号がホールドされている
ことになる。
の記憶内容が読み出されて（ステツプS7）、D/A変換器
２に供給される（ステツプS8）。D/A変換器２にてステ
ツプS8において供給されたデジタルデータ、すなわちRA
M10の第１記憶領域に記憶されている記憶内容がアナロ
グ信号に変換される。ステツプS8において供給されたデ
ジタルデータのD/A変換器２における変換時間遅れて、
アナログスイツチ３に切替信号が中央処理装置１から供
給されてD/A変換器２によつて変換されたアナログ信号
がホールド回路４へ供給される（ステツプS9）。したが
つてホールド回路４においてはRAM10の第１記憶領域の
記憶内容を変換したアナログ信号がホールドされている
ことになる。
ステツプS9に続いてRAM10の第２記憶領域の記憶内容
が読み出されて（ステツプS10）、D/A変換器２に供給さ
れる（ステツプS11）。D/A変換器２はステツプS11にお
いて供給されたデジタルデータ、すなわちRAM10の第２
記憶領域に記憶されている記憶内容がアナログ信号に変
換される。ステツプS11において供給されたデジタルデ
ータのD/A変換器２における変換時間遅れて、アナログ
スイツチ３に切替信号が中央処理装置１から供給されて
D/A変換器２によつて変換されたアナログ信号がホール
ド回路５へ供給される（ステツプS12）。したがつてホ
ールド回路５においてはRAM10の第２記憶領域の記憶内
容を変換したアナログ信号がホールドされていることに
なる。
が読み出されて（ステツプS10）、D/A変換器２に供給さ
れる（ステツプS11）。D/A変換器２はステツプS11にお
いて供給されたデジタルデータ、すなわちRAM10の第２
記憶領域に記憶されている記憶内容がアナログ信号に変
換される。ステツプS11において供給されたデジタルデ
ータのD/A変換器２における変換時間遅れて、アナログ
スイツチ３に切替信号が中央処理装置１から供給されて
D/A変換器２によつて変換されたアナログ信号がホール
ド回路５へ供給される（ステツプS12）。したがつてホ
ールド回路５においてはRAM10の第２記憶領域の記憶内
容を変換したアナログ信号がホールドされていることに
なる。
しかるに、ステツプS12が実行された時点において
は、RAM10の第１記憶領域に記憶の内容をアナログ変換
したアナログ信号がホールド回路４に既にホールドされ
ており、ホールド回路４のホールド出力信号レベルとホ
ールド回路５のホールド出力信号レベルとは加算回路８
で加算される。この結果、アナログ変換器２の分解能が
１ビツト増加したのと等価となる。この状態を12ビツト
の場合を例に模式的に示せば第３図に示す如く、ステツ
プS1〜S4が実行される場合はRAM10の第１記憶領域に記
憶された変換デジタルデータは第３図（ａ）に示す如く
であり、RAM10の第２記憶領域に記憶された変換デジタ
ルデータは第３図（ｂ）に示す如くである。この結果、
ホールド回路４にホールドされるアナログ信号レベルは
第３図（ｃ）に示す如くであつて、ホールド回路５にホ
ールドされるアナログ信号レベルは第３図（ｄ）に示す
如くであり、加算回路８からの出力信号レベルは第３図
（ｅ）に示す如くである。またステツプS1,S5,S6が実行
される場合は、RAM10の第２記憶領域に記憶される変換
データは“000（Ｈ）”のため、第３図（ａ）に対して
第３図（ｆ）、第３図（ｂ）に対して第３図（ｇ）、第
３図（ｃ）に対して第３図（ｈ）、第３図（ｄ）に対し
て第３図（ｉ）、第３図（ｅ）に対して第３図（ｊ）が
それぞれ対応し、12ビツトの分解能を有するD/A変換器
を用いて、13ビツトの分解能を有するD/A変換と等価な
出力を得ることができる。
は、RAM10の第１記憶領域に記憶の内容をアナログ変換
したアナログ信号がホールド回路４に既にホールドされ
ており、ホールド回路４のホールド出力信号レベルとホ
ールド回路５のホールド出力信号レベルとは加算回路８
で加算される。この結果、アナログ変換器２の分解能が
１ビツト増加したのと等価となる。この状態を12ビツト
の場合を例に模式的に示せば第３図に示す如く、ステツ
プS1〜S4が実行される場合はRAM10の第１記憶領域に記
憶された変換デジタルデータは第３図（ａ）に示す如く
であり、RAM10の第２記憶領域に記憶された変換デジタ
ルデータは第３図（ｂ）に示す如くである。この結果、
ホールド回路４にホールドされるアナログ信号レベルは
第３図（ｃ）に示す如くであつて、ホールド回路５にホ
ールドされるアナログ信号レベルは第３図（ｄ）に示す
如くであり、加算回路８からの出力信号レベルは第３図
（ｅ）に示す如くである。またステツプS1,S5,S6が実行
される場合は、RAM10の第２記憶領域に記憶される変換
データは“000（Ｈ）”のため、第３図（ａ）に対して
第３図（ｆ）、第３図（ｂ）に対して第３図（ｇ）、第
３図（ｃ）に対して第３図（ｈ）、第３図（ｄ）に対し
て第３図（ｉ）、第３図（ｅ）に対して第３図（ｊ）が
それぞれ対応し、12ビツトの分解能を有するD/A変換器
を用いて、13ビツトの分解能を有するD/A変換と等価な
出力を得ることができる。
なお、第３図（ｂ）および（ｆ）における破線の部分
は未だ入力可能なデジタルデータの範囲を示し、第３図
（ｄ）（ｅ）（ｈ）および（ｊ）における破線は第３図
（ｂ）および（ｆ）における破線の入力に対応するそれ
ぞれのアナログ信号出力を示している。
は未だ入力可能なデジタルデータの範囲を示し、第３図
（ｄ）（ｅ）（ｈ）および（ｊ）における破線は第３図
（ｂ）および（ｆ）における破線の入力に対応するそれ
ぞれのアナログ信号出力を示している。
また、中央処理装置１から時分割的に出力される他の
変換デジタルデータに対しても同様に作用して、上記と
同様に分解能を等価的に向上させることができる。
変換デジタルデータに対しても同様に作用して、上記と
同様に分解能を等価的に向上させることができる。
（発明の効果） 以上説明した如くこの発明によれば、D/A変換器へ入
力されるデジタルデータがD/A変換器の最大入力範囲の
デジタルデータ以上のときはD/A変換器の最大入力範囲
のデジタルデータを、未満のときはD/A変換器へ入力さ
れるデジタルデータを第１記憶手段に記憶し、前者にお
いてはD/A変換器へ入力されるデジタルデータからD/A変
換器の最大入力範囲のデジタルデータを減算した減算結
果のデジタルデータを、後者においては零のデジタルデ
ータを第２記憶手段に記憶して、第１記憶手段の記憶内
容を変換したアナログ信号を第１ホールド回路でホール
ドし、第２記憶手段の記憶内容を変換したアナログ信号
を第２ホールド回路でホールドし、第１ホールド回路の
ホールド出力信号レベルと第２ホールド回路のホールド
出力信号レベルとを加算回路で加算するようにしたた
め、加算回路の出力でみた場合D/A変換器へ入力される
デジタルデータを１ビツト分解能の大きいD/A変換器で
変換したのと等価となる。
力されるデジタルデータがD/A変換器の最大入力範囲の
デジタルデータ以上のときはD/A変換器の最大入力範囲
のデジタルデータを、未満のときはD/A変換器へ入力さ
れるデジタルデータを第１記憶手段に記憶し、前者にお
いてはD/A変換器へ入力されるデジタルデータからD/A変
換器の最大入力範囲のデジタルデータを減算した減算結
果のデジタルデータを、後者においては零のデジタルデ
ータを第２記憶手段に記憶して、第１記憶手段の記憶内
容を変換したアナログ信号を第１ホールド回路でホール
ドし、第２記憶手段の記憶内容を変換したアナログ信号
を第２ホールド回路でホールドし、第１ホールド回路の
ホールド出力信号レベルと第２ホールド回路のホールド
出力信号レベルとを加算回路で加算するようにしたた
め、加算回路の出力でみた場合D/A変換器へ入力される
デジタルデータを１ビツト分解能の大きいD/A変換器で
変換したのと等価となる。
この結果、D/A変換器は所望分解能より１ビツト少な
い分解能のものを使用して所望分解能で変換したのと同
じ出力を得ることができる。また、市販されているD/A
変換器は１ビツトおきではなく、４ビツト、８ビツト、
10ビツト、12ビツト、16ビツトとビツト構成が飛んでい
るため、11ビツトの分解能のD/A変換器を所望したとき1
2ビツトの分解能のD/A変換器を使用しなければならなか
つたが、本発明によれば10ビツトの分解能のD/A変換器
を使用して11ビツトの分解能のD/A変換器で変換したと
同じ変換アナログ信号を得ることができる。
い分解能のものを使用して所望分解能で変換したのと同
じ出力を得ることができる。また、市販されているD/A
変換器は１ビツトおきではなく、４ビツト、８ビツト、
10ビツト、12ビツト、16ビツトとビツト構成が飛んでい
るため、11ビツトの分解能のD/A変換器を所望したとき1
2ビツトの分解能のD/A変換器を使用しなければならなか
つたが、本発明によれば10ビツトの分解能のD/A変換器
を使用して11ビツトの分解能のD/A変換器で変換したと
同じ変換アナログ信号を得ることができる。
第１図はこの発明の一実施例の構成を示すブロツク図。 第２図はこの発明の一実施例の作用の説明に供するフロ
ーチヤート。 第３図はこの発明の一実施例の作用の説明に供する線
図。 第４図は従来例のブロツク図。 主な符号の説明 １……CPU、２……D/A変換器、３……アナログスイツ
チ、４および５……ホールド回路、６……ボルテージホ
ロワ、８……加算回路、９……ROM、10……RAM、12……
スイツチ。
ーチヤート。 第３図はこの発明の一実施例の作用の説明に供する線
図。 第４図は従来例のブロツク図。 主な符号の説明 １……CPU、２……D/A変換器、３……アナログスイツ
チ、４および５……ホールド回路、６……ボルテージホ
ロワ、８……加算回路、９……ROM、10……RAM、12……
スイツチ。
Claims (1)
- 【請求項１】D/A変換器と、前記D/A変換器へ入力される
デジタルデータがD/A変換器の最大入力範囲のデジタル
データ以上か否かを判別する判別手段と、この判別手段
によって以上と判別されたときは前記最大入力範囲のデ
ジタルデータを記憶し、かつ未満と判別されたときは前
記D/A変換器へ入力されるデジタルデータを記憶する第
１記憶手段と、前記判別手段によって以上と判別された
ときは前記D/A変換器へ入力されるデジタルデータから
前記最大入力範囲のデジタルデータを減算する減算手段
と、前記判別手段によって以上と判別されたときは前記
減算手段による減算結果のデジタルデータを記憶し、か
つ未満と判別されたときは零のデジタルデータを記憶す
る第２記憶手段と、前記第１記憶手段の記憶内容を前記
D/A変換器で変換したアナログ信号をホールドする第１
ホールド回路と、前記第２記憶手段の記憶内容を前記D/
A変換器で変換したアナログ信号をホールドする第２ホ
ールド回路と、前記第１記憶手段の記憶内容を前記D/A
変換器へ出力するときと前記第２記憶手段の記憶内容を
前記D/A変換器へ出力するときとにそれぞれ同期して前
記第１記憶手段の記憶内容のD/A変換出力を前記第１ホ
ールド回路へ供給しかつ前記第２記憶手段の記憶内容の
D/A変換出力を前記第２ホールド回路へ供給する切替手
段と、前記第１ホールド回路の出力信号レベルと前記第
２ホールド回路の出力信号レベルとを加算する加算回路
とを備えたことを特徴とするD/A変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257012A JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257012A JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105633A JPH02105633A (ja) | 1990-04-18 |
| JPH0828664B2 true JPH0828664B2 (ja) | 1996-03-21 |
Family
ID=17300502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257012A Expired - Lifetime JPH0828664B2 (ja) | 1988-10-14 | 1988-10-14 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828664B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57207425A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Digital-to-analog converting circuit |
-
1988
- 1988-10-14 JP JP63257012A patent/JPH0828664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105633A (ja) | 1990-04-18 |
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