JPS6231087A - アドレスデコ−ド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータシステムなどのコンピ
ュータシステムのメモリを選択するアドレスデコード回
路に関する。

〔従来の技術〕

従来、この稽のアドレスデコード回路は第２図に示すよ
うに、アドレスの上位例ビットかをデコードするもので
、スイッチ１によりそのメモリの先頭アドレスを指定し
、コンパレータ２によりアドレスバス８上のアドレスの
上位ビットとスイッチ１の値が同じ場合にメモリ選択信
号４を出力する。

〔発明が解決しようとする問題点〕

上述した従来のアドレスデコード回路は、アドレスの何
ビット目以上をデコードするかによりメモリのサイズが
決まり、先頭アドレスも任意に指定できないという欠点
がある。

Ｃ問題点を解決するための手段〕 本発明のアドレスデコード回路は、メモリの先頭アドレ
スが設定される第１のスイッチと、アドレスバス上のア
ドレスから第１のスイッチに設定されている先頭アドレ
スを減算する減算器と、前記メモリのサイズが設定され
る第２のスイッチと、減算器の出力と第２のスイッチに
設定されているサイズとを比較し、減算器の出力が前記
サイズより小さい場合にのみ前記メモリを選択するメモ
リ選択信号を出力するコンパレータを有する。

このように、第１のスイッチにメモリの先頭アドレスを
設定し、第２のスイッチにメモリのサイズを設定するこ
とにより、任意のアドレスと任意のサイズのメモリをア
ドレスデコード回路により選択することが可能になる。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は、本発明のアドレスデコード回路の一実施例を
示すブロック図である。

本実施例のアドレスデコード回路は、メモリ（不図示）
の先頭アドレスが設定される第１のスイッチ６と、アド
レスバス５上のアドレスかう第１のスイッチ６に設定さ
れている前記メモリの先頭アドレスを減算する減算器７
と、前記メモリのサイズが設定される第２のスイッチ８
と、減算器７の出力と第２のスイッチ８に設定されてい
る前記メモリのサイズとを比較し、減算器７の出力が前
記メモリのサイズより小さい場合にのみ前記メモリを選
択するメモリ選択信号１１を出力するコンパレータ９と
からなる。

本実施例の動作を説明する。

ｔｆ、ＩＥｌのスイッチ６にメモリのオフセット、つま
りそのメモリの先頭アドレス、第２のスイッチ８にメモ
リサイズを設定する。すると、減算器７によりアドレス
バス５上のアドレスよりスイッチ６に塾へ設定されたオ
フセットが差し引かれたアドレスが出°力される。この
減算器７の出力と第２のスイッチ８に設定されたメモリ
サイズがコンパレータ９によって比較され、減算器７の
出力が第２のスイッチ８により設定されたメモリサイズ
より小さいときにのみメモリ選択信号１１がコンパレー
タ９から出力される。

したがって、先頭アドレスやサイズが異なるメモリに使
用する場合にも第１．第２のスイッチ６．８の設定値を
変えるだけでよい。

〔発明の効果〕

以上説明したように本発明は、メモリの先頭アドレスと
サイズが設定されるスイッチを備え、これらスイッチに
設定されている先頭アドレスとサイズによりアドレスバ
ス上のアドレスが選択しようとするメモリのアドレスで
あるか否かを判断してメモリ選択信号を出力することに
よシ、任意のアドレスと任意のサイズのメモリを選択す
ることが可能であるという効果がある。

【図面の簡単な説明】

第１図は本発明のアドレスデコード回路の一実施例を示
すブロック図、第２図は従来例のアドレスデコード回路
のブロック図である。 ５・・・アドレスバス、 ６・・・第１のスイッチ、 ？・・・減　算　器、 ８・・・第２のスイッチ、 ９…コンパレータ、 １０・・・メモリ選択信号。 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 コンピュータシステムにおいて、 メモリの先頭アドレスが設定される第１のスイッチと、 アドレスバス上のアドレスから第１のスイッチに設定さ
   れている先頭アドレスを減算する減算器と、前記メモリ
   のサイズが設定される第２のスイッチと、 減算器の出力と第２のスイッチに設定されているサイズ
   とを比較し、減算器の出力が前記サイズより小さい場合
   にのみ前記メモリを選択するメモリ選択信号を出力する
   コンパレータを有するアドレスデコード回路。