JPH08287688A - 半導体メモリ装置の入力保護回路 - Google Patents
半導体メモリ装置の入力保護回路Info
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- JPH08287688A JPH08287688A JP8092133A JP9213396A JPH08287688A JP H08287688 A JPH08287688 A JP H08287688A JP 8092133 A JP8092133 A JP 8092133A JP 9213396 A JP9213396 A JP 9213396A JP H08287688 A JPH08287688 A JP H08287688A
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- input
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 しきい値電圧の影響による動作の空白区間を
なくし、より敏感で安定性の高い入力保護回路を提供す
る。 【解決手段】 入力バッファ２の入力ノードＮ１に、ノ
ードＮ２へゲートを接続したＮＭＯＳトランジスタ１２
を設ける。ノードＮ２には、内部電源電圧ＩＶＣＣから
基準電圧ＶＳＳへ直列接続した抵抗８及びＮＭＯＳトラ
ンジスタ１０により定電圧が設定され、これは、入力信
号の補正レベルである基準電圧ＶＳＳよりもＮＭＯＳト
ランジスタ１２のしきい値電圧分だけ高くした値とす
る。これにより、ノードＮ１の電圧が基準電圧ＶＳＳを
下回ることになると、ＮＭＯＳトランジスタ１２のＶｇ
ｓが即座にしきい値電圧を越えることになるので、ＮＭ
ＯＳトランジスタ１２が敏感に反応して導通し、外部電
源電圧ＸＶＣＣがチャネルを経てノードＮ１へ伝達さ
れ、ノードＮ１の電圧レベルが即時補正される。
なくし、より敏感で安定性の高い入力保護回路を提供す
る。 【解決手段】 入力バッファ２の入力ノードＮ１に、ノ
ードＮ２へゲートを接続したＮＭＯＳトランジスタ１２
を設ける。ノードＮ２には、内部電源電圧ＩＶＣＣから
基準電圧ＶＳＳへ直列接続した抵抗８及びＮＭＯＳトラ
ンジスタ１０により定電圧が設定され、これは、入力信
号の補正レベルである基準電圧ＶＳＳよりもＮＭＯＳト
ランジスタ１２のしきい値電圧分だけ高くした値とす
る。これにより、ノードＮ１の電圧が基準電圧ＶＳＳを
下回ることになると、ＮＭＯＳトランジスタ１２のＶｇ
ｓが即座にしきい値電圧を越えることになるので、ＮＭ
ＯＳトランジスタ１２が敏感に反応して導通し、外部電
源電圧ＸＶＣＣがチャネルを経てノードＮ１へ伝達さ
れ、ノードＮ１の電圧レベルが即時補正される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、メモリ外部から送られてくる外部
信号をメモリ内部への入力前に安定化させる入力保護回
路に関する。
関するもので、特に、メモリ外部から送られてくる外部
信号をメモリ内部への入力前に安定化させる入力保護回
路に関する。
【０００２】
【従来の技術】半導体メモリ装置においては、メモリ内
部とメモリ外部との間の信号互換性をとるために、メモ
リ外部の信号をメモリ内部に適した信号にする入力バッ
ファの搭載が必須である。この入力変換に際して、ＰＣ
Ｂ（印刷回路基板）上で発生する信号のうち、接地等の
基準電圧より低い負信号と入力信号とのリンギング(rin
ging) 現象が入力バッファの誤動作を誘発し、動作速度
を遅らせるというような問題が発生し得る。このため、
入力保護回路(input protection circuit)に対する関心
が非常に強くなってきている。図１及び図２に、従来用
いられている入力保護回路の構成を示す。
部とメモリ外部との間の信号互換性をとるために、メモ
リ外部の信号をメモリ内部に適した信号にする入力バッ
ファの搭載が必須である。この入力変換に際して、ＰＣ
Ｂ（印刷回路基板）上で発生する信号のうち、接地等の
基準電圧より低い負信号と入力信号とのリンギング(rin
ging) 現象が入力バッファの誤動作を誘発し、動作速度
を遅らせるというような問題が発生し得る。このため、
入力保護回路(input protection circuit)に対する関心
が非常に強くなってきている。図１及び図２に、従来用
いられている入力保護回路の構成を示す。
【０００３】図１に示す入力保護回路は、入力バッファ
２の入力端であるノードＮ１と基準電圧ＶＳＳとの間に
補正素子としてダイオード４を設けることで構成されて
いる。また、図２に示す入力保護回路は、入力バッファ
２の入力ノードＮ１と基準電圧ＶＳＳとの間に補正素子
としてダイオード接続のＮＭＯＳトランジスタ６を設け
て構成されている。
２の入力端であるノードＮ１と基準電圧ＶＳＳとの間に
補正素子としてダイオード４を設けることで構成されて
いる。また、図２に示す入力保護回路は、入力バッファ
２の入力ノードＮ１と基準電圧ＶＳＳとの間に補正素子
としてダイオード接続のＮＭＯＳトランジスタ６を設け
て構成されている。
【０００４】これら図１及び図２に示す入力保護回路
は、ノードＮ１の電圧がＶＳＳの補正レベル以下に落ち
ないようにクランプする機能をもつ。即ち、ダイオード
４及びＮＭＯＳトランジスタ６ともに、ノードＮ１の電
圧がＶＳＳレベル以下に降下した場合にＶＳＳ端子から
の電荷供給によってノードＮ１の電圧を補正する回路で
ある。
は、ノードＮ１の電圧がＶＳＳの補正レベル以下に落ち
ないようにクランプする機能をもつ。即ち、ダイオード
４及びＮＭＯＳトランジスタ６ともに、ノードＮ１の電
圧がＶＳＳレベル以下に降下した場合にＶＳＳ端子から
の電荷供給によってノードＮ１の電圧を補正する回路で
ある。
【０００５】
【発明が解決しようとする課題】図１や図２に示すよう
な入力保護回路においては、ダイオード４やＮＭＯＳト
ランジスタ６が導通して補正動作を行うためには、ノー
ドＮ１の電圧が基準電圧ＶＳＳの補正レベルよりもある
一定のレベル下がらなければならず、性能的に満足のい
くものではない。即ち、図１に示す回路では、ノードＮ
１の電圧が基準電圧ＶＳＳよりもダイオード４のしきい
値電圧分低くなって初めて補正動作が遂行される。ま
た、図２に示す回路では、ノードＮ１の電圧とＮＭＯＳ
トランジスタ６のゲート電圧との電圧差Ｖｇｓがしきい
値電圧を越えて初めて補正動作が遂行される。例えば基
準電圧ＶＳＳが０Ｖで、ダイオード４及びＮＭＯＳトラ
ンジスタ６のしきい値電圧が０．７Ｖであるとすると、
ノードＮ１の電圧が−０．７Ｖより低くならなければ補
正動作は行われず、−０．７Ｖ〜０Ｖの範囲は補正なし
ということになる。つまり、従来では補正素子のしきい
値電圧分の間は補正動作が行われず、動作空白区間とな
っているものである。
な入力保護回路においては、ダイオード４やＮＭＯＳト
ランジスタ６が導通して補正動作を行うためには、ノー
ドＮ１の電圧が基準電圧ＶＳＳの補正レベルよりもある
一定のレベル下がらなければならず、性能的に満足のい
くものではない。即ち、図１に示す回路では、ノードＮ
１の電圧が基準電圧ＶＳＳよりもダイオード４のしきい
値電圧分低くなって初めて補正動作が遂行される。ま
た、図２に示す回路では、ノードＮ１の電圧とＮＭＯＳ
トランジスタ６のゲート電圧との電圧差Ｖｇｓがしきい
値電圧を越えて初めて補正動作が遂行される。例えば基
準電圧ＶＳＳが０Ｖで、ダイオード４及びＮＭＯＳトラ
ンジスタ６のしきい値電圧が０．７Ｖであるとすると、
ノードＮ１の電圧が−０．７Ｖより低くならなければ補
正動作は行われず、−０．７Ｖ〜０Ｖの範囲は補正なし
ということになる。つまり、従来では補正素子のしきい
値電圧分の間は補正動作が行われず、動作空白区間とな
っているものである。
【０００６】そこで本発明では、従来のような補正動作
の空白区間をなくし、入力電圧レベルが基準電圧を下回
る場合には即時補正動作を実施可能な入力保護回路を提
供する。
の空白区間をなくし、入力電圧レベルが基準電圧を下回
る場合には即時補正動作を実施可能な入力保護回路を提
供する。
【０００７】
【課題を解決するための手段】本発明によれば、メモリ
内部への入力信号を安定させる半導体メモリ装置の入力
保護回路において、入力信号の補正レベルの電圧よりも
しきい値電圧分だけずらした制御電圧を補正素子に印加
することを特徴とする。そして、この補正素子がＮＭＯ
Ｓトランジスタである場合に、その制御電圧を発生する
手段として、電源電圧から基準電圧へ抵抗とＮＭＯＳト
ランジスタを直列接続してなる定電圧設定手段を設ける
ことを特徴とする。更に、この定電圧設定手段に、入力
信号を受ける入力バッファの出力信号により制御される
スイッチ素子を備えることを特徴とする。
内部への入力信号を安定させる半導体メモリ装置の入力
保護回路において、入力信号の補正レベルの電圧よりも
しきい値電圧分だけずらした制御電圧を補正素子に印加
することを特徴とする。そして、この補正素子がＮＭＯ
Ｓトランジスタである場合に、その制御電圧を発生する
手段として、電源電圧から基準電圧へ抵抗とＮＭＯＳト
ランジスタを直列接続してなる定電圧設定手段を設ける
ことを特徴とする。更に、この定電圧設定手段に、入力
信号を受ける入力バッファの出力信号により制御される
スイッチ素子を備えることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して作用効果と共に説明する。尚、図中の共通
部分には同じ符号を付してある。
面を参照して作用効果と共に説明する。尚、図中の共通
部分には同じ符号を付してある。
【０００９】図３に示す入力保護回路の構成例では、入
力バッファ２の入力ノードＮ１と外部電源電圧ＸＶＣＣ
との間にＮＭＯＳトランジスタ１２を設け、定電圧の設
定されるノードＮ２にゲートを接続している。ノードＮ
２は、内部電源電圧ＩＶＣＣから基準電圧ＶＳＳへ直列
接続した抵抗８及びＮＭＯＳトランジスタ１０の接続ノ
ードである。ＮＭＯＳトランジスタ１０は、ゲートをノ
ードＮ２に接続したダイオード接続としてある。
力バッファ２の入力ノードＮ１と外部電源電圧ＸＶＣＣ
との間にＮＭＯＳトランジスタ１２を設け、定電圧の設
定されるノードＮ２にゲートを接続している。ノードＮ
２は、内部電源電圧ＩＶＣＣから基準電圧ＶＳＳへ直列
接続した抵抗８及びＮＭＯＳトランジスタ１０の接続ノ
ードである。ＮＭＯＳトランジスタ１０は、ゲートをノ
ードＮ２に接続したダイオード接続としてある。
【００１０】この構成の入力保護回路は、抵抗８の抵抗
値を適切に調整することによってノードＮ２の電圧を設
定可能である。即ち、ノードＮ２は一定の電圧を維持す
る設計となっている。このノードＮ２に設定する定電圧
はＮＭＯＳトランジスタ１２の制御電圧となるので、入
力信号の補正レベルである基準電圧ＶＳＳよりもＮＭＯ
Ｓトランジスタ１２のしきい値電圧分だけ高くずらした
値とする。これにより、ノードＮ１の電圧が、補正レベ
ルである０Ｖの基準電圧ＶＳＳを下回ることになると、
ＮＭＯＳトランジスタ１２のゲート−ソース間の電圧差
が即座にしきい値電圧を越えることになるので、ＮＭＯ
Ｓトランジスタ１２は敏感に反応して導通する。そして
ＮＭＯＳトランジスタ１２の導通により、外部電源電圧
ＸＶＣＣがチャネルを経てノードＮ１へ伝達され、ノー
ドＮ１の電圧レベルが即時補正される。しかもこの場
合、補正用供給電圧源として外部電源電圧ＸＶＣＣを用
いてあるので、その補正作用も迅速である。勿論、電圧
源は基準電圧等でもよい。
値を適切に調整することによってノードＮ２の電圧を設
定可能である。即ち、ノードＮ２は一定の電圧を維持す
る設計となっている。このノードＮ２に設定する定電圧
はＮＭＯＳトランジスタ１２の制御電圧となるので、入
力信号の補正レベルである基準電圧ＶＳＳよりもＮＭＯ
Ｓトランジスタ１２のしきい値電圧分だけ高くずらした
値とする。これにより、ノードＮ１の電圧が、補正レベ
ルである０Ｖの基準電圧ＶＳＳを下回ることになると、
ＮＭＯＳトランジスタ１２のゲート−ソース間の電圧差
が即座にしきい値電圧を越えることになるので、ＮＭＯ
Ｓトランジスタ１２は敏感に反応して導通する。そして
ＮＭＯＳトランジスタ１２の導通により、外部電源電圧
ＸＶＣＣがチャネルを経てノードＮ１へ伝達され、ノー
ドＮ１の電圧レベルが即時補正される。しかもこの場
合、補正用供給電圧源として外部電源電圧ＸＶＣＣを用
いてあるので、その補正作用も迅速である。勿論、電圧
源は基準電圧等でもよい。
【００１１】図４には、入力保護回路の他の構成例を更
に示している。この入力保護回路では、図３の構成に加
えて、抵抗８とＮＭＯＳトランジスタ１０との間に更に
ＮＭＯＳトランジスタ９を設け、このＮＭＯＳトランジ
スタ９とＮＭＯＳトランジスタ１０との接続ノードをノ
ードＮ２にしている。追加したＮＭＯＳトランジスタ９
のゲートは入力バッファ２の出力端へ接続することで、
入力バッファ２の出力に従って導通制御されるスイッチ
素子となる。従って、この入力保護回路は、該当入力バ
ッファ２が非活性状態にあればＮＭＯＳトランジスタ９
の非導通によりノードＮ２への電圧供給が断たれて補正
動作が抑止されるので、該当入力バッファ２が活性して
いる間だけ動作させることが可能である。これにより、
非活性時の消費電流を抑えることができる。
に示している。この入力保護回路では、図３の構成に加
えて、抵抗８とＮＭＯＳトランジスタ１０との間に更に
ＮＭＯＳトランジスタ９を設け、このＮＭＯＳトランジ
スタ９とＮＭＯＳトランジスタ１０との接続ノードをノ
ードＮ２にしている。追加したＮＭＯＳトランジスタ９
のゲートは入力バッファ２の出力端へ接続することで、
入力バッファ２の出力に従って導通制御されるスイッチ
素子となる。従って、この入力保護回路は、該当入力バ
ッファ２が非活性状態にあればＮＭＯＳトランジスタ９
の非導通によりノードＮ２への電圧供給が断たれて補正
動作が抑止されるので、該当入力バッファ２が活性して
いる間だけ動作させることが可能である。これにより、
非活性時の消費電流を抑えることができる。
【００１２】図５に、ノードＮ１に対する電圧補正動作
を説明した概念図を示す。即ち、入力信号の電圧ＩＮＰ
ＵＴが０Ｖのときに、ＮＭＯＳトランジスタ１２のゲー
ト−ソース間電圧Ｖｇｓがしきい値電圧ＶＴ２と同レベ
ルとなり、そして入力信号の電圧ＩＮＰＵＴが０Ｖより
も低いレベル（Ｖ１）になると、ゲート−ソース間電圧
Ｖｇｓがしきい値電圧ＶＴ２を越えるためにＮＭＯＳト
ランジスタ１２がＯＮとなる。これによりノードＮ１が
ＮＭＯＳトランジスタ１２を介して電源電圧ＶＣＣにつ
ながるため、入力信号の電圧ＩＮＰＵＴが適正レベルへ
補正される。
を説明した概念図を示す。即ち、入力信号の電圧ＩＮＰ
ＵＴが０Ｖのときに、ＮＭＯＳトランジスタ１２のゲー
ト−ソース間電圧Ｖｇｓがしきい値電圧ＶＴ２と同レベ
ルとなり、そして入力信号の電圧ＩＮＰＵＴが０Ｖより
も低いレベル（Ｖ１）になると、ゲート−ソース間電圧
Ｖｇｓがしきい値電圧ＶＴ２を越えるためにＮＭＯＳト
ランジスタ１２がＯＮとなる。これによりノードＮ１が
ＮＭＯＳトランジスタ１２を介して電源電圧ＶＣＣにつ
ながるため、入力信号の電圧ＩＮＰＵＴが適正レベルへ
補正される。
【００１３】図６には、従来の入力保護回路による入力
信号と本実施形態による入力信号との電圧状態を比較し
た波形図を示す。このグラフの縦軸は電圧Ｖで、横軸は
経過時間である。図示から分かるように、本実施形態の
入力保護回路によれば、入力信号つまりノードＮ１の急
激な電圧降下が補正され、０Ｖの補正レベルへの収束速
度も格段に速まっている。
信号と本実施形態による入力信号との電圧状態を比較し
た波形図を示す。このグラフの縦軸は電圧Ｖで、横軸は
経過時間である。図示から分かるように、本実施形態の
入力保護回路によれば、入力信号つまりノードＮ１の急
激な電圧降下が補正され、０Ｖの補正レベルへの収束速
度も格段に速まっている。
【００１４】以上より分かる通り、補正素子であるＮＭ
ＯＳトランジスタ１２の制御電圧として、ノードＮ１の
補正レベルよりもしきい値電圧分高い電圧を予め設定し
てあるため、格段に迅速な補正動作を実施することが可
能となっている。
ＯＳトランジスタ１２の制御電圧として、ノードＮ１の
補正レベルよりもしきい値電圧分高い電圧を予め設定し
てあるため、格段に迅速な補正動作を実施することが可
能となっている。
【００１５】本実施形態の回路構成による効果を検証し
たシミュレーション結果を次の表１に示す。尚、このシ
ミュレーションは、ＨＳＰＩＣＥを使用し、外部電源電
圧ＸＶＣＣが５Ｖ、温度２５℃のときの結果である。
たシミュレーション結果を次の表１に示す。尚、このシ
ミュレーションは、ＨＳＰＩＣＥを使用し、外部電源電
圧ＸＶＣＣが５Ｖ、温度２５℃のときの結果である。
【表１】
【００１６】表１に示すように、従来技術に対し、負ピ
ークレベルだけで０．７２Ｖの利得が得られ、また正ピ
ークレベルでも０．３９Ｖの利得が得られている。つま
り本発明によれば、格段に安定した信号入力を保証する
ことができ、より正確で信頼性の高い半導体メモリ装置
を提供することができるようになる。
ークレベルだけで０．７２Ｖの利得が得られ、また正ピ
ークレベルでも０．３９Ｖの利得が得られている。つま
り本発明によれば、格段に安定した信号入力を保証する
ことができ、より正確で信頼性の高い半導体メモリ装置
を提供することができるようになる。
【図１】入力保護回路の従来例を示す回路図。
【図２】入力保護回路の他の従来例を示す回路図。
【図３】本発明による入力保護回路の一例を示す回路
図。
図。
【図４】本発明による入力保護回路の他の例を示す回路
図。
図。
【図５】図３又は図４の回路における入力信号の電圧と
ＮＭＯＳトランジスタ１２のゲート−ソース間電圧Ｖｇ
ｓとの関係を示した説明図。
ＮＭＯＳトランジスタ１２のゲート−ソース間電圧Ｖｇ
ｓとの関係を示した説明図。
【図６】従来技術と本発明の実施形態とで入力信号の変
動状態を比較したグラフ。
動状態を比較したグラフ。
８ 抵抗 ９ ＮＭＯＳトランジスタ（スイッチ素子） １０ ＮＭＯＳトランジスタ １２ ＮＭＯＳトランジスタ（補正素子）
Claims (4)
- 【請求項１】 メモリ内部への入力信号を安定させる半
導体メモリ装置の入力保護回路において、入力信号の補
正レベルの電圧よりもしきい値電圧分だけずらした制御
電圧を補正素子に印加するようにしたことを特徴とする
入力保護回路。 - 【請求項２】 補正素子が、電源電圧と入力信号との間
に設けたＮＭＯＳトランジスタからなる請求項１記載の
入力保護回路。 - 【請求項３】 電源電圧から基準電圧へ抵抗とＮＭＯＳ
トランジスタを直列接続してなる定電圧設定手段により
制御電圧を発生する請求項２記載の入力保護回路。 - 【請求項４】 入力信号を受ける入力バッファの出力信
号により制御されるスイッチ素子を定電圧設定手段に更
に備える請求項３記載の入力保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008686A KR100192582B1 (ko) | 1995-04-13 | 1995-04-13 | 반도체 메모리장치의 입력보호회로 및 입력보호방법 |
| KR1995P8686 | 1995-04-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08287688A true JPH08287688A (ja) | 1996-11-01 |
Family
ID=19412118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092133A Pending JPH08287688A (ja) | 1995-04-13 | 1996-04-15 | 半導体メモリ装置の入力保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717354A (ja) |
| JP (1) | JPH08287688A (ja) |
| KR (1) | KR100192582B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805014A (en) * | 1996-03-01 | 1998-09-08 | Compaq Computer Corporation | System having active pull-down circuit and method |
| US6078201A (en) * | 1998-01-06 | 2000-06-20 | Xilinx, Inc. | Power-on reset circuit for dual supply voltages |
| JP2000022508A (ja) * | 1998-07-06 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
| KR100353544B1 (en) | 2000-12-27 | 2002-09-27 | Hynix Semiconductor Inc | Circuit for generating internal supply voltage of semiconductor memory device |
| US20050075809A1 (en) * | 2003-09-18 | 2005-04-07 | Ewc Controls Incorporated | Apparatus and method for detecting, filtering and conditioning AC voltage signals |
| US7023248B2 (en) * | 2004-05-27 | 2006-04-04 | Intel Corporation | High voltage tolerant power up detector |
| WO2006079978A2 (en) * | 2005-01-28 | 2006-08-03 | Nxp B.V. | Voltage integrator and transformer provided with such an integrator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03230646A (ja) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | アンダーシュート回避回路 |
-
1995
- 1995-04-13 KR KR1019950008686A patent/KR100192582B1/ko not_active Expired - Fee Related
-
1996
- 1996-04-15 US US08/632,591 patent/US5717354A/en not_active Expired - Lifetime
- 1996-04-15 JP JP8092133A patent/JPH08287688A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03230646A (ja) * | 1990-02-05 | 1991-10-14 | Fujitsu Ltd | アンダーシュート回避回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100192582B1 (ko) | 1999-06-15 |
| US5717354A (en) | 1998-02-10 |
| KR960038974A (ko) | 1996-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980929 |