JPH08287694A - 書込動作後でのプレート線の多重パルシングによる強誘電性コンデンサの補償削減回路及び方法 - Google Patents

書込動作後でのプレート線の多重パルシングによる強誘電性コンデンサの補償削減回路及び方法

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JPH08287694A
JPH08287694A JP8088097A JP8809796A JPH08287694A JP H08287694 A JPH08287694 A JP H08287694A JP 8088097 A JP8088097 A JP 8088097A JP 8809796 A JP8809796 A JP 8809796A JP H08287694 A JPH08287694 A JP H08287694A
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memory device
plate
line
potential
ferroelectric memory
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Application number
JP8088097A
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English (en)
Inventor
Donald J Verhaeghe
ドナルド・ジェイ・ヴァーヘイゲ
Steven D Traynor
スティーヴン・ディー・トレイナー
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Original Assignee
Ramtron International Corp
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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Abstract

(57)【要約】 【課題】 従来型の強誘電性メモリ装置を改善する多重
プレート・パルシング方式を提供する。 【解決手段】 メモリ提供するアレー（１２）のセル
（１４0〜１４n）における強誘電性コンデンサの補償を
削減する回路及び方法を与えることにより、この強誘電
性コンデンサのヒステリシス・ループが補償されていな
い位置に再び配置することができる。これは、メモリ・
アレーのプレート線を介して、１回又は数回に亘り、メ
モリ・アレーへの書込みが生じる際に、メモリ・セル・
コンデンサの電極をパルシングすることによる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは、強誘電性
ランダム・アクセス・メモリ（ＲＡＭ）装置の分野に関
する。更に詳しくは、本発明は、「書込」動作後の多重
プレート線パルシングを介して強誘電性コンデンサの補
償を削減する回路及び方法に関する。
【０００２】
【従来の技術】米国コロラド州コロラド・スプリングズ
のラムトロン・インターナショナル・コーポレーション
から入手可能な、ソリッドステートＲＡＭ集積回路（Ｉ
Ｃ）のＦＲＡＭ（登録商標）ファミリーなどの強誘電性
メモリ装置は、２進（バイナリ）値を記憶するために１
つの方向又は別の方向に分極され得る強誘電性の絶縁材
料を用いることによって、不揮発性のデータ記憶を提供
する。強誘電効果によって、その絶縁性材料におけるＰ
ｅｒｏｖｓｋｉｔｅ結晶の内部の内部ダイポールの整列
に起因する、印加された電場の不存在の際の安定した分
極の保持が可能になる。この整列は、材料の保磁電場
（ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ）を超える電場を印加
することによって、選択的に達成され得る。逆に、印加
された電場の反転によって、内部ダイポールは反転す
る。
【０００３】ヒステリシス曲線は、縦軸と横軸とが印加
された電圧と結果的に生じる分極とをそれぞれ表すもの
であるが、図１に付随する実線の曲線１１に示されてい
るように、印加された電圧に対する強誘電性コンデンサ
の分極の応答を表すようにプロットされ得る。この特性
ヒステリシス曲線の更に完全な説明は、例えば、本発明
の譲受人に譲渡されている米国特許第４９１４６２７号
及び第４８８８７３３号に開示されており、これらの米
国特許における開示は、本明細書において、全体を援用
する。
【０００４】
【発明が解決すべき課題】強誘電性メモリ・セルに記憶
されたデータは、電場をセル・コンデンサに印加するこ
とによって、読み出される。この電場が内部ダイポール
を切り換える方向に印加される場合には、ダイポールが
反転しない場合よりも、より多くの電荷が移動される。
結果的に、センス増幅器がセル・ビット線に印加された
電荷を測定し、ＩＣ出力ピンにおいて、論理「１」と論
理「０」とのどちらかを生じることができる。従来型の
２トランジスタ／２コンデンサ（２Ｔ／２Ｃ）型の強誘
電性メモリ・セルでは、それぞれが反対の方向に分極し
た２つのデータ記憶素子から成る対が用いられる。２Ｔ
／２Ｃメモリ・セルの状態を読み出すためには、両方の
素子は同じ方向に分極され、センス増幅器は、セルから
１対の相補的なビット線に移動された電荷の量の間の差
を測定する。いずれの場合にも、強誘電性メモリへの読
出しは破壊的な動作であるから、正しいデータは、予め
の充電（プリチャージ）動作の間にセルに保存される。
【０００５】単純な書込み動作においては、電場がセル
・コンデンサに印加され、それを所望の状態に分極す
る。簡単には、２Ｔ／２Ｃメモリ・セルのための従来型
の書込みのメカニズムは、一方のセル・コンデンサ上の
ダイポールを反転し、電極又はプレートを公称（ノミナ
ル）で１００ナノ秒の間だけ図１に示されている保磁電
場よりも大きな正の電位に保持することを含む。電極
は、次に、付加的な公称で１００ナノ秒の間、書き込ま
れる他方のセル・コンデンサのために、回路接地点に戻
される。しかし、強誘電性コンデンサは、「補償され
る」傾向にある（図１の破線の曲線１３によって示され
るように、ヒステリシス・ループは、電荷の蓄積に起因
して、記憶された状態を保護するようにシフトするよう
に見える）ので、そのような補償の結果として、以後の
読出し動作の実行の際にセンス増幅器に提供される信号
がはるかに小さくなり、よって、試験の間に、装置故障
を指示し得る。
【０００６】
【課題を解決する手段】本発明の回路及び方法によれ
ば、書込みがアレーに生じる際には常に、１回又は複数
回だけ、メモリ・アレー・プレート線を介してメモリ・
セル・コンデンサの電極にパルシングすることにより、
ヒステリシス・ループが、その補償されない位置に向か
って再配置されることが可能になる。そうすることによ
り、強誘電性コンデンサは、以後の読出動作の際に、よ
り強い信号をセンス増幅器に運ぶことになる。更に、プ
レート線はデータを変更せずにパルシングされるので、
そうでない場合にＩＣの全体的な読出動作耐性を損なう
傾向にある疲労サイクルが生じない。本明細書において
開示される補償削減技術を用いることにより、著しい歩
留まりの改善が観察されている。
【０００７】本発明による多重プレート・パルシング回
路及び方法は、プレート線に結合されているメモリ・セ
ル・コンデンサの電極又はプレートを、書込動作の後
で、ハイに戻し、更に、新たに書き込まれた反対のデー
タを強化する。他のパルス幅及び反復速度が用いられ得
るが、これは、例えば、公称で１００ナノ秒の間になさ
れ得る。ここで説明される特定の実施例では、この付加
的なプレート・パルシングは、ＩＣのマスク・プログラ
ミングに依存して、パルスの間の間隔は同等である２５
〜３００ナノ秒の間のパルスを用いて、１回から８回、
生じ得る。プログラムされた数の付加的なプレート・パ
ルスの後で、ＩＣのプリチャージ動作が、従来の態様で
継続し得る。
【０００８】広くは、開示されているのは、書込動作の
後で電極の多重パルシングをすることによって、強誘電
性コンデンサの補償を削減する回路及び方法である。本
発明によれば、それぞれがその中の個々のデータ・ビッ
トを表す第１又は第２のダイポールの内の少なくとも１
つを維持するメモリ・セルのアレーを備えた強誘電性メ
モリ装置が開示される。このメモリ・セルは、ビット線
とプレート線との間に選択的に結合されることが可能で
ある。このメモリ装置は、第１及び第２の端子を有する
少なくとも１つの強誘電性コンデンサを含み、この強誘
電性コンデンサは、各メモリ・セルに付随して、その中
の第１又は第２のダイポールの記憶された状態を維持す
る。コンデンサの第１の端子は、プレート線に結合され
る。第１の、第２の及び制御端子を有する少なくとも１
つのトランジスタが提供され、このトランジスタの第１
及び第２の端子は、それぞれ、ビット線とコンデンサの
第２の端子とに結合されている。制御端子はワード線に
結合され、トランジスタを選択的に付勢して、コンデン
サをビット線とプレート線との間に結合する。多重プレ
ート・パルシング・セクションが提供され、強化電位
を、反対の状態の書込動作に続いて、１回又は数回、ダ
イポールの方向にプレート線に選択的に印加することに
よって、ダイポールの記憶された状態を強化する。
【０００９】本発明の方法によって、その中に維持され
た所定の記憶されたダイポール状態を有する少なくとも
１つの強誘電性コンデンサと、そのトランジスタの制御
端子に結合されたワード線に応答してプレート線とビッ
ト線との間に選択的に結合される直列接続のトランジス
タと、を有する強誘電性メモリ・セルにデータを書き込
む方法が開示される。この方法は、第１に、電位を前記
ワード線に印加して、前記トランジスタをイネーブルす
るステップと、第２に、第１の電位を前記プレート線に
印加して、前記コンデンサに反対の記憶されたダイポー
ル状態を配置するステップと、を含む。この方法は、更
に、第３に、前記第１の電位を前記プレート線から除去
するステップと、第４に、電位を前記ビット線に印加し
て、前記反対の記憶されたダイポール状態を前記コンデ
ンサにおける前記所定の記憶されたダイポール状態に戻
すステップと、を含む。この方法は、第５に、前記第１
の電位を前記プレート線に再び印加するステップと、第
６に、前記電位を前記ビット線から除去して、前記反対
の記憶されたダイポール状態を前記コンデンサに再び配
置するステップと、第７に、前記第１の電位を前記プレ
ート線から除去して従来の書込動作を完了するステップ
と、を含む。本発明の方法は、次に、第８に、前記第１
の電位を前記プレート線に再び印加するステップと、第
９に、前記第１に電位を前記プレート線から、所定の回
数だけ、再び除去するステップと、を含む。この方法
は、第１０に、前記ビット線と前記ワード線とをそれら
の当初の状態に戻すことによって完了する。
【００１０】
【実施例】図２を参照して、強誘電性ランダム・アクセ
ス・メモリ（ＦＲＡＭ（登録商標））メモリ装置１０を
示す。メモリ装置１０は、その直接関連ある部分におい
ては、そのメモリ装置１０のメモリ・サイズと寸法とを
定義する多数のコラム及びローを有するマトリックス状
に配列された複数の２Ｔ／２Ｃ型セル１４0〜１４nを含
むメモリ・アレー１２を有する。アレー１２は、また、
セル１４の間に置かれた多数のダミー・セル１６0〜１
６n（これに関しては、図３を参照して、後に詳細に説
明する）と、メモリ装置１０のセンス増幅器２２とを含
むが、相補的なビット線への電気的な接続は有していな
い。アレー１２のアドレス指定は、示されている多数の
コラム・デコーダ１８及びワード線デコーダ２０によっ
て、従来の態様で達成される。センス増幅器２２は、コ
ラム・デコーダ１８と同様に、種々のビット線（ｂｉｔ
０，ｂｉｔ０＼，ｂｉｔ１，ｂｉｔ１＼，・・・，ｂｉ
ｔｎ，ｂｉｔｎ＼）に結合されている。ビット線は、ア
レー１２に対するデータ線であり、メモリ・セル１４か
らのデータはアクセスの間に現れる。示されているよう
に、２Ｔ／２Ｃセル構造を用いており、各セル１４に対
して、真（ｂｉｔ）及び相補的な（ｂｉｔ＼）線があ
る。ワード線デコーダ２０は、示されているように、ダ
ミー・ワード線（ＤＷＬ）とダミー・プレート線（ＤＰ
Ｌ）との上のダミー・セル１６0〜１６nにだけでなく、
種々のワード線（ＷＬ0〜ＷＬm）とプレート線（ＰＬ0
・・・ＰＬm）との上のアレー１２に結合されている。
ダミー・ワード線の信号ＤＷＬとダミー・プレート線の
信号ＤＰＬとが、すべてのアクセス・サイクルを付勢し
て、制御論理５０（これに関しては、以下で詳説する）
にタイミング情報を提供し、本当の選択されたワード及
びプレート線信号をそれぞれ模倣（ミミック）する。
【００１１】ワード線デコーダ２０は、入力として信号
ａとａ＼とを有するＯＲゲート３０を有する。ＯＲゲー
ト３０の出力は、ダミー・セル１６0〜１６nへの入力と
してダミー・ワード線ＤＷＬに印加されると共に、一方
の入力としてＡＮＤゲート３２に印加される。ＡＮＤゲ
ート３２への更なる入力は、後に更に詳細に説明する
が、ｐｌｃｌｋ線８２上に与えられる。ワード線デコー
ダ２０は、更に、入力として、信号ａ，ｂ，ｃと、相補
的な信号ａ＼，ｂ＼，ｃ＼（及び、その種々の順列）と
を有する多数の入力ＡＮＤゲート３４0〜３４mを含み、
アレー１２の種々のセル１４0〜１４nの適切なワード線
を選択する。信号ａ，ｂ，ｃと、相補的な信号ａ＼，ｂ
＼，ｃ＼とは、ワード線デコーダ２０に与えられて一意
的なワード線ＷＬ0〜ＷＬmを復号する第１段の復号され
たアドレス信号であり、ただ１つのワード線が任意の与
えられたメモリ・アクセスに対してアクティブになる。
種々のＡＮＤゲート３４0〜３４mの出力は、種々のワー
ド線信号ＷＬ0〜ＷＬmを形成し、一方の入力として、後
に更に詳細に説明するｐｌｃｌｋ信号を付加的な入力と
して有する一連のＡＮＤゲート３６0〜３６mに与えられ
る。種々のＡＮＤゲート３６0〜３６mの出力は、アレー
１２の種々のセル１４0〜１４nへの入力に対するプレー
ト線信号ＰＬ0〜ＰＬmを形成する。プレート線信号ＰＬ
0〜ＰＬmの中のただ１つが、メモリ・アクセスの間にア
クティブになる。
【００１２】上述したように、コラム・デコーダ１８
は、アレー１２の種々のビット線に結合されており、双
方向バス４０によって、シフト・レジスタ３８に双方向
的に結合される。シフト・レジスタ３８は、１つのシリ
アルな入力／出力（Ｉ／Ｏ）入力を、Ｉ／Ｏ線４２によ
ってシフト・レジスタ３８の入力に戻されて結合された
メモリ装置１０に、提供する。双方向バス４０は、コラ
ム・デコーダ１８とシフト・レジスタ３８との間に、コ
ラム・アドレス信号を相互接続する。バス４４は、シフ
ト・レジスタ３８を、アドレス・バス４８によってワー
ド線デコーダ２０とコラム・デコーダ１８とに結合され
アレー１２の特定のセル１４0〜１４nにアクセスするア
ドレス・レジスタ４６に、結合する。バス４４は、ま
た、シフト・レジスタ３８を、入力としてメモリ装置１
０への１つの外部クロック入力（ＣＬＫ）を有する制御
論理５０に、結合する。
【００１３】制御論理５０は、その出力において、多数
の制御信号を提供して、メモリ装置１０を動作的に制御
する。チップ・イネーブル・バー（ｃｅｂ）、プレート
・ハイ・バー（ｐｌｔｈｉｂ）、及びコラム・イネーブ
ル（ｃｏｌｅｎ）信号が、それぞれ、線５６、５８、６
０上を、示されているように、プレート・パルシング論
理５２に印加される。同様の態様で、プリ書込み・イネ
ーブル（ｐｒｅｗｅｎ）、ビット線プリチャージ（ｂｌ
ｐｃ）、及びプレート線３（ｐｌ３）信号が、線６２、
６４、６６上を、多重プレート・パルシング（ｍｐｐ）
論理５４に印加される。ｍｐｐ論理５４は、新たなプレ
ート線３（ｎｅｗｐｌ３）信号を、線６８上で、示され
ているように、制御論理５０に提供する。ｍｐｐ論理５
４は、また、エクストラ・プレート・クロック・バー
（ｘｐｌｃｌｋｂ）信号を、線７８上を、示されている
ように、ＮＡＮＤゲート８０に入力として印加する。
【００１４】プレート・パルシング論理５２は、入力と
して、それぞれ線５８、６０上の、ｐｌｔｈｉｂ及びｃ
ｏｌｅｎ信号を有するＯＲゲート７０を含む。ｐｌｔｈ
ｉｂ信号は、アクティブ・ローであり、プレート線が、
通常のプレート・パルシング動作の間に、いつ（ｄｐｌ
信号を介して）最初にハイ・レベルにいつ達するかを指
示する。それは、ｐｌｃｌｋ信号をロー・レベルに戻す
のに用いられる。ｃｏｌｅｎ信号は、ビット線が完全な
電位にラッチされるまで、通常はローである。いったん
これが生じると、ｃｏｌｅｎ信号は、ハイになり、多重
プレート・パルシングが用いられない場合にはプレート
線に対する最後のパルスである第２の時間の間だけ、ｐ
ｌｃｌｋ信号をハイに強制する。ｃｅｂ信号は、他方の
入力としてＯＲゲート７０の出力を有するＮＡＮＤゲー
ト７４への一方の入力のために、インバータ７２に印加
される。ｃｅｂ信号は、通常はハイであり、ローになっ
て、メモリ・アクセスの開始を指示する。アクセスが完
了すると、アレー１２は、プリチャージされる準備がで
き、ｃｅｂは、ハイ状態に戻る。ＮＡＮＤゲート７４の
出力は、線７６上に、ＮＡＮＤゲート８０への他方の入
力として供給される。ＮＡＮＤゲート８０は、その出力
として、線８２上の信号ｐｌｃｌｋをワード線デコーダ
２０の種々のＡＮＤゲート３２、３６0〜３６mへの入力
のために有する。
【００１５】メモリ・アレー１２のダミー・セル１６0
〜１６nからのダミー・プレート線（ｄｐｌ）信号は、
インバータ８８に接続された出力を有しプレート線バー
・バー（ｐｌｂｂ）信号をｍｐｐ論理５４への入力のた
めに線９０上に供給しそれが直接に追跡するアレー１２
の選択されたメモリ・セル１４のプレート線に関する情
報を提供するシュミット・トリガへの一方の入力とし
て、与えられる。すなわち、ｐｌｂｂ信号は、メモリ・
セル１４の任意の選択されたローに対する実際のプレー
ト信号と同一に振る舞う。
【００１６】更に図３を参照すると、図２のメモリ・ア
レー１２の一部を形成する従来の２Ｔ／２Ｃ型のメモリ
・セル１４と共に用いるためのダミー・セル１６が示さ
れている。ダミー・セル１６においては、トランジスタ
と強誘電性コンデンサとの相補的な対がメモリ・セル１
４として用いられる。ダミー・セル１６の各部分は、１
つの端子が回路接地点に接続され別の端子が強誘電性コ
ンデンサ１０５、１０７のそれぞれ一方の端子に接続さ
れたパス・トランジスタ１０１、１０３を有する。それ
ぞれのパス・トランジスタ１０１、１０３のゲート端子
は、示されているように、ダミー・ワード線（ＤＷＬ）
に接続されている。強誘電性コンデンサ１０５、１０７
の他方の端子は、ダミー・プレート線（ＤＰＬ）に接続
されている。
【００１７】次に図４を参照すると、図２のメモリ・ア
レー１２の一部を形成する従来の２Ｔ／２Ｃ型のメモリ
・セル１４が示されている。従来の２Ｔ／２Ｃ型のセル
１４においては、トランジスタと強誘電性コンデンサと
の相補的な対が用いられる。セル１４の各部分は、１つ
の端子がビット線（ＢＬ）又は（ＢＬ＼）に接続され別
の端子が強誘電性コンデンサ１０４、１０６のそれぞれ
一方の端子に接続されたパス・トランジスタ１００、１
０２を有する。それぞれのパス・トランジスタ１００、
１０２のゲート端子は、示されているように、ワード線
（ＷＬ）に接続されている。示されているようにコンデ
ンサＣA及びＣBを有する強誘電性コンデンサ１０４、１
０６の他方の端子は、プレート線（ＰＬ）に接続されて
いる。
【００１８】１Ｔ／１Ｃメモリ・セルにおいては、例え
ば、セル構造は、１つの強誘電性コンデンサ（例えば、
コンデンサ１０２）に結合されたただ１つのパス・トラ
ンジスタ（例えば、トランジスタ１００）を用いる標準
的なダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）のものと類似しており、相違は、第３のアクティ
ブ線がコンデンサ・プレートにある点である。示されて
いるような２Ｔ／２Ｃの差動セル構造の代わりに、１つ
のビット線がトランジスタの１つの端子に結合され、ワ
ード線が、示されているように、再び、ゲート端子に結
合されている。１Ｔ／１Ｃセルの内容を読み出す際に
は、コンデンサは分極され、移動された電荷は基準のセ
ル又は他の固定されたレベルと比較され、この比較の結
果が、論理１と論理０とのどちらがセルの中に記憶され
ていたかを決定する。
【００１９】図４の２Ｔ／２Ｃセル１４の図解は、図５
と共に本発明の回路及び方法の動作を理解するのに有用
であるが、本発明の原理は１トランジスタ／１コンデン
サ（１Ｔ／１Ｃ）型の強誘電性メモリ装置にも同様に適
用可能であり、また、２Ｔ／１Ｃ、又は、任意の可能な
数のトランジスタとコンデンサとの組合せ（例えば、１
２Ｔ／４Ｃ）を有する更に複雑なセルにも適用可能であ
る。
【００２０】次に、図５と下に示す表１とを参照するこ
とにより、本発明の回路及び方法の動作が、更に理解さ
れよう。
【００２１】
【表１】
【００２２】時間ｔ０では、初期条件が示されており、
ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ、及びビ
ット線バーＢＬ＼は、すべて、論理ロー（０）の状態で
あり、初期の分極条件は、コンデンサＣＡは論理１を保
持し、コンデンサＣＢは論理０を保持している。分極条
件は表１に、コンデンサＣＡでは下向きのダイポールと
して、ＣＢでは上向きのダイポールとして示されてい
る。
【００２３】時間ｔ１では、ワード線ＷＬがハイ（１）
になり、その後で、時間ｔ２において、プレート線ＰＬ
もまた論理ハイ状態に変化し、これにより、コンデンサ
ＣＡ上のダイポールは反転して、論理１を読み出す。こ
れは、破壊的な読出動作である。同じ時間に、同じダイ
ポール状態が、表１ではＲによって指示されるようにコ
ンデンサＣＢ上で強化される。
【００２４】時間ｔ３では、プレート線ＰＬ上の信号は
ロー状態になり、これにより、両方のビット線ＢＬ及び
ＢＬ＼から線形の変化が減算される。
【００２５】その後で、時間ｔ４では、センス増幅器２
２がラッチし、ビット線ＢＬを論理ハイ状態にし、ビッ
ト線ＢＬ＼を論理ロー状態に変化させる。コンデンサＣ
Ａのダイポールは、再び向きを変えて、元の状態を再び
記憶する。
【００２６】時間ｔ５では、プレート線ＰＬが２回目に
ハイに変わり、よって、ＣＢ内の分極条件を強化する。
【００２７】時間ｔ６では、反対のデータの書込みが生
じる。この時には、ビット線ＢＬはロー状態に変化し、
他方で、ビット線ＢＬ＼はハイになる。コンデンサＣＡ
内のダイポールは、反転して、この新たな状態を反映す
る。
【００２８】時間ｔ７では、プレート線ＰＬがローにな
り、コンデンサＣＢのダイポールは反転して、新たな状
態を反映する。従来型の強誘電性メモリ装置では、これ
が、書込みの間のプレート・パルシング動作が終了する
位置である。この時点で、コンデンサＣＡは、新たな状
態への反転を１回経験しているだけである。コンデンサ
ＣＢもまた、ただ１回の反転を経験しているが、電極が
論理ロー状態に戻っていないので、コンデンサの上側
（トップ）の電極上の電荷は、電荷が漏れて失われるま
で数ミリ秒の間、コンデンサＣＢ上の新たな状態を効果
的に強化する。
【００２９】時間ｔ８では、本発明の新たなプレート線
ＰＬパルシング方式が生じ、プレート線ＰＬは、再び、
ハイに変化する。コンデンサＣＡ上のダイポールは、新
たな状態に対して、強化される。
【００３０】時間ｔ９では、プレート線ＰＬが再びロー
になり、また、コンデンサＣＢにおけるダイポールを強
化する。図５に示された多重プレート線ＰＬパルシング
方式を特に参照すると、プレート線ＰＬのただ１つの付
加的な変化だけが示されてはいるが、ｔ８からｔ９の間
の時間に生じる動作は任意の回数だけ反復されることが
可能であり、コンデンサＣＡ上のダイポールを強化す
る。
【００３１】時間ｔ10において動作が完了する際に、ビ
ット線ＢＬ及びＢＬ＼は、論理ロー状態にプリチャージ
されて戻され、ワード線ＷＬもまた、論理ロー状態に戻
される。
【００３２】次に、図６を参照すると、メモリ装置１０
の多重プレート・パルシング（ＭＰＰ）論理５４の更な
る詳細が、示されている。ＭＰＰ論理５４は、その関連
部分においては、ＭＰＰ制御（ｍｐｐｃｔｌ）１００、
ＭＰＰカウンタ（ｅｐｐｃｔｒ）１１２、及び１対のプ
レート・タイマ１１４、１１６を含む。ＭＰＰカウンタ
１１２によって、以下で説明する構成において、プレー
ト線ＰＬの１〜８の付加的なパルスが導入される。プレ
ート・タイマ１１４は、付加的なパルスの幅を設定し、
他方で、プレート・タイマ１１６は、プレート線ＰＬの
パルスの間の時間を設定する。
【００３３】示されているように、ＭＰＰ制御１１０
は、線６２上で、メモリ装置１０において実行されてい
る書込みサイクルを指示するｐｒｅｗｅｎ信号を、制御
論理５０（図１）受け取る。ｐｒｅｗｅｎ信号は、ま
た、ＭＰＰ論理５４によって用いられ、多重パルスがこ
の動作において必要になることを指示する。ここで説明
されている多重プレート・パルシング技術は、読出し動
作には用いられず、書込みにだけ用いられることには注
意すべきである。ＭＰＰ制御１１０もまた、ｂｌｐｃ線
６４上のｂｌｐｃ信号を受け取る。この信号は、ＭＰＰ
論理５４によって用いられ、すべての論理をリセットし
て、プリチャージのフェーズを含めて、メモリ・アクセ
スの全体が終了したことを指示する。ｐｌ３線６６の上
のｐｌ３信号は、通常のプレート・パルシング・シーケ
ンス（２パルスの）が完了したことを指示する。ｐｌ３
信号の付勢の際に、ＭＰＰ論理５４は動作を開始し、ワ
ード線デコーダ２０（図２）に入力されるｐｌｃｌｋ線
８２上のｐｌｃｌｋ信号の制御を行う。ｐｌｂｂ線９０
上のｐｌｂｂ信号は、ダミー・プレート線ｄｐｌを介し
て、プレート線ＰＬを追跡（トラッキング）する。ｐｌ
ｂｂ信号は、タイミング情報をＭＰＰ論理５４に提供す
るのに用いられ、ｐｌｃｌｋ信号は、適切な時間に上下
にパルシングされ得る。ｐｌｂｂ信号は、また、ＭＰＰ
論理５４におけるプレート・タイマ１１４、１１６の両
方をそれらに第１のサイクルのために充電する手段を提
供する。
【００３４】ＭＰＰ制御１１０は、ｘｉｎｃ線１１８上
に増加信号ｘｉｎｃを提供して、ＭＰＰカウンタ１１２
に、そのカウントを１だけ増加させる必要があることを
知らせる。信号ｘｉｎｃは、やはりＭＰＰ制御１１０か
ら出力されるｄｉｓｃｈｇ４線１２２上の信号ｄｉｓｃ
ｈｇ４のそれぞれの立ち上がりエッジによって付勢す
る。
【００３５】ＭＰＰ制御１１０は、また、ＮＡＮＤゲー
ト８０（図２）への入力のために、ｘｐｌｃｌｋｂ線７
８上にｘｐｌｃｌｋｂ信号を提供する。更に、ＭＰＰ制
御１１０はまた、制御論理５０（図２）への入力のため
に、ｎｅｗｐｌ３線６８上にｎｅｗｐｌ３信号を提供す
る。ｘｐｌｃｌｋｂ信号は、アクティブ・ローであり、
付加的なプレート線ＰＬパルスのための信号ｐｌｃｌｋ
を直接に制御するために用いられる。この機能を実効化
するのに用いられる論理は、図２に示されている。信号
ｎｅｗｐｌ３は、ＭＰＰ論理５４によって発生され、付
加的なプレート・パルシングがいつ実効を終了するかを
指示する。ｎｅｗｐｌ３信号が付勢するときには、制御
論理は、プリチャージ・フェーズを終了し、それによっ
て、すべての信号をプリチャージされた状態に戻す。
【００３６】多重プレート・パルシング制御１１０もま
た、ｃｈｇ４線１２０上に、ｃｈｇ４信号を提供する。
ｃｈｇ４信号は、多重プレート線ＰＬパルシング動作の
間にパルスのＯＮ部分の幅を制御するプレート・タイマ
１１４を充電（チャージアップ）する。ｃｈｇ４信号
は、反対のプレート・タイマ１１６が放電しているとき
には、アクティブである。ＭＰＰ制御１１０から出力さ
れたｄｉｓｃｈｇ４線１２２上のｄｉｓｃｈｇ４信号
は、プレート・タイマ１１４を放電する。既に述べたよ
うに、プレート・タイマ１１４は、多重プレート・パル
シング動作の間にパルスのＯＮ部分の幅を制御する。ｄ
ｉｓｃｈｇ４信号は、プレート・タイマ１１６が充電し
ているときにアクティブである。
【００３７】逆に、ＭＰＰ制御１１０は、プレート・タ
イマ１１６への入力のために、ｃｈｇ５線１２６上に、
ｃｈｇ５信号を供給する。ｃｈｇ５信号は、多重プレー
ト線ＰＬパルシング動作の間にパルスのＯＦＦ部分の幅
を制御するプレート・タイマ１１６を充電する。ｃｈｇ
５信号は、プレート・タイマ１１４が放電しているとき
には、アクティブである。同様の態様で、ＭＰＰ制御１
１０は、プレート・タイマ１１６への入力のために、ｄ
ｉｓｃｈｇ５線１２４上にｄｉｓｃｈｇ５信号を供給す
る。ｄｉｓｃｈｇ５信号は、多重プレート・パルシング
動作の間に、プレート・タイマ１１６を放電する。ｄｉ
ｓｃｈｇ５は、プレート・タイマ１１４が充電している
ときにアクティブである。
【００３８】ＭＰＰ制御１１０は、また、ＭＰＰカウン
タ１１２への入力のために、ｘｒｓｔｂ線１２８上に、
ｘｒｓｔｂ信号を供給する。ｘｒｓｔｂ信号は、ＭＰＰ
制御１１０によって発生されるＭＰＰカウンタ１１２の
ためのリセット信号である。ｘｒｓｔｂ信号は、アクテ
ィブ・ローであり、通常はアサートされている。それ
は、多重プレート・パルシング動作の間はＯＦＦになっ
ており、通常は、信号ｘｒｓｔｂは、ＭＰＰカウンタ１
１２をリセット状態に保つ。
【００３９】ＭＰＰカウンタ１１２は、ｄｏｎｅ線１３
４上に、ＭＰＰ制御１１０にｄｏｎｅ信号を供給する。
ｄｏｎｅ信号は、ＭＰＰカウンタ１１２によって発生さ
れ、所望の数のパルスが発生されたときに、付勢する。
ＭＰＰ制御１１０は、この信号を受け取ったときには、
最後のプレート・パルス・サイクルを終了し、その動作
を停止させる。プレート・タイマ１１４、１１６は共
に、ｔｉｍｅｏｕｔ信号を、それぞれｘｐｌｈｉ線１３
０及びｘｐｌｌｏ線１３２上に、ＭＰＰ制御１１０に提
供する。ｘｐｌｈｉ信号は、パルスのＯＮ部分の幅を計
時するプレート・タイマ１１４によって発生される。こ
の信号は、プレート線ＰＬが十分に長い間ハイであり、
それによってパルスのロー部分がその時点で開始し得る
ことを指示する。逆に、ｘｐｌｌｏ信号は、パルスのＯ
ＦＦ部分の幅を計時するプレート・タイマ１１６によっ
て発生されるｔｉｍｅｏｕｔ信号である。こちらの信号
は、プレート線ＰＬが十分に長い間ローであり、それに
よってパルスのハイ部分がその時点で開始し得ることを
指示する。
【００４０】次に、付加的に図７を参照すると、ＭＰＰ
制御１１０の更に詳細な図が示されている。以下の説明
では、先の図面と同じ構造や信号には同じ参照番号が付
してあり、先の説明が妥当するものである。
【００４１】ｐｒｅｗｅｎ線６２は、電源電圧と回路接
地点との間のＮチャンネル・トランジスタ１４４に直列
に接続されたＰチャンネル・トランジスタ１４２のゲー
トに、インバータ１４０を介して結合されている。Ｐチ
ャンネル・トランジスタ１４２のゲートにおける信号
は、ｐｗｅｎｂと指定される。ｂｌｐｃ線６４は、トラ
ンジスタ１４４にゲートに接続され、ＮＡＮＤゲート１
５０への一方の入力として供給されるように、インバー
タ１４８を介して結合される。インバータ１４８の出力
は、信号ｂｌｐｃｂである。ＮＡＮＤゲート１５０の出
力は、ｄｉｓｃｈｇ４線１２２上に供給される。
【００４２】トランジスタ１４２とトランジスタ１４４
との中間のノード上の信号は、並列接続されたインバー
タ１５４を有し共にラッチを形成して信号ｍｐｐｂを提
供するインバータ１５２への入力として供給される。イ
ンバータ１５２の出力は、インバータ１５６に接続され
て、ＡＮＤゲート１５８への一方の入力を形成する信号
ｍｐｐを提供する。インバータ１５６の出力は、その出
力をｄｉｓｃｈｇ５線１２４上に有するＮＡＮＤゲート
１６０への一方の入力として供給される。インバータ１
５６の出力におけるｍｐｐ信号は、また、その出力をｃ
ｈｇ４線１２０上に有するＡＮＤゲート１６２への一方
の入力として供給される。ｍｐｐ信号は、また、その出
力をｃｈｇ５線１２６上に有するＡＮＤゲート１６４へ
の一方の入力として供給される。最後に、信号ｍｐｐを
有するインバータ１５６の出力は、電源電圧と回路接地
点との間に接続されたＰチャンネル・トランジスタ１６
８とＮチャンネル・トランジスタ１７０とに直列接続さ
れたＮチャンネル・トランジスタ１６６のゲートに供給
される。
【００４３】インバータ１５２、１５４を有するラッチ
の出力は、ＮＯＲゲート１７４への一方の入力として接
続された出力を有するＡＮＤゲート１７２への一方の入
力として供給される。ＮＯＲゲート１７４は、信号をイ
ンバータ１７６を介して、ｎｅｗｐｌ３線６８に供給す
る。ＮＯＲゲート１７４の出力は、また、ＮＡＮＤゲー
ト１６０の残りの入力として接続された出力を有するＮ
ＡＮＤゲート１４６への一方の入力として供給される。
【００４４】ｐｌ３線６６上の信号は、示されているよ
うに、ＡＮＤゲート１５８とＡＮＤゲート１７２とに、
付加的な入力として接続される。更に、ｐｌ３線６６上
の信号は、トランジスタ１６８のゲート接続される。ｐ
ｌｂｂ線９０上の信号は、インバータ１８０を介して結
合され、ＡＮＤゲート１８４への一方の入力としての出
力を有する３入力ＡＮＤゲート１８２への１つの入力を
形成する。ＡＮＤゲート１８４の出力は、ＮＯＲゲート
１７４への残りの入力として供給される。更に、インバ
ータ１８０の出力は、ＡＮＤゲート１６２への付加的な
入力としてのｐｌｂｂｂとして供給される。更に、同じ
信号が、ＮＡＮＤゲート１４６への付加的な入力として
供給される。ｐｌｂｂｂ信号は、また、インバータ１８
６を介して反転され、ＮＡＮＤゲート１７８への一方の
入力とＡＮＤゲート１６４への付加的な入力とを形成す
るｐｌｂｂ２信号を形成する。ＮＡＮＤゲート１７８の
出力は、ＮＡＮＤゲート１５０への残りの入力として供
給される。
【００４５】ｄｏｎｅ線１３４上のｄｏｎｅ信号は、示
されているように、ＡＮＤゲート１８２への付加的な入
力として供給される。ｘｐｌｈｉ線１３０は、電源電圧
と回路接地点との間にＰチャンネル・トランジスタ１９
０と直列に接続されているＮチャンネル・トランジスタ
１８８のゲートに接続される。ｘｐｌｈｉ信号は、ま
た、インバータ１９８への入力として供給され、ＮＡＮ
Ｄゲート１４６への付加的な入力として印加される。Ｎ
ＡＮＤゲート１４６への残りの入力もまた、信号ｐｗｅ
ｎｂを有するインバータ１４０の出力において取られ
る。更に、ｘｐｌｈｉ線１３０は、トランジスタ１７０
のゲートに接続されている。トランジスタ１６８、１７
０の中間のノードは、ｘｒｓｔｂ線１２８上のＡＮＤゲ
ート１８２への残りの入力として接続されているインバ
ータ２００、２０２の並列の組合せを有するラッチに結
合される。
【００４６】ｘｐｌｌｏ線１３２は、インバータ２０６
へだけでなくＮＡＮＤゲート２０４への一方の入力とし
て接続され、ｘｉｎｃ線１１８上にｘｉｎｃ信号を生じ
る。ＮＡＮＤゲート２０４の出力は、トランジスタ１９
０のゲートに結合される。トランジスタ１８８、１９０
の中間のノードは、インバータ１９４、１９６の並列の
組合せを有するラッチを介してｘｐｌｃｌｋｂ線７８に
結合される。ＮＡＮＤゲート２０４とＮＡＮＤゲート１
８４とへの残りの入力は、信号ｍｐｐｐｌ３を含むよう
に示されるように、ＡＮＤゲート１５８の出力において
取られる。信号ｍｐｐｐｌ３は、また、ＮＡＮＤゲート
１７８への残りの入力として供給される。トランジスタ
１９２は、トランジスタ１８８、１９０の中間のノード
を回路接地点に結合させ、そのゲートは、信号ｍｐｐｂ
を提供するインバータ１５２、１５４を有するラッチの
出力に接続されている。
【００４７】次に図８を参照すると、ｍｐｐカウンタ１
１２が詳細に示されている。ｍｐｐカウンタ１１２は、
その関連部分においては、多数のＤタイプのフリップフ
ロップ２１０、２１２、２１４を含む。フリップフロッ
プ２１０、２１２、２１４は、ｘｒｓｔｂ線１２８に接
続されたリセット・バー（ｒｅｓｅｔｂ）入力を有す
る。ｍｐｐカウンタ１１２への入力は、ｘｉｎｃ線１１
８上を、フリップフロップ２１４のクロック入力に供給
され、このクロック入力は、信号ｑ０ｂを有するフリッ
プフロップ２１２のクロック入力に接続されたデータ及
びｑ ｂａｒ（ｑｂ）端子を有する。信号ｑ０を有する
フリップフロップ２１４のｑ出力は、出力がｄｏｎｅ線
１３４に接続された３入力のＡＮＤゲート２１６への１
つの入力として供給される。また、フリップフロップ２
１２は、そのデータおびｑｂ端子が共に信号ｑ１ｂを有
するフリップフロップ２１０のクロック入力に結合され
ている。信号ｑ１を有数フリップフロップ２１２のｑ出
力は、ＡＮＤゲート２１６への付加的な入力として供給
される。最後に、フリップフロップ２１０は、そのデー
タ及びｑｂ入力が共に結合されており、その上に信号ｑ
２ｂが形成される。信号ｑ２を有するフリップフロップ
２１２のｑ出力は、ＡＮＤゲート２１６への最後の入力
を形成する。ＡＮＤゲート２１６へのｑ１、ｑ２、ｑ３
入力は、フリップフロップ２１０、２１２、２１４のｑ
１ｂ、ｑ２ｂ、ｑ３ｂ出力とメタル・マスク・プログラ
マブルであり、本発明の多重プレート・パルシング回路
及び方法に従って、１〜８の間の付加的なプレート線Ｐ
Ｌパルスを供給する。
【００４８】次に、図９を参照すると、プレート・タイ
マ１１４が更に詳細に示されている。図９を用いて行う
説明はプレート・タイマ１１４に関するものであるが、
プレート・タイマ１１６の構造及び機能も同様であり、
プレート・タイマ１１４に関する回路の説明で十分であ
ると考える。例えば、ｃｈｇ４線１２０上の充電（チャ
ージ）信号は、プレート・タイマ１１４への入力として
供給され、電源電圧と回路接地点との間でＮチャンネル
・トランジスタ２２４と直列に接続されているＰチャン
ネル・トランジスタ２２２のゲートに、インバータ２２
０を介して印加される。トランジスタ２２２、２２４の
中間のノードは、コンデンサ２２６を介して回路接地点
に結合され、また、示されているように多数のトランジ
スタを有するシュミット・トリガ２２８の入力にも結合
される。信号ｐｌｔを有するトランジスタ２２２、２２
４の中間のノードの出力もまた、Ｎチャンネル・トラン
ジスタ２４８と直列に回路接地点に接続されたＮチャン
ネル・トランジスタ２４６の１つの端子に供給される。
【００４９】シュミット・トリガ２２８の出力は、イン
バータ２３０によって反転され、放電信号、例えば、ｄ
ｉｓｃｈｇ４線１２２上の信号に他方の入力が接続され
ているＮＡＮＤゲート２３６への一方の入力として供給
される。インバータ２３０の出力は、インバータ２３２
を介して、トランジスタ２４６のゲート端子と、例えば
ｘｐｌｈｉ線１３０上のｔｉｍｅｏｕｔ信号を提供する
ように接続された出力を有するＡＮＤゲート２３４の一
方の入力とに、供給される。ＮＡＮＤゲート２３６への
放電信号入力は、また、ＡＮＤゲート２３４への入力
と、トランジスタ２４８のゲート端子とに、供給され
る。
【００５０】ＮＡＮＤゲート２３６の出力は、電源電圧
と回路接地点との間でＰチャンネル・トランジスタ２４
２とＮチャンネル・トランジスタ２４４とに直列に接続
されたＰチャンネル・トランジスタ２３８のゲート端子
への入力として供給される。トランジスタ２４２、２４
４の中間のノードは、トランジスタ２２４のゲート端子
に接続され、それへの基準（ｒｅｆ）信号を与える。ト
ランジスタ２４２、２４４のゲート端子は、また、トラ
ンジスタ２２４のゲートと、反対の端子が回路接地点に
接続されたＮチャンネル・トランジスタ２４０の一方の
端子とに、接続される。トランジスタ２４０のゲート端
子は、また、ＮＡＮＤゲート２３６の出力に接続され
る。
【００５１】次に図１０を、特に図７と共に参照する
と、図７に記された種々の信号の対応する代表的な波形
が、従来の書込み及び読出し動作と共に示されている。
図１０に示された波形を見ると、付加的なプレート線Ｐ
Ｌパルスは、２Ｔ／２Ｃセル１４のコンデンサの１つに
おけるダイポールを強化するのに用いられていないこと
がわかる。
【００５２】次に図１１を参照すると、信号ｐｌｂｂ
が、ｍｐｐカウンタ１１２（図６）における付加的な２
つのパルスをプログラムすることによって、本発明の多
重プレート・パルシング回路及び方法に従って、２つの
エクストラ・プレート線ＰＬパルスを組み入れているこ
とが分かる。
【００５３】更に図１２を参照すると、本発明の回路及
び方法は、信号ｐｌｂｂに関して特に明らかなように、
８つのエクストラ・プレート線ＰＬパルスを共に動作し
ているのが分かる。図１１に示された波形の場合のよう
に、付加的なパルスの幅は、プレート・タイマ１１４に
よって設定され、他方で、付加的なパルスの間の時間
は、図６に示されるように、プレート・タイマ１１６に
よって設定される。
【００５４】以上で本発明の原理を特定の回路及び実施
例に即して説明したが、この説明はあくまで例示として
なされたものであり、冒頭の特許請求の範囲によって定
義される本発明の範囲に対する限定として機能するもの
ではない。特に、ここで開示された多重プレート・パル
シング技術は、１Ｔ／１Ｃ型のメモリ・セルや、任意の
他のメモリ・セル構成を組み入れた強誘電性メモリ装置
に応用可能である。そこでは、少なくとも１つの強誘電
性コンデンサと任意の数の付加的なプレート線パルスを
用いてメモリ・セル・コンデンサにおけるダイポールを
強化していればよい。付加的なパルスのパルス幅とパル
スの間のタイミングは、本発明の精神と範囲とから離れ
ずに変更が可能である。
【図面の簡単な説明】
【図１】上述したヒステリシス曲線のグラフ表現であ
り、横軸は印加された電圧（Ｖ）を表し、縦軸は、補償
されていない場合（実線）と、補償されている場合（破
線）との強誘電性コンデンサに関しての結果的な分極状
態（Ｑ）を表す。
【図２】書込動作の後での電極の多重パルシングにより
強誘電性コンデンサの補償を削減する本発明による回路
及び方法の例示的な実現であって、シリアル強誘電性メ
モリ装置集積回路の、一部がブロック図、一部が論理デ
バイス・レベルの図である。
【図３】図２のアレーにおいて一般的に図解されている
ダミー・メモリ・セルの詳細な回路図であり、ここで
は、次の図４に図解されたメモリ・セルとは異なり、ア
レーの相補的なビット線には接続されていない。
【図４】図２のアレーにも図解されている従来の２トラ
ンジスタ／２コンデンサ（２Ｔ／２Ｃ）型のメモリ・セ
ルの詳細な回路図であり、以下の図面との関係で本発明
の回路及び方法の動作の理解を容易にするためのもので
ある。
【図５】図３の２Ｔ／２Ｃメモリ・セルのワード線、プ
レート線、及び相補的なビット線上に存在する信号を図
解する一連の代表的な波形である。
【図６】図２に示された多重プレート・パルシング（Ｍ
ＰＰ）論理の更に詳細な機能的な論理ブロック図であ
り、メモリ装置の制御論理から受け取られる種々の入力
信号と、ＭＰＰ制御、ＭＰＰカウンタ、及びプレート・
タイマ論理ブロックの間の相互関係とを図解している。
【図７】図６のＭＰＰ制御論理の詳細な回路図であり、
種々の入力及び出力信号を示している。
【図８】図６のＭＰＰカウンタの詳細な回路図であり、
ＭＰＰ制御論理から受け取られた種々の入力信号と、そ
れに応答して生じるプログラマブルな出力信号とを示
す。
【図９】図６のＭＰＰ論理のプレート・タイマ論理ブロ
ックの代表的な１つの詳細な回路図であり、入力及び出
力信号を示す。
【図１０】強誘電性メモリ装置の標準的な書込み及び読
出し動作の間の選択された信号線上の信号を図解する代
表的な波形であり、書込みは、読出しに先立つ２つのプ
レート線パルスを組み入れ、書込みは、読出しに先立つ
８つのプレート線パルスを組み入れている。
【図１１】強誘電性メモリ装置の標準的な書込み及び読
出し動作の間の選択された信号線上の信号を図解する代
表的な波形であり、書込みは、読出しに先立つ２つのプ
レート線パルスを組み入れ、書込みは、読出しに先立つ
８つのプレート線パルスを組み入れている。
【図１２】強誘電性メモリ装置の標準的な書込み及び読
出し動作の間の選択された信号線上の信号を図解する代
表的な波形であり、書込みは、読出しに先立つ２つのプ
レート線パルスを組み入れ、書込みは、読出しに先立つ
８つのプレート線パルスを組み入れている。

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 メモリ・セルであってそれぞれがその中
    の個々のデータ・ビットを表す第１又は第２のダイポー
    ルの少なくとも１つを維持し、ビット線とプレート線と
    の間に選択的に結合されるメモリ・セルのアレーを含む
    強誘電性メモリ装置において、 第１及び第２の端子を有する少なくとも１つの強誘電性
    コンデンサであって、前記メモリ・セルのそれぞれに付
    随しており、前記強誘電性コンデンサはその中の前記第
    １又は第２のダイポールの記憶された状態を維持し、前
    記コンデンサの前記第１の端子は前記プレート線に結合
    されている、少なくとも１つの強誘電性コンデンサと、 第１、第２、及び制御端子を有する少なくとも１つのト
    ランジスタであって、前記トランジスタの前記第１及び
    第２の端子は、それぞれ、前記ビット線と前記コンデン
    サの前記第２の端子とに結合されており、前記制御端子
    は、ワード線に結合され、前記トランジスタを選択的に
    付勢して、前記コンデンサを前記ビット線と前記プレー
    ト線との間に結合する、少なくとも１つのトランジスタ
    と、 逆の状態の書込動作の後で、前記ダイポールの方向に前
    記プレート線に強化電位を選択的に印加することによっ
    て、前記ダイポールの前記記憶された状態を強化する強
    化手段と、 を備えることを特徴とする強誘電性メモリ装置。
  2. 【請求項２】 請求項１記載の強誘電性メモリ装置にお
    いて、前記強化手段は、前記強化電位を前記プレート線
    に、単一の予め選択された時間周期の間だけ印加するこ
    とを特徴とする強誘電性メモリ装置。
  3. 【請求項３】 請求項２記載の強誘電性メモリ装置にお
    いて、前記予め選択された時間周期は、実質的に、１０
    ０ナノ秒であることを特徴とする強誘電性メモリ装置。
  4. 【請求項４】 請求項１記載の強誘電性メモリ装置にお
    いて、前記強化手段は、前記強化電位を前記プレート線
    に、複数の予め選択された時間周期の間だけ印加するこ
    とを特徴とする強誘電性メモリ装置。
  5. 【請求項５】 請求項４記載の強誘電性メモリ装置にお
    いて、前記予め選択された時間周期は、実質的に、２５
    ナノ秒と３００ナノ秒との間であることを特徴とする強
    誘電性メモリ装置。
  6. 【請求項６】 請求項５記載の強誘電性メモリ装置にお
    いて、前記予め選択された時間周期の間の時間周期は、
    実質的に、２５ナノ秒と３００ナノ秒との間であること
    を特徴とする強誘電性メモリ装置。
  7. 【請求項７】 請求項４記載の強誘電性メモリ装置にお
    いて、前記複数の予め選択された時間周期は、８よりも
    小さいか又は８に等しいことを特徴とする強誘電性メモ
    リ装置。
  8. 【請求項８】 請求項１記載の強誘電性メモリ装置にお
    いて、前記強化手段は、 入力クロック信号に応答する制御論理と、 前記制御論理に応答して、電位を前記プレート線に選択
    的に印加するプレート・パルシング論理と、 前記制御論理に応答して、前記強化電位を前記プレート
    線に選択的に印加する多重プレート・パルシング論理
    と、 を備えることを特徴とする強誘電性メモリ装置。
  9. 【請求項９】 請求項１記載の強誘電性メモリ装置にお
    いて、前記メモリ・セルは、更に、付加的な強誘電性コ
    ンデンサ及びそれに付随するトランジスタを有し、前記
    付加的な強誘電性コンデンサ及びそれに付随するトラン
    ジスタは、前記プレート線と相補的なビット線との間に
    選択的に結合されることを特徴とする強誘電性メモリ装
    置。
  10. 【請求項１０】 少なくとも１つのビット線とフレーと
    線との間に結合されたメモリ・セルのアレーを組み入れ
    るタイプの強誘電性メモリ装置であって、前記ビット線
    はセンス増幅器とコラム・デコーダとの間に結合されて
    おり、前記プレート線はワード線デコーダに結合されて
    おり、前記強誘電性メモリ装置は、更に、前記コラム及
    びワード線デコーダに結合され前記アレーにおける前記
    メモリ・セルの所望の１つを選択するアドレス・レジス
    タを組み込んでおり、その改良が、組合せとして、 入力クロック信号に応答する制御論理と、 前記制御論理に応答して、電位を前記プレート線に選択
    的に印加するプレート・パルシング論理と、 前記制御論理に応答して、前記強化電位を前記プレート
    線に選択的に印加する多重プレート・パルシング論理
    と、 を備えることを特徴とする強誘電性メモリ装置。
  11. 【請求項１１】 請求項１０記載の強誘電性メモリ装置
    において、前記多重プレート・パルシング論理は、前記
    強化電位を前記プレート線に、単一の予め選択された時
    間周期の間だけ印加することを特徴とする強誘電性メモ
    リ装置。
  12. 【請求項１２】 請求項１１記載の強誘電性メモリ装置
    において、前記予め選択された時間周期は、実質的に、
    １００ナノ秒であることを特徴とする強誘電性メモリ装
    置。
  13. 【請求項１３】 請求項１０記載の強誘電性メモリ装置
    において、前記多重プレート・パルシング論理は、前記
    強化電位を前記プレート線に、複数の予め選択された時
    間周期の間だけ印加することを特徴とする強誘電性メモ
    リ装置。
  14. 【請求項１４】 請求項１３記載の強誘電性メモリ装置
    において、前記予め選択された時間周期は、実質的に、
    ２５ナノ秒と３００ナノ秒との間であることを特徴とす
    る強誘電性メモリ装置。
  15. 【請求項１５】 請求項１４記載の強誘電性メモリ装置
    において、前記予め選択された時間周期の間の時間周期
    は、実質的に、２５ナノ秒と３００ナノ秒との間である
    ことを特徴とする強誘電性メモリ装置。
  16. 【請求項１６】 請求項１３記載の強誘電性メモリ装置
    において、前記複数の予め選択された時間周期は、８よ
    りも小さいか又は８に等しいことを特徴とする強誘電性
    メモリ装置。
  17. 【請求項１７】 その中に維持された所定の記憶された
    ダイポール状態を有する少なくとも１つの強誘電性コン
    デンサとプレート線とビット線との間に選択的に結合さ
    れた直列接続のトランジスタとを含む強誘電性メモリ・
    セルに、前記トランジスタの制御端子に結合されたワー
    ド線に応答して、データを書き込む方法において、 第１に、電位を前記ワード線に印加して、前記トランジ
    スタをイネーブルするステップと、 第２に、第１の電位を前記プレート線に印加して、前記
    コンデンサに反対の記憶されたダイポール状態を配置す
    るステップと、 第３に、前記第１の電位を前記プレート線から除去する
    ステップと、 第４に、電位を前記ビット線に印加して、前記反対の記
    憶されたダイポール状態を前記コンデンサにおける前記
    所定の記憶されたダイポール状態に戻すステップと、 第５に、前記第１の電位を前記プレート線に再び印加す
    るステップと、 第６に、前記電位を前記ビット線から除去して、前記反
    対の記憶されたダイポール状態を前記コンデンサに再び
    配置するステップと、 第７に、前記第１の電位を前記プレート線から除去する
    ステップと、 第８に、前記第１の電位を前記プレート線に再び印加す
    るステップと、 第９に、前記第１に電位を前記プレート線から再び除去
    するステップと、 第１０に、前記ビット線と前記ワード線とをそれらの当
    初の状態に戻すステップと、 を含むことを特徴とする方法。
  18. 【請求項１８】 請求項１７記載の方法において、前記
    第１の電位を再び印加する前記第８のステップと再び除
    去する前記第９のステップとは、前記第１０の戻すステ
    ップに先立ち、所定の回数だけ反復されることを特徴と
    する方法。
  19. 【請求項１９】 請求項１８記載の方法において、前記
    所定の数は、８よりも少ないか、又は８に等しいことを
    特徴とする方法。
  20. 【請求項２０】 請求項１７記載の方法において、前記
    第１の電位を再び印加する前記第８のステップは、実質
    的に２５ナノ秒と３００ナノ秒との間の時間だけ生じる
    ことを特徴とする方法。
  21. 【請求項２１】 請求項１７記載の方法において、前記
    第１の電位を再び除去する前記第９のステップは、実質
    的に２５ナノ秒と３００ナノ秒との間の時間だけ生じる
    ことを特徴とする方法。
  22. 【請求項２２】 強誘電性メモリ・セルであって前記メ
    モリ・セルのデータ状態を表す所定の記憶されたダイポ
    ールを有する少なくとも１つの強誘電性コンデンサを含
    む強誘電性メモリ・セルにデータを書き込む方法におい
    て、 （ａ）所定の極性と大きさの電位を前記強誘電性コンデ
    ンサの両端に印加して、反対の記憶されたダイポールを
    前記メモリ・セルの反対のデータ状態を表す前記コンデ
    ンサに配置するステップと、 （ｂ）前記強誘電性コンデンサの両端の前記電位を除去
    するステップと、 （ｃ）同じ極性と大きさの前記電位を、前記強誘電性コ
    ンデンサの両端に再び印加するステップと、 （ｄ）ステップ（ｂ）とステップ（ｃ）とを所定の回数
    だけ反復するステップと、 を含むことを特徴とする方法。
  23. 【請求項２３】 請求項２２記載の方法において、前記
    所定の数は、８よりも小さいか又は８に等しいことを特
    徴とする方法。
  24. 【請求項２４】 請求項２２記載の方法において、ステ
    ップ（ｂ）における前記強誘電性コンデンサの両端の前
    記電位は、２５ナノ秒と３００ナノ秒との間の時間周期
    の間だけ除去されることを特徴とする方法。
  25. 【請求項２５】 請求項２２記載の方法において、ステ
    ップ（ｃ）における前記強誘電性コンデンサの両端の前
    記電位は、２５ナノ秒と３００ナノ秒との間の時間周期
    の間だけ再び印加されることを特徴とする方法。
  26. 【請求項２６】 少なくとも１つのビット線とプレート
    線との間に結合されたメモリ・セルのアレーを組み入れ
    たタイプの強誘電性メモリ・アレー装置であって、前記
    ビット線は、センス増幅器とコラム・デコーダとの間に
    結合されており、前記プレート線は、ワード線デコーダ
    に結合されており、前記強誘電性メモリ・アレー装置
    は、更に、前記メモリ・セルの各コラムに付随する前記
    ワード線デコーダに結合された多数のダミー・セルと、
    前記コラム及びワード線デコーダに結合されており前記
    アレーにおける前記メモリ・セルの所望の１つを選択す
    るアドレス・レジスタとを組み入れた、強誘電性メモリ
    ・アレー装置において、 前記ダミー・セルの少なくとも１つに結合されており、
    ダミー・プレート線信号を生じる、ダミー・プレート線
    信号発生回路を備え、 前記ダミー・プレート線信号は、前記メモリ・セルの任
    意の選択されたローのプレート線信号に、直接に対応す
    ることを特徴とする強誘電性メモリ・アレー装置。
  27. 【請求項２７】 請求項２６記載のメモリ装置におい
    て、 入力クロック信号に応答する制御論理と、 前記制御論理に応答して、電位を前記プレート線に選択
    的に印加するプレート・パルス論理と、 前記制御論理と前記発生手段とに応答して、強化電位
    を、前記ダミー・プレート線信号によって決定された時
    間に前記プレート線に選択的に印加する多重プレート・
    パルス論理と、 を更に備えることを特徴とするメモリ装置。
  28. 【請求項２８】 請求項２７記載のメモリ装置におい
    て、前記多重プレート・パルス論理は、前記発生手段に
    応答して前記強化電位のパルス幅を決定する少なくとも
    １つのプレート・タイマを備えることを特徴とするメモ
    リ装置。
  29. 【請求項２９】 請求項２７記載のメモリ装置におい
    て、前記多重プレート・パルス論理は、前記発生手段に
    応答して前記強化電位の連続するパルスの間の間隔を決
    定する少なくとも１つの付加的なプレート・タイマを備
    えることを特徴とするメモリ装置。
  30. 【請求項３０】 請求項２６記載のメモリ装置におい
    て、前記ダミー・プレート線信号発生回路は、条件付け
    されたダミー・プレート線信号を生じるダミー・プレー
    ト線信号条件付け回路を更に備えることを特徴とするメ
    モリ装置。
  31. 【請求項３１】 請求項３０記載のメモリ装置におい
    て、前記ダミー・プレート線信号条件付け回路は、シュ
    ミット・トリガを備えることを特徴とするメモリ装置。
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