JPH10340588A - 不揮発性メモリ装置及びその記入方法 - Google Patents

Abstract

(57)【要約】 【課題】 データの破壊防止、安定したセンシングマー
ジンの確保、動作電流の減少を図る。 【解決手段】 不揮発性メモリ装置において、ワードラ
イン、各ワードライン対応のセル電極ライン、ワードラ
インと交差するビットライン、各々がスイッチングトラ
ンジスタと強誘電体キャパシタを含み、強誘電体キャパ
シタの１つの電極がビットラインに接続され、他の電極
が対応するセル電極ラインに接続され、スイッチングト
ランジスタの制御電極が対応するワードラインに接続さ
れるメモリセルを含むメモリセルアレーと、ワードライ
ンのうち１つを選択するための選択信号と非選択された
ワードラインに供給するための非選択信号を発生する行
デコーダと、選択されたワードラインに対応する１つを
駆動するための駆動信号を発生するプレートライン駆動
回路と、選択信号に応じて駆動信号を選択されたワード
ラインに対応するセル電極ラインに伝達するためのスイ
ッチと、フローティング防止回路を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその記入方法に関するものであり、詳しくはスイッ
チングトランジスタと強誘電体キャパシタに構成された
メモリセルを備えている不揮発性メモリ装置に関するも
のである。

【０００２】

【従来の技術】近年、電源オフ時においてもデータを維
持することが可能な機能を有する不揮発性メモリは、ヒ
ステリシス特性（ｈｙｓｔｅｒｅｓｉｓ ｃｈａｒａｃ
ｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電物質
を用いることにより実現されている。メモリセルに前記
のような強誘電物質を使用することにより、不揮発性メ
モリの構造を簡略化することができる。強誘電体ランダ
ムアクセスメモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
は、不揮発性の特性を有し高速低電圧動作ができるた
め、多くのメモリチップメーカの関心と競争が高潮され
ている。強誘電体キャパシタとスイッチングトランジス
タに構成されたメモリセルは、強誘電体キャパシタ（Ｆ
ＣＡＰ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｃａｐａｃｉｔ
ｏｒ）における電気的な分極状態によって、データの論
理的な状態‘１’又は‘０’を貯蔵する。強誘電体キャ
パシタの両端に電圧が印加される際、電界（ｅｌｅｃｔ
ｒｉｃ ｆｉｅｌｄ）方向により強誘電体物質は分極
（ｐｏｌａｒｉｚａｔｉｏｎ）される。このように、分
極状態が変わるスイッチングスレショルド電圧（ｓｗｉ
ｔｃｈｉｎｇ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）
を強制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）と称
している。そして、メモリセルに貯蔵されたデータを読
出するには、強誘電体キャパシタの両端電極に電圧差を
印加して、ビットラインに励起される電荷量の変化か
ら、メモリセルに貯蔵されたデータの状態を感知する。
上記における幾つかの応用例として、特開昭６３−２０
１９９８，特開平１−１５８６９１，および論文“Ａ
２５６Ｋｂ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ ａｔ ３Ｖ ａｎｄ
１００ｎｓ”（ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ．２６８−２６
９、１９９４、２月）に掲載されている。

【０００３】図１は、１Ｔ／１Ｃ強誘電体メモリセルを
示すものである。メモリセルＭＣには、スイッチングト
ランジスタＴｒと強誘電体キャパシタＣ_F（１ビット当
たりの１トランジスタ及び１キャパシタ：１Ｔ／１Ｃ）
が構成されている。スイッチングトランジスタＴｒは、
強誘電体キャパシタＣ_Fの１つの電極とビットラインＢ
Ｌに各々接続された２つの主電極、即ち、ドレーン電極
と、ソース電極と、ワードラインＷＬに接続されたゲー
ト電極とを有する。強誘電体キャパシタＣ_Fの他の電極
においては、プレートラインＰＬに接続される。

【０００４】メモリセルＭＣの記入および読出動作にお
いては、図２，３に基づいて説明する。図２，３に示し
たように、強誘電体キャパシタＣ_Fは、その両端電圧に
対してヒステリシス特性を示す。そのため、１ビットデ
ータにおいては、Ｖ＝０の時、状態点（ｓｔａｔｅｐｏ
ｉｎｔｓ）ａとｅとの間の分極Ｐ差で、強誘電体キャパ
シタＣ_Fに貯蔵される。特に、１ビットデータの値
‘１’及び‘０’は、分極状態点ａ及びｅの各々に対応
する。この関係の詳細を下記に示す。

【０００５】図２において、まず、分極状態が点ａにあ
る強誘電体キャパシタＣ_Fにデータ‘１’が貯蔵されて
いると仮定する。スイッチングトランジスタＴｒが高電
圧レベル（電源電圧Ｖｃｃ）でワードラインＷＬに印加
されることによって導電状態(ＯＮ)になり、負電圧（−
Ｖｅ）がビットラインＢＬとプレートラインＰＬとを介
して強誘電体キャパシタＣ_Fに印加される際、強誘電体
キャパシタＣ_Fに対して、分極Ｐは状態点ａで状態点ｂ
及びｃを介して状態点ｄに変化する。この状態遷移に該
当する電荷Ｑ１は、スイッチングトランジスタＴｒを介
してビットラインＢＬと強誘電体キャパシタＣ_Fとの間
に伝達される。電荷伝達（ｃｈａｒｇｅｔｒａｎｓｆｅ
ｒ）は、ビットラインに接続された感知増幅器（詳細を
図６に示す）によって検出され、データ値‘１’がメモ
リセルＭＣから読出されたことを意味する。メモリセル
ＭＣからデータ‘１’を読出した後、ビットラインＢＬ
上における同一のデータ‘１’はプレートラインＰＬの
電圧を低下させることによってメモリセルＭＣに対して
再記入（ｗｒｉｔｅ ｂａｃｋ）される。この記入結果
は、状態点ｆ及びｇを介して状態点ｅから状態点ｈに逆
状態遷移（ｒｅｖｅｒｓｅ ｓｔａｔｅ ｔｒａｎｓｉ
ｅｎｔ）を随伴する。

【０００６】一方、図３に示したように、分極状態が点
ｅにある強誘電体キャパシタＣ_Fにデータ‘０’が貯蔵
された場合、前記のようにスイッチングトランジスタＴ
ｒは高電圧レベル（ここで、電源電圧Ｖｃｃ）でワード
ラインＷＬに印加されることによって導電オン状態にな
り、負電圧（−Ｖｅ）がビットラインＢＬとプレートラ
インＰＬを介して強誘電体キャパシタＣ_Fに印加される
際、その分極Ｐは状態点ｅから状態点ｃを介して状態点
ｄに変化する。この状態遷移に該当する電荷Ｑ０は電荷
伝達トランジスタＴｒを介してビットラインＢＬと強誘
電体キャパシタＣ_Fとの間に伝達される。電荷伝達は、
ビットラインＢＬに接続された感知増幅器によって検出
され、データ値‘０’がメモリセルＭＣから読出される
ことを意味する。

【０００７】図４，５は、一般的に知られている不揮発
性メモリ装置におけるコア回路を示す回路図である。図
４に示すように、一般的に知られている不揮発性メモリ
装置におけるコア回路は、ワードラインＷＬ＿０〜ＷＬ
＿ｉと、プレートラインＰＬ＿０〜ＰＬ＿ｉと、ワード
ラインＷＬ＿ｉと交差されるように配列されたビットラ
インＢＬ＿０〜ＢＬ＿ｊと、ワードラインＷＬ＿ｉとビ
ットラインＢＬ＿ｊが交差する領域に配列されたメモリ
セルＭＣｍｎ（ｍ＝０、１、…、ｉ，ｎ＝０、１、…、
ｊ）と、ビットラインＢＬ＿ｊの一端に各々接続された
感知増幅回路ＳＡ＿０〜ＳＡ＿ｊと、そしてワードライ
ンＷＬ＿ｉとプレートラインＰＬ＿ｉが接続された行デ
コーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２０とから構成され
る。メモリセルＭＣｍｎには、それぞれスイッチングト
ランジスタ（ａ ｓｗｉｔｃｈｉｎｇ ｔｒａｎｓｉｓ
ｔｏｒ）Ｔｒと強誘電体キャパシタＣ_Fとが備えられ
る。強誘電体キャパシタＣ_Fにおける１つの電極はスイ
ッチングトランジスタＴｒを介して対応するビットライ
ンＢＬ＿ｊに対して接続され、その強誘電体キャパシタ
Ｃ_Fにおける他の電極はその電極に対応したプレートラ
インＰＬ＿ｉに対して接続され、そしてスイッチングト
ランジスタＴｒのゲート電極はそのゲート電極に対応し
たワードラインＷＬ＿ｉに対して接続されている。

【０００８】回路を構成する強誘電体メモリ装置は、行
デコーダ２０によってワードラインＷＬ＿ｉがプレート
ラインＰＬ＿ｉと共にデコーディングされる構造とし、
メモリ装置の集積度が増加する程度の行デコーダが多い
に要求されるため、メモリ装置の面積を増加させた構造
から成る。また、一般的に知られている不揮発性メモリ
装置における他のコア回路としては、図５に示すよう
に、行デコーダ２０によってワードラインＷＬ＿ｉがデ
コーディングされ、選択されたワードラインによってタ
ーンオンされるスイッチトランジスタＳＴｉを介して対
応するプレートラインＰＬ＿ｉに対して制御回路３０に
より記入および読出動作する際、対応するプレートライ
ンＰＬ＿ｉを駆動するためのパルス信号が印加される構
造から成る。図５に示したメモリセルアレーのメモリセ
ルは、図４のメモリセルアレーのメモリセルと同一の構
成から成る。

【０００９】図４及び図５に示したように、選択されな
いワードラインに対応するプレートラインＰＬ＿ｉに接
続された強誘電体キャパシタＣ_Fの１つの電極は、記入
および読出動作の間にフローティング状態（ｆｌｏａｔ
ｉｎｇ ｓｔａｔｅ）に維持されるため、強誘電体キャ
パシタＣ_Fにおける電極の間の電圧レベルは、その強誘
電体キャパシタＣ_Fの周辺信号によって変化してしま
う。即ち、フローティングされた状態のプレートライン
は、その強誘電体キャパシタＣ_Fの周辺信号によってブ
ースティングされてしまう。そのような場合、フローテ
ィングされたプレートラインＰＬに対して接続された強
誘電体キャパシタＣ_Fの分極状態は、その強誘電体キャ
パシタＣ_Fにおける電極の間の電圧変化量の程度で変化
し、その結果データ読出動作の際、メモリセルのセンシ
ングマージンが減少し、場合によっては、強誘電体キャ
パシタＣ_Fの分極状態により貯蔵されたデータ‘１’又
は‘０’が損傷してしまう恐れがある。

【００１０】

【発明が解決しようとする課題】従って、本発明の目的
は、フローティング状態における非選択されたプレート
ラインが周辺信号によってブースティングされることを
防止することにより、非選択されたワードラインに対し
て接続されるメモリセルの強誘電体キャパシタに貯蔵さ
れたデータが破壊されることを防ぐ不揮発性強誘電体メ
モリ装置を提供することにある。

【００１１】また、他の目的として、安定されたセンシ
ングマージンを有する不揮発性強誘電体メモリ装置を提
供することにある。

【００１２】さらに、他の目的として、動作電流を減少
させることができる不揮発性強誘電体メモリ装置を提供
することもある。

【００１３】さらにまた、他の目的として、不揮発性強
誘電体メモリ装置の記入方法を提供することにある。

【００１４】

【課題を解決するための手段】上述のような目的を達成
するための本発明の特徴として、第１発明は、不揮発性
メモリ装置において、ワードラインと、前記ワードライ
ン各々に対応するセル電極ラインと、前記ワードライン
と交差するように配列されたビットラインと、その各々
がスイッチングトランジスタと強誘電体キャパシタとを
含み、前記強誘電体キャパシタの１つの電極が前記スイ
ッチングトランジスタを介して対応するビットラインに
接続され、前記強誘電体キャパシタの他の電極が対応す
るセル電極ラインに接続され、前記スイッチングトラン
ジスタの制御電極が対応するワードラインに接続される
メモリセルを含んだメモリセルアレーと、前記アレーの
ワードラインのうち１つを選択するための選択信号と非
選択されたワードラインに供給するための非選択信号と
を発生する手段と、前記セル電極ラインのうち、前記選
択されたワードラインに対応する１つを駆動させるため
の駆動信号を発生する手段と、前記選択信号に応じて前
記駆動信号を前記選択されたワードラインに対応したセ
ル電極ラインに伝達するための手段と、前記非選択され
たワードライン上の非選択信号に応じて前記非選択され
たワードラインに対応するセル電極ラインが周辺信号に
よってブースティングされることを防止する手段とを含
むことを特徴とする。

【００１５】第２発明は、前記第１発明において、前記
ブースティング防止手段は、ワードライン上の選択信
号、又は非選択信号を反転させるための反転手段と、前
記反転手段の出力によってスイッチオンされる際、非選
択されるワードラインに該当するセル電極ラインを接地
させるためのスイッチ手段とを含むことを特徴とする。

【００１６】第３発明は、前記第１発明において、前記
選択信号の電圧レベルは電源電圧レベルであり、前記非
選択信号の電圧レベルは接地電圧レベルであることを特
徴とする。

【００１７】第４発明は、不揮発性メモリ装置におい
て、複数個のアレーブロックで構成され、前記アレーブ
ロックに対して共通に行方向に提供されるワードライン
と、前記アレーブロック各々に対して行方向に提供され
るセル電極ラインと、前記アレーブロックに対して列方
向に提供されるビットラインを備え、前記アレーブロッ
クは複数個のメモリセルを備え、前記メモリセル各々が
スイッチングトランジスタと強誘電体キャパシタとを含
み、前記強誘電体キャパシタの１つの電極が前記スイッ
チングトランジスタを介して対応するビットラインに接
続され、前記強誘電体キャパシタの他の電極が対応する
セル電極ラインに接続され、前記スイッチングトランジ
スタの制御電極が対応するワードラインに接続されるメ
モリセルアレーと、前記アレーのワードラインのうち、
１つを選択するための選択信号と非選択されるワードラ
インに供給するための非選択信号とを発生する手段と、
前記非選択されたワードライン上の非選択信号に応じて
そのものに該当するセル電極ラインを接地させることに
よって、フローティングされることを防止する手段とを
含むことを特徴とする。

【００１８】第５発明は、前記第４発明において、前記
選択信号の電圧レベルは電源電圧レベルであり、前記非
選択信号の電圧レベルは接地電圧レベルであることを特
徴とする。

【００１９】第６発明は、ワードラインと、前記ワード
ライン各々に対応するプレートラインと、前記ワードラ
インと交差するように配列されたビットラインと、その
各々がスイッチングトランジスタと強誘電体キャパシタ
とを含み、前記強誘電体キャパシタの１つの電極が前記
スイッチングトランジスタを介して対応するビットライ
ンに接続され、前記強誘電体キャパシタの他の電極が対
応するプレートラインに接続され、前記スイッチングト
ランジスタの制御電極が対応するワードラインに接続さ
れるメモリセルを含むメモリセルアレーと、データ出力
構造によってその数が決定されるデータラインと、外部
からのアドレス信号をデコーディングして、前記ビット
ラインのうち、データラインに対応するそのものを選択
するための選択信号を発生するデコーダと、データ記入
動作時、前記選択信号に応じて前記データライン上の外
部から記入されるデータを前記選択されたビットライン
に伝達するための列パスゲート回路と、所定の感知増幅
制御信号を発生する感知増幅制御回路と、前記感知増幅
制御信号に応じてデータ記入動作時、前記選択されたビ
ットラインに伝達された記入データを増幅するための感
知増幅器とを含む不揮発性強誘電体メモリ装置のデータ
記入方法において、前記選択信号に応じて前記データラ
インに伝達された前記記入データを前記選択されたビッ
トラインに伝達する段階と、前記感知増幅制御信号に応
じて前記選択されたビットラインに伝達されたデータを
増幅する段階とを含むことを特徴とする。

【００２０】前記第１〜第６発明に示すような装置によ
り、非選択されるワードラインに対応するプレートライ
ンを接地させることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図６
〜図１０に基づいて詳細に説明する。

【００２２】図７に示すように、本発明の実施の形態に
おける不揮発性強誘電体メモリ装置は、ワードライン上
の非選択信号に応じて対応するプレートラインＰＬ、又
はセクションプレートラインＳＰＬを接地させることに
よって、非選択されたプレートラインがフローティング
されることを防止し、その周辺信号によってブースティ
ングされることを遮断するフローティング防止回路１２
０を提供するものである。従来の場合、非選択されたワ
ードラインに該当するプレートラインがフローティング
されるため、その周辺信号によってフローティングされ
たプレートライン上の電圧レベルが可変し、非選択され
たプレートラインに対して接続される強誘電体キャパシ
タの分極状態が可変してしまう。しかし、本発明の実施
の形態におけるフローティング防止回路１２０は、非選
択されるワードライン上の非選択信号によって活性化さ
れ、その結果、非選択されたワードラインに対応するプ
レートラインを接地させることによって、その周辺信号
によりブースティングされることを防止することができ
る。従って、非選択されたプレートラインに対して接続
されるメモリセルの強誘電体キャパシタの分極状態は、
本来の状態を維持することができる。

【００２３】図６は、本発明の実施の形態における不揮
発性強誘電体メモリ装置の構成を示すブロック図であ
る。

【００２４】図６に示すように、本発明の実施の形態に
おける不揮発性強誘電体メモリ装置は、複数のアレーブ
ロックＢＬＫ＿ｒ（ｒ＝０、１、…、ｚ）と行デコーダ
回路１００を含み、アレーブロックＢＬＫ＿ｒの各々は
感知増幅回路（ｓｅｎｓｅａｍｐｌｉｆｉｅｒ ｃｉｒ
ｃｕｉｔ）１０２と、感知増幅回路１０２を基準とし
て、その感知増幅回路１０２の上下に対して対称に配列
された第１及び第２レファレンスセルアレー（ｆｉｒｓ
ｔ ａｎｄ ｓｅｃｏｎｄ ｒｅｆｅｒｅｎｃｅ ｃｅ
ｌｌ ａｒｒａｙｓ）１０４及び１０４ａ、第１及び第
２メモリセルアレー（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎ
ｄ ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙｓ）１０６及
び１０６ａ、第１及び第２列パスゲート及びビットライ
ンプレチャージ回路（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎ
ｄ ｃｏｌｕｍｎ ｐａｓｓ ｇａｔｅ ａｎｄ ｂｉ
ｔｌｉｎｅ ｐｒｅ−ｃｈａｒｇｅ ｃｉｒｃｕｉｔ
ｓ）１０８及び１０８ａ、ドライバー回路（ｄｒｉｖｅ
ｒ ｃｉｒｃｕｉｔｓ）ＳＡＰ＿ＤＲＶ１１０、ＳＰＬ
＿ＤＲＶ１１２、ＢＬＰ＿ＤＲＶ１１４、ＲＦＰＲＳ＿
ＤＲＶ１１６、ＳＡＮ＿ＤＲＶ１１０ａ、ＳＰＬ＿ＤＲ
Ｖ１１２ａ、ＢＬＰ＿ＤＲＶ１１４ａ、及びＲＥＰＲＳ
＿ＤＲＶ１１６ａ、そして第１及び第２列デコーダ回路
（ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｃｏｌｕｍｎ
ｄｅｃｏｄｅｒｃｉｒｃｕｉｔｓ）１１８及び１１８ａ
を含む。

【００２５】行デコーダ回路１００に接続されたワード
ラインＷＬ＿０Ｔ〜ＷＬ＿ｍＴ及びＷＬ＿０Ｂ〜ＷＬ＿
ｍＢとレファレンスワードラインＲＷＬ＿Ｔ及びＲＷＬ
＿Ｂは、アレーブロックＢＬＫ＿ｒにおける各々のメモ
リセルアレー１０６及び１０６ａとレファレンスセルア
レー１０４及び１０４ａとに対して共通に提供される。
一般的に知られているように、メモリセルアレー１０６
及び１０６ａはデータを貯蔵するための領域であり、レ
ファレンスセルアレー１０４及び１０４ａはデータ記入
および読出動作する際に感知増幅回路１０２の基準電位
（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ）を提供す
るためのものである。列パスゲート及びプレチャージ回
路１０８及び１０８ａは、それぞれ対応する列デコーダ
回路１１８及び１１８ａからの選択信号Ｙ＿ｐＴ及びＹ
＿ｐＢ(ｐ＝０、１、…、ｉ)に応じて、ビットラインＢ
Ｌ＿ｎＴ又はＢＬ＿ｎＢ（ｎ＝０、１、…、ｊ）を選択
的にデータライン（図６を参照）に対して接続させるた
めのものであり、データ出力構造の×４(４ビット)、×
８(８ビット)、×１６(１６ビット)、…、等によってビ
ットラインが選択されることは、一般的に知られてい
る。なお、便宜上、データラインにおいては図示省略す
る。

【００２６】そして、第１及び第２感知増幅ドライバー
回路１１０及び１１０ａは、記入および読出動作時にお
いて、感知増幅回路１０２に対して感知信号ＳＡＰ及び
ＳＡＮを各々供給するためのものであり、セクションプ
レートラインドライバー１１２及び１１２ａの各々は、
記入および読出動作時において、選択されるメモリセル
アレーとレファレンスセルアレーとに対してプレート信
号ＰＬ＿Ｔ又はＰＬ＿Ｂを供給するためのものである。
例えば、第１メモリセルアレー１０６が選択される場
合、そのものに対応するドライバーＳＰＬ＿ＤＲＶ１１
２は第２レファレンスセルアレー１０４ａにプレート信
号ＰＬ＿Ｔを供給し、第２メモリセルアレー１０６ａが
選択される場合、そのものに対応するドライバーＳＰＬ
＿ＤＲＶ１１２ａは第１レファレンスセルアレー１０６
にプレート信号ＰＬ＿Ｂを供給する。

【００２７】そして、ビットラインプレチャージドライ
バー１１４及び１１４ａは、記入および読出動作する前
に、対応するビットラインＢＬ＿ｎＴ及びＢＬ＿ｎＢを
接地電位にプレチャージするための信号ＢＬＰ＿Ｔ及び
ＢＬＰ＿Ｂを、対応する列パスゲート及びビットライン
プレチャージ回路１０８及び１０８ａに対して供給す
る。続いて、ドライバー１１６及び１１６ａは、記入お
よび読出動作が遂行された後、選択されたレファレンス
セルアレー内のセルのデータを再記入するための信号Ｒ
ＰＳ＿Ｔ及びＲＰＳ＿Ｂを発生して、対応するレファレ
ンスセルアレーに供給する。即ち、第１メモリセルアレ
ー１０６が選択される場合、信号ＲＰＳ＿Ｔは第２レフ
ァレンスセルアレー１０４ａに対して提供され、第２メ
モリセルアレー１０６ａが選択される場合、信号ＲＰＳ
＿Ｂは第１レファレンスセルアレー１０４に対して提供
される。

【００２８】次に、ブロックの回路及び動作について、
随伴された図面である図７〜図９に基づいて以下詳細に
説明する。図７は、図６に示した本発明の実施の形態に
おけるアレーブロックの各メモリセルアレーの詳細回路
を示す回路図である。

【００２９】図７に示したメモリセルＭＣ０ｊ（ｊは０
〜６３）は、便宜上、図６の第１メモリセルアレー１０
６に対応するワードラインＷＬ＿ｎＴのうち、ワードラ
インＷＬ＿０Ｔに関連されたセルだけを図示した。メモ
リセルＭＣ０ｊはワードラインＷＬ＿０Ｔとビットライ
ンＢＬ＿ｊＴが交差する領域に各々配列されている。こ
こで、ワードラインＷＬ＿０Ｔは、図６に示したよう
に、アレーブロックＢＬＫ＿ｒに対して共通に提供され
る。即ち、１つのワードラインはｍ×４×１６個のメモ
リセルを駆動する。なお、前記の記号ｍはアレーブロッ
クの数を意味し、数字４はデータラインの数を意味す
る。メモリセルＭＣ０ｊ各々は，スイッチングトランジ
スタＴｒと強誘電体キャパシタＣ_Fを備えている。強誘
電体Ｃ_Fにおける１つの電極は、スイッチングトランジ
スタＴｒを介して対応するビットラインＢＬ＿ｊＴに対
して接続され、その強誘電体Ｃ_Fにおける他の電極は、
セクションプレートラインＳＰＬ＿ｉＴに対して接続さ
れている。セクションプレートラインＳＰＬ＿ｉＴは、
図６に示したように、ワードラインと異なる各アレーブ
ロックに対して独立的に提供されると同時に、各ブロッ
クに各々提供されるセクションプレートラインドライバ
ー１１２により駆動される。従って、１つのワードライ
ンとセクションプレートラインとの比は、１：ｍであ
る。

【００３０】セクションプレートラインＳＰＬ＿ｉＴの
一端とプレートラインＰＬ＿Ｔの間に電流経路が形成さ
れるｎＭＯＳＦＥＴＭｉは、そのＦＥＴＭｉのゲート電
極がワードラインＷＬ＿０Ｔに接続されているため、ワ
ードラインＷＬ＿０Ｔ上に選択信号（本発明の実施の形
態では、電源電圧Ｖｃｃ）が印加される際、ＦＥＴＭｉ
はターンオンされ、その結果、ドライバー１１２からプ
レートラインＰＬ＿Ｔ上に伝達されるプレート信号を、
対応するセクションプレートラインＳＰＬ＿ｉＴに対し
て伝達する。そして、ワードラインＷＬ＿０Ｔとセクシ
ョンプレートラインＳＰＬ＿ｉＴとの間に接続された本
発明の実施の形態におけるフローティング防止回路１２
０は、ワードラインＷＬ＿０Ｔ上に非選択信号が印加さ
れる際に、セクションプレートラインＳＰＬ＿ｉＴを接
地させるためのものである。回路１２０は、ｐＭＯＳＦ
ＥＴＭｉａとｎＭＯＳＦＥＴＭｉｂで構成されたＣＭＯ
Ｓインバータと、ｎＭＯＳＦＥＴＭｉｃとで構成され
る。ｐＭＯＳＦＥＴＭｉａ及び、ｎＭＯＳＦＥＴＭｉｂ
のゲート電極は、ワードラインＷＬ＿０Ｔに接続され、
その電流経路は電源と接地との間で直列に形成される。
ｎＭＯＳＦＥＴＭｉｃのゲート電極は、ＦＥＴＭｉａ及
び、Ｍｉｂとの間の接続点Ｎｉに対して連結され、その
電流経路はセクションプレートラインＳＰＬ＿ｉＴと接
地との間に形成される。

【００３１】任意のワードラインが非選択される場合、
即ち、ワードライン上の電圧レベルが接地電圧レベルの
場合、ｎＭＯＳＦＥＴＭｉはターンオフされる。そし
て、回路１２０のｐＭＯＳＦＥＴＭｉａは、接地電圧レ
ベルのワードラインによってターンオンされるため、Ｃ
ＭＯＳインバータのＦＥＴＭｉａとＭｉｂとの接続点Ｎ
ｉは、ＦＥＴＭｉａを介して電源電圧レベルになる。そ
の結果、ＦＥＴＭｉｃはターンオンされ、セクションプ
レートラインＳＰＬ＿ＩＴを接地させる。この場合、非
選択されたワードラインに対応し接地されたセクション
プレートラインＳＰＬ＿ｉＴは、周辺信号によってブー
スティングされない。ゆえに、非選択されたセクション
プレートラインに対して接続される強誘電体キャパシタ
Ｃ_Fの両端電圧は、周辺信号によって可変されないた
め、強誘電体キャパシタＣ_Fの分極状態によって貯蔵さ
れた本来のデータは、そのまま維持される。

【００３２】図８は、図６のレファレンスセルアレーの
詳細回路を示す回路図である。なお、図５に示したレフ
ァレンスセルアレーの詳細回路は、図６の第１レファレ
ンスセルアレー１０６のみを図示したが、第２レファレ
ンスセルアレー１０６ａにおいても同一の構成から成
る。

【００３３】図８に示すように、レファレンスセルＲＭ
Ｃ０〜ＲＭＣ６３の各々は、図７に示したメモリセルＭ
Ｃ０ｊと同一のスイッチングトランジスタＲＴｒと強誘
電体キャパシタＲＣ_Fとを備え、強誘電体キャパシタＲ
Ｃ_Fにおける１つの電極は、対応するビットラインＢＬ
＿ｊＴ（ｊ＝０、１、…、６３）に対して接続され、そ
の強誘電体キャパシタＲＣ_Fにおける他の電極は、第２
メモリセルアレー１０６ａに該当するプレートラインＰ
Ｌ＿Ｂに対して接続され、そしてスイッチングトランジ
スタＲＴｒのゲート電極は、図３の行デコーダ回路１０
０に接続された第１メモリセルアレー１０６に該当する
レファレンスワードラインＲＷＬ＿Ｔに対して接続され
る。

【００３４】これと同様に、第２レファレンスセルアレ
ー１０６ａにおいて、強誘電体キャパシタＲＣ_Fにおけ
る１つの電極は、対応するビットラインＢＬ＿ｊＢに対
して接続され、その強誘電体キャパシタＲＣ_Fにおける
他の電極は、第１メモリセルアレー１０６に対応するプ
レートラインＰＬ＿Ｔに対して接続され、そして、スイ
ッチングトランジスタＲＴｒのゲート電極は、行デコー
ダ回路１００に接続された第２メモリセルアレー１０６
ａに対応するレファレンスワードラインＲＷＬ＿Ｂに対
して接続されることは、明らかである。

【００３５】そして、スイッチングトランジスタＲＴｒ
と強誘電体キャパシタＲＣ_Fの１つの電極との接続点Ｄ
Ｎ０、ＤＮ１、…、ＤＮ６３は、図６のドライバー１１
４に接続された信号ラインＲＰＳ＿Ｔにより制御され各
ｎＭＯＳＦＥＴＭＭ０〜ＭＭ６３を介して対応する信号
ラインＲＦＤＩＮと相補信号ＲＦＤＩＮｎに対して各々
接続される。すなわち、第１及び第４レファレンスセル
ＲＭＣ０及びＲＭＣ１は、信号ラインＲＦＤＩＮ対して
に接続され、第２及び第３レファレンスセルＲＭＣ２及
びＲＭＣ３は、相補信号ラインＲＦＤＩＮｎに対して接
続される。このような接続順序により、行方向にレファ
レンスセルが配列される。

【００３６】信号ラインＲＥＱ＿Ｔに制御されるｎＭＯ
ＳＦＥＴＭＥＯ〜ＭＥ６２は、各対のビットラインＢＬ
＿ｋＴ及びＢＬ＿ｋ＋１Ｔ（例えば，ＢＬ＿０Ｔ及びＢ
Ｌ＿１Ｔ、ＢＬ＿２Ｔ及び、ＢＬ＿３Ｔ）の間に形成さ
れる電流経路を有する。信号ＲＥＱ＿Ｔが高レベルで印
加されると、ＦＥＴＭＥＯ〜ＭＥ６２はそれぞれターン
オンされ、各対のビットラインＢＬ＿ｋＴ及びＢＬ＿ｋ
＋１Ｔが同一のレベルになる。一方、信号ＲＥＱ＿Ｔが
低レベルで印加されると、ＦＥＴＭＥＯ〜ＭＥ６２はタ
ーンオフされ、各対のビットラインＢＬ＿ｋＴ及びＢＬ
＿ｋ＋１Ｔが独立的な電圧状態になる。各対のレファレ
ンスメモリセルＲＭＣｋ及びＲＭＣｋ＋１（例えば、Ｒ
ＭＣ０及びＲＭＣ１、ＲＭＣ２及びＲＭＣ３）は、信号
ＲＰＳ＿Ｔに制御されるＦＥＴＭＭ０〜ＭＭ６３と信号
ＲＦＤＩＮ及び相補信号ＲＦＤＩＮｎとによって、常に
相反されたデータを貯蔵するようになり、第１及び第２
メモリセルアレー１０６及び１０６ａの強誘電体メモリ
セルにおける状態認識のためのレファレンス的な役割を
果たす。レファレンスセルにおける相反されたデータ記
入動作の詳細を以下に説明する。

【００３７】レファレンスセルＲＭＣ０及びＲＭＣ１の
データが各々論理的‘１’と論理的‘０’に貯蔵されて
いると仮定し、プレートラインＰＬ＿Ｂ上にパルス信号
が印加されると、レファレンスセルＲＭＣ０に対応する
ビットラインＢＬ＿０Ｔには強誘電体キャパシタＣ_Fの
分極状態変化による電荷、即ち、データ‘１’に該当す
る電圧が維持され、レファレンスセルＲＭＣ１に対応す
るビットラインＢＬ＿１Ｔにはその分極状態変化、即
ち、データ‘０’に該当する電圧が維持される。従っ
て、ビットラインＢＬ＿０Ｔは電源電圧にチャージさ
れ、ビットラインＢＬ＿１Ｔは接地電圧にチャージされ
る。この時、レファレンスセルＲＭＣ０及びＲＭＣ１の
分極Ｐは図２に示す状態点ｅに該当する状態になる。図
１０に示したように、記入および読出動作が遂行される
と同時に、信号ＲＦＤＩＮと相補信号ＲＦＤＩＮｎが各
々低レベル０Ｖと高レベルＶｃｃに印加されると、レフ
ァレンスセルＲＭＣ０の強誘電体キャパシタＲＣ_Fの分
極状態は、ビットラインＢＬ＿０Ｂとセクションプレー
トラインＳＰＬ＿ｉＴとを介して強誘電体キャパシタＲ
Ｃ_Fに印加される正電圧（＋Ｖｅ）によってデータ
‘１’に該当する状態（図１Ｂで状態点ａ）に反転し、
レファレンスセルＲＭＣ１の強誘電体キャパシタＲＣ_F
の分極状態は記入および読出動作が遂行される前の分極
状態、即ち、データ‘０’に該当する状態（図１Ｂで状
態点ｅ）を維持するようになる。上記の過程を介して、
レファレンスセルの強誘電体キャパシタＲＣ_Fの分極状
態によるデータは再記入される。

【００３８】図９は、図６の列パスゲート及びビットラ
インプレチャージ回路を示す回路図である。

【００３９】図９に示したように、列パスゲート回路１
３０は、列デコーダ回路１１８からの選択信号Ｙ＿０Ｔ
〜Ｙ＿１５Ｔに応じて、ビットラインＢＬ＿ｊＴ（ｊは
０〜６３）を選択的にデータラインＳＤＬ＿０Ｔ〜ＳＤ
Ｌ＿３Ｔと接続させるためのものである。即ち、列デコ
ーダ回路１１８から出力される選択信号Ｙ＿０Ｔ〜Ｙ＿
１５Ｔによって制御されるｎＭＯＳＦＥＴＭＳ０〜ＭＳ
６３は、データ出力構造によるセクションデータライン
ＳＤＬ＿０Ｔ〜ＳＤＬ＿３ＴとビットラインＢＬ＿０Ｔ
〜ＢＬ＿６３Ｔとの間に形成される電流経路を有する。
即ち、選択信号Ｙ０が活性化される際、ビットラインＢ
Ｌ＿０Ｔ〜ＢＬ＿３ＴとセクションデータラインＳＤＬ
＿０Ｔ〜ＳＤＬ＿３Ｔとが相互接続される。そして、ビ
ットラインプレチャージ回路１４０は、対応する信号Ｂ
ＬＰ＿Ｔに応じて記入および読出動作する前にビットラ
インＢＬ＿ｎＴを接地電位にプレチャージする。回路１
４０は、ｎＭＯＳＦＥＴＭＰ０〜ＭＰ６３を含み、それ
らＦＥＴＭＰ０〜ＭＰ６３のゲート電極は、それぞれ信
号ラインＢＬＰ＿Ｔに対して接続され、そのスレショル
ド電極は、対応するビットラインＢＬ＿ｊＴに対して接
続され、そして、そのソース電極は接地される。

【００４０】図１０は、本発明の実施の形態における記
入および読出動作時の信号のタイミングを示すものであ
る。なお、本発明の実施の形態における記入および読出
動作は、図６〜図１０に基づいて以下に説明する。

【００４１】まず、図６に示した本発明の実施の形態に
おける不揮発性強誘電体メモリ装置のアレーブロックＢ
ＬＫ＿ｋのうち、第１アレーブロックＢＬＫ＿０によ
り、記入および読出動作を説明する。第１アレーブロッ
クＢＬＫ＿０内のメモリセルアレー１０６及び１０６ａ
のうち、第１メモリセルアレー１０６と第２レファレン
スセルアレー１０４ａが選択されると仮定すると、レフ
ァレンスセルプレートライン（ｒｅｆｅｒｅｎｃｅ ｃ
ｅｌｌｐｌａｔｅ ｌｉｎｅ）とメモリセルプレートラ
イン（ｍｅｍｏｒｙ ｃｅｌｌ ｐｌａｔｅ ｌｉｎ
ｅ）は、図６に示したように、ドライバー１１２から供
給されるプレート信号ＰＬ＿Ｔによって同時に駆動する
ため、動作電流を減少させることができる。前記のよう
に、記入および読出動作が遂行される前に、ドライバー
１１４及び１１４ａから出力される高レベル（電源電圧
Ｖｃｃ）のプレチャージ信号ＢＬＰ＿Ｔ及びＢＬＰ＿Ｂ
によって、プレチャージ回路１４０のｎＭＯＳＦＥＴＭ
Ｐ０〜ＭＰ６３は導電される。ゆえに、そのｎＭＯＳＦ
ＥＴＭＰ０〜ＭＰ６３を介して対応するビットラインＢ
Ｌ＿ｊＴ及びＢＬ＿ｊＢは、プレチャージ電圧（本発明
の好ましい実施例の場合、０Ｖ）にプレーチャージされ
る。

【００４２】〈記入動作〉図１０に示すように、データ
記入動作は、データ感知区間Ｔ０〜Ｔ１とデータ記入区
間Ｔ１〜Ｔ２に構成される。まず、データ感知区間Ｔ１
は、非選択されたメモリセルのデータを保護するために
遂行される。即ち、選択されるワードライン（例えば、
第１メモリセルアレーのワードラインＷＬ＿０Ｔに対し
て接続されたメモリセルＭＣ００〜ＭＣ６３のうち、列
デコーダ回路１１８によって、選択的に選択されたセル
（例えば、ＭＣ００からＭＣ０３まで）)に関するデー
タ記入動作は遂行されるが、余りのセルＭＣ０４〜ＭＣ
０６３に関する記入動作は遂行されない。選択されたメ
モリセルに関するデータ記入動作が遂行されると、選択
されたワードラインＷＬ＿０Ｔに対応する第１メモリセ
ルアレー１０６のセクションプレートラインＳＰＬ＿ｉ
ＴはＶｃｃレベルのパルス信号により駆動される。非選
択されるメモリセルのうち、データ‘１’が貯蔵され
た、状態点ａを有するメモリセルにおける強誘電体キャ
パシタＲＣ_Fの分極Ｐは、図２に示す状態点ａから状態
点ｂ及びｃを介して状態点ｄに変化し、この状態遷移に
対応する電荷Ｑ１はスイッチングトランジスターＴｒを
介して強誘電体キャパシタＣ_Fと、対応するビットライ
ンＢＬ＿ｊＴとの間に伝達される。このため、非選択さ
れたメモリセルに対して貯蔵されたデータ‘１’の分極
Ｐは、データ‘０’の分極Ｐに変化する。従って、非選
択されたメモリセルに対して貯蔵された本来のデータ、
即ち、強誘電体キャパシタにおける本来の分極状態を復
元するため、データ感知区間Ｔ１が遂行される。このた
め、記入動作が遂行される前に、プレート信号ＰＬ＿Ｔ
が高レベルに印加される。

【００４３】これと同時に、高レベルにトグル（ｔｏｇ
ｇｌｅ）された信号ＲＥＱ＿Ｂによって、各対のビット
ラインＢＬ＿ｋＢ及びＢＬ＿ｋ＋１Ｂ（ｋは、０又はそ
れより大きい定数）は同一のレベルを有する。そして、
前記のように、プレート信号ＰＬ＿Ｔが所定幅を有する
高レベルのパルス信号でトグルされることによって、ビ
ットラインＢＬ＿ｊＴ及びＢＬ＿ｊＢは、対応するメモ
リセル及びレファレンスセルの分極状態に該当する電圧
が維持される。即ち、データ‘１’が貯蔵された強誘電
体キャパシタＲＣ_Fの分極Ｐは、ビットラインＢＬ＿ｊ
ＴとセクションプレートラインＳＰＬ＿ｉＴを介して強
誘電体キャパシタＣ_Fに印加される負電圧（−Ｖｅ）に
よって状態点ａから状態点ｂ及びｃを介して状態点ｄに
変化する。このような状態遷移に対応する電荷Ｑ１は、
スイッチングトランジスタＴｒを介して強誘電体キャパ
シタＣ_Fとビットラインとの間に伝達されることによっ
て、このような状態遷移に対応する電圧が、対応するビ
ットラインＢＬ＿ｊＴに維持される。一方、データ
‘０’が貯蔵された強誘電体キャパシタＲＣ_Fの分極Ｐ
は、ビットラインＢＬ＿ｊＴとセクションプレートライ
ンＳＰＬ＿ｉＴを介して強誘電体キャパシタＣ_Fに印加
される負電圧（−Ｖｅ）によって状態点ｅから状態点ｃ
を介してｄに変化し、その強誘電体キャパシタＣ_Fに対
応する電荷量による電圧がビットラインに維持される。
このような過程を介してビットラインＢＬ＿ｋＢ及びＢ
Ｌ＿ｋ＋１Ｂは、信号ＲＥＱ＿Ｔに制御されるｎＭＯＳ
ＦＥＴＭＥＯ〜ＭＥ６２を介してデータ‘１’に該当す
るビットラインＢＬ＿ｊＴの電圧レベルとデータ‘０’
に該当するビットラインＢＬ＿ｊＴの電圧レベルとの中
間レベルに設定される。

【００４４】これと同時に、選択されたワードラインＷ
Ｌ＿０Ｔに対応するセクションプレートラインＳＰＬ＿
ｉＴは、ワードライン上の選択信号（例えば、電源電圧
Ｖｃｃ）によって導電される図４に示したｎＭＯＳＦＥ
ＴＭｉを介して電源電圧のレベルになり、そのセクショ
ンプレートラインＳＰＬ＿ｉＴに関連したフローティン
グ防止回路１２０は非活性化される。一方、非選択され
たワードラインに対応するセクションプレートライン
は、ワードライン上の非選択信号により活性化されるこ
とによって、そのセクションプレートラインは接地され
る。その際、非選択されたワードラインに関連されたｎ
ＭＯＳＦＥＴＭｉは、非導電状態(ＯＦＦ)になる。この
ように、非選択されたプレートラインがフローティング
防止回路１２０を介して接地されることによって、その
周辺信号でブースティングされない。ゆえに、フローテ
ィング状態に維持された従来のプレートラインは、周辺
信号によってブースティングされたが、本発明の実施の
形態によれば、フローティングされないため、その周辺
信号の変化による影響を受けない。即ち、安定したセン
シングマージンを確保することができる。

【００４５】次に、実際データ記入動作は、区間ｔ１〜
ｔ２の間で遂行される。列デコーダ回路１１８から出力
される選択信号Ｙｉ(Ｙ＿ｐＴ)によって列パスゲート回
路１３０における選択されるｎＭＯＳＦＥＴＭＳＯ〜Ｍ
Ｓ６３を介して外部から記入されるデータが、対応する
ビットラインに伝達される。例えば、選択信号Ｙが選択
されると、ビットラインＢＬ＿０Ｔ〜ＢＬ＿３Ｔに対応
するＦＥＴＭＳＯ〜ＭＳ３のみが導電されて対応するデ
ータラインＳＤＬ＿０Ｔ〜ＳＤＬ＿３Ｔと接続される。
その後、駆動信号ＳＡＰ及びＳＡＮによって感知増幅回
路１０２が活性化され、その結果、選択されたビットラ
インＢＬ＿０Ｔ〜ＢＬ＿３Ｔの電圧レベルは記入される
データの電圧レベルで安定する。そして、ビットライン
に伝達されたデータを記入するため、選択されたワード
ラインに対応するプレートラインを下げることによって
データ‘１’が伝達されたビットラインに対応する強誘
電体キャパシタＣ_Fの分極Ｐは、状態点ｅから状態点ｆ
及びｇを介して状態点ｈに変化する。その結果、データ
‘１’が記入される。さらに、区間ｔ０〜ｔ１の間で読
出され非選択されたメモリセルに関する再記入動作が遂
行されることによって、そのデータ、即ち、強誘電体キ
ャパシタの分極状態点、即ち、データ‘１’が貯蔵され
た場合、状態点ｅから本来の状態点ａに復元される。そ
の際、レファレンスワードラインＲＷＬ＿Ｂは、ワード
ラインＷＬ＿０Ｔより先低レベルに遷移される。その
後、高レベルの信号ＲＰＳ＿Ｔが選択されたレファレン
スセルアレー１０４ａに対して印加され、信号ＲＦＤＩ
Ｎ及び相補信号ＲＦＤＩＮｎがそれぞれ低レベルと高レ
ベルに、又は高レベルと低レベルに印加されることによ
って、前記のように、各対のレファレンスセルに対して
相好相反(相互に相反する)されたデータが記入される。
その後、ワードラインＷＬ＿０Ｔが低レベルに遷移され
ることによって、記入動作が完了する。

【００４６】データ記入動作時、従来の場合、選択され
るメモリセルの記入データは、感知増幅器が動作してメ
モリセルのデータをセンシングした後、ビットラインに
印加されるため、感知増幅器の状態を反転させなければ
ならなかった。このような場合、ビットライン抵抗が大
きいと、感知増幅器の状態を反転させるため、非常に大
きい電流が要求され、不必要な電力が消耗されたり、そ
の感知増幅器の状態が反転しない場合があった。しか
し、本発明の記入方法によれば、感知増幅器が動作する
前に、列デコーダ回路１１８を介して記入されるデータ
を先ビットラインに伝達することによって、不必要な感
知増幅器の状態反転を防止することができる。ゆえに、
不必要な電流の消耗を減少させることができ、より安定
した記入動作が遂行される。

【００４７】〈読出動作〉図１０に示すように、読出動
作が遂行される前に、前記のように、ビットラインプレ
チャージ動作が区間ｔ２〜ｔ３の間で遂行され、区間ｔ
３〜ｔ４の間で読出動作が遂行される。プレチャージ動
作は、記入動作時における動作と同一である。

【００４８】また、データ読出動作は、前記の記入動作
のデータ感知動作と同一の方法により遂行される。即
ち、ワードラインＷＬ＿０Ｔとレファレンスワードライ
ンＲＷＬ＿Ｔが選択され、信号ＲＥＱ＿Ｂによって、各
対のビットラインＢＬ＿ｋＢ及びＢＬ＿ｋ＋１Ｂは、同
一の電圧レベルを有する。その後、プレート信号ＰＬ＿
Ｔが高レベルの所定幅を有するパルス信号として印加さ
れると、メモリセルの強誘電体キャパシタＣ_Fの分極状
態遷移によって対応するビットラインは、このような分
極状態遷移に該当する電荷がスイッチングトランジスタ
Ｔｒを介して強誘電体キャパシタＣ_Fとビットラインと
の間に伝達される。即ち、この状態遷移による電荷によ
って電圧が対応するビットラインＢＬ＿ｊＴに維持され
る。そして、感知増幅回路が動作して、外部データが伝
達されたビットライン上の電圧レベルを増幅した後、選
択信号Ｙｉによって読出されたデータがデータラインを
介して外部に出力される。前記の記入動作の説明で示し
たように、読出動作の間で、本発明の実施の形態におけ
るフローティング防止回路１２０を介して同一の効果が
得られることは明らかである。

【００４９】しかし、図２及び図３に示したように、ス
イッチングトランジスタＴｒが、プレートラインＰＬに
おける電圧レベルが高レベルの状態で導電される際、負
電圧（−Ｖｅ）はビットラインＢＬとプレートラインＰ
Ｌを介して強誘電体キャパシタＣ_Fに対して印加され
る。そのため、分極Ｐは図２及び図３に示したように、
状態点ａ又はｅから状態点ｄに変化する。選択されたワ
ードラインに対して接続されたメモリセルにおける強誘
電体キャパシタＣ_Fの結果的な状態点が同一であるた
め、何れのデータが強誘電体キャパシタＣ_Fに対して貯
蔵されたかを決定することは不可能である。その結果、
強誘電体キャパシタＣ_Fに対して、読出データ値に対応
する電圧を印加することによって、ビットライン上に存
在する読出データを強誘電体キャパシタＣ_Fに再記入
（ｗｒｉｔｅ−ｂａｃｋ）することが必要となる。この
ような再記入動作は区間ｔ４〜ｔ５の間で遂行される。

【００５０】ワードラインＷＬ＿０Ｔが選択され、その
ワードラインＷＬ＿０Ｔに接続されたメモリセルＭＣ０
ｊのスイッチングトランジスタＴｒがオン状態の条件下
で、プレートラインＰＬの電圧を低下させる。ビットラ
インの電位は、データ‘１’が読出された際、高レベル
であるため、正電圧（＋Ｖｅ）はメモリセルの強誘電体
キャパシタＣ_Fｓに対して印加される。そのため、分極
Ｐは図３に示したように状態点ｈになる。一方、ビット
ラインの電位が、データ値‘０’が読出された際、低レ
ベルであるため、選択されたメモリセルの強誘電体キャ
パシタＣ_Fに対して電圧が印加されない。そのため、分
極Ｐは状態点ｅで維持される。そして、データ再記入動
作が完了する。なお、レファレンスセルアレーのセルに
関するデータ再記入動作においても、前記の記入動作と
同一の方法により遂行される。その後、ワードラインＷ
Ｌ＿０Ｔが低レベルに遷移されることによって、データ
読出が完了する。

【００５１】

【発明の効果】記入および読出動作の間で非選択された
ワードラインに対応するセクションプレートラインは、
本発明によるブースティング防止回路を介して接地され
る。従って、非選択されたセクションプレートライン
は、その周辺信号によってブースティングされない。即
ち、安定したセンシングマージンを確保することができ
る。さらに、本発明の記入方法によって、感知増幅器の
状態反転時における電力の消耗を防止することができ
る。

【図面の簡単な説明】

【図１】１Ｔ／１Ｃ強誘電体メモリセルを示す回路図。

【図２】データ‘１’の読出動作を説明するための強誘
電体キャパシタのヒステリシス特性を示すグラフ。

【図３】データ‘０’の読出動作を説明するための強誘
電体キャパシタのヒステリシス特性を示すグラフ。

【図４】一般的に知られている不揮発性メモリ装置にお
けるコア回路を示す回路図。

【図５】一般的に知られている不揮発性メモリ装置にお
けるコア回路を示す回路図。

【図６】本発明の実施の形態における不揮発性メモリ装
置の構成を示すブロック図。

【図７】図６のメモリセルアレーの詳細回路を示す回路
図。

【図８】図６のレファレンスセルアレーの詳細回路を示
す回路図。

【図９】図６の列パスゲート及びビットラインプレチャ
ージ回路を示す回路図。

【図１０】本発明の実施の形態における記入および読出
動作を制御するための信号のタイミング図。

【符号の説明】

１００…行デコーダ １０２…感知増幅回路 １０４…レファレンスセルアレー １０６…メモリセルアレー １０８…列パスゲート及びビットラインプレチャージ回
路 １１８…列デコーダ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェオン，ビュング−ギル 大韓民国，キュンギ−ド，スオン，パルダ ル−ク，マエタン−ドング 196−122

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ワードラインと、前記ワードライン各々
   に対応するセル電極ラインと、前記ワードラインと交差
   するように配列されたビットラインと、その各々がスイ
   ッチングトランジスタと強誘電体キャパシタとを含み、
   前記強誘電体キャパシタの１つの電極が前記スイッチン
   グトランジスタを介して対応するビットラインに接続さ
   れ、前記強誘電体キャパシタの他の電極が対応するセル
   電極ラインに接続され、前記スイッチングトランジスタ
   の制御電極が対応するワードラインに接続されるメモリ
   セルを含んだメモリセルアレーと、 前記アレーのワードラインのうち１つを選択するための
   選択信号と非選択されたワードラインに供給するための
   非選択信号とを発生する手段と、 前記セル電極ラインのうち、前記選択されたワードライ
   ンに対応する１つを駆動させるための駆動信号を発生す
   る手段と、 前記選択信号に応じて前記駆動信号を前記選択されたワ
   ードラインに対応したセル電極ラインに伝達するための
   手段と、 前記非選択されたワードライン上の非選択信号に応じて
   前記非選択されたワードラインに対応するセル電極ライ
   ンが周辺信号によってブースティングされることを防止
   する手段とを含むことを特徴とする不揮発性メモリ装
   置。
2. 【請求項２】 前記ブースティング防止手段は、 ワードライン上の選択信号、又は非選択信号を反転させ
   るための反転手段と、 前記反転手段の出力によってスイッチオンされる際、非
   選択されるワードラインに該当するセル電極ラインを接
   地させるためのスイッチ手段とを含むことを特徴とする
   請求項１に記載の不揮発性メモリ装置。
3. 【請求項３】 前記選択信号の電圧レベルは電源電圧レ
   ベルであり、前記非選択信号の電圧レベルは接地電圧レ
   ベルであることを特徴とする請求項１に記載の不揮発性
   メモリ装置。
4. 【請求項４】 複数個のアレーブロックで構成され、前
   記アレーブロックに対して共通に行方向に提供されるワ
   ードラインと、前記アレーブロック各々に対して行方向
   に提供されるセル電極ラインと、前記アレーブロックに
   対して列方向に提供されるビットラインを備え、前記ア
   レーブロックは複数個のメモリセルを備え、前記メモリ
   セル各々がスイッチングトランジスタと強誘電体キャパ
   シタとを含み、前記強誘電体キャパシタの１つの電極が
   前記スイッチングトランジスタを介して対応するビット
   ラインに接続され、前記強誘電体キャパシタの他の電極
   が対応するセル電極ラインに接続され、前記スイッチン
   グトランジスタの制御電極が対応するワードラインに接
   続されるメモリセルアレーと、 前記アレーのワードラインのうち、１つを選択するため
   の選択信号と非選択されるワードラインに供給するため
   の非選択信号とを発生する手段と、 前記非選択されたワードライン上の非選択信号に応じて
   そのものに該当するセル電極ラインを接地させることに
   よって、フローティングされることを防止する手段とを
   含むことを特徴とする不揮発性メモリ装置。
5. 【請求項５】 前記選択信号の電圧レベルは電源電圧レ
   ベルであり、前記非選択信号の電圧レベルは接地電圧レ
   ベルであることを特徴とする請求項４に記載の不揮発性
   メモリ装置。
6. 【請求項６】 ワードラインと、前記ワードライン各々
   に対応するプレートラインと、前記ワードラインと交差
   するように配列されたビットラインと、その各々がスイ
   ッチングトランジスタと強誘電体キャパシタとを含み、
   前記強誘電体キャパシタの１つの電極が前記スイッチン
   グトランジスタを介して対応するビットラインに接続さ
   れ、前記強誘電体キャパシタの他の電極が対応するプレ
   ートラインに接続され、前記スイッチングトランジスタ
   の制御電極が対応するワードラインに接続されるメモリ
   セルを含むメモリセルアレーと、データ出力構造によっ
   てその数が決定されるデータラインと、外部からのアド
   レス信号をデコーディングして、前記ビットラインのう
   ち、データラインに対応するそのものを選択するための
   選択信号を発生するデコーダと、データ記入動作時、前
   記選択信号に応じて前記データライン上の外部から記入
   されるデータを前記選択されたビットラインに伝達する
   ための列パスゲート回路と、所定の感知増幅制御信号を
   発生する感知増幅制御回路と、前記感知増幅制御信号に
   応じてデータ記入動作時、前記選択されたビットライン
   に伝達された記入データを増幅するための感知増幅器と
   を含む不揮発性強誘電体メモリ装置のデータ記入方法に
   おいて、 前記選択信号に応じて前記データラインに伝達された前
   記記入データを前記選択されたビットラインに伝達する
   段階と、 前記感知増幅制御信号に応じて前記選択されたビットラ
   インに伝達されたデータを増幅する段階とを含むことを
   特徴とする不揮発性メモリ装置の記入方法。